KR20080098761A - 반도체 메모리 장치 및 그 테스트 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 테스트 방법을 공개한다. 이 반도체 메모리 장치는 외부의 테스트 장비에서 인가되는 복수개의 외부 저주파 클럭 신호에 응답하여 복수개의 비교 클럭 신호를 출력하는 비교부, 상기 복수개의 비교 클럭 신호를 제1논리 연산을 하여 고주파수의 펄스 구간을 포함하는 내부 클럭 신호를 출력하는 논리 연산부를 구비하는 것을 특징으로 한다.
본 발명은 반도체 메모리 장치 복수개의 신호를 배타적 논리 합 연산을 하는 배타적 논리 합 연산 회로를 구성하여, 외부 테스트 장비가 고주파수의 클럭을 생성하지 못하더라도 복수개의 저주파수 클럭 신호를 이용하여 마치 내부적으로 고주파수의 클럭신호가 인가된 것처럼 동작하게 하여 고주파수로 동작하는 반도체 메모리 장치를 테스트 할 수 있다.

Description

반도체 메모리 장치 및 그 테스트 방법{Semiconductor memory device and test method thereof}
도 1은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면이다.
도 3은 도1의 테스트 시스템의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면이다.
도 5는 도4의 테스트 시스템의 동작을 나타내는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저주파수로 동작하는 외부의 테스트 장비를 이용하여 고주파수로 동작하는 반도체 메모리 장치를 테스트 할 수 있는 반도체 메모리 장치와 그 테스트 방법에 관한 것이다.
반도체 메모리 장치의 테스트는 크게 웨이퍼(wafer test)와 패키지 테스 트(package test)로 구분된다. 반도체 제조 공정이 끝난 후, 웨이퍼 상태에서 1차적으로 불량 여부를 걸러내고, 웨이퍼 상태의 양품인 디바이스를 패키지하여 2차적으로 불량 여부를 가려낸다.
반도체 메모리 장치의 고속화 경향에 따라 그 동작 주파수가 높아지고 있다. 이러한 경향에 따라 회로의 동작 속도가 고속화되고 있으나, 이를 테스트하기 위한 기존의 장비는 저주파수로 동작되는 경우가 대부분이고 고주파수로 테스트가 가능한 장비의 경우는 고가이기 때문에 추가 투자비의 부담으로 기존 테스트 장비를 이용해야 하는 현실이다.
따라서, 기존 저주파수의 테스트 장비를 활용하여 반도체 메모리 장치의 고주파수 특성을 테스트할 수 있는 장비가 필요하고 이를 위한 방안이 개발되고 있다.
또한 이러한 방안이 개발되고 있는 가운데 반도체 메모리 장치의 불량에 의한 반도체 메모리 장치의 제조비용을 줄이기 위한 방안으로 반도체 제조 공정이 끝난 후, 웨이퍼 상태에서 특정한 테스트 항목을 테스트 하여 1차적으로 불량 여부를 걸러내는 방법이 있다. 이는 반도체 메모리 장치의 일부 특성을 테스트 하여 조기에 불량을 발견하기 위함이며 이를 기존 저주파수의 테스트 장비를 이용하는 방안이 개발되고 있다.
본 발명의 목적은 저주파수로 동작하는 외부의 테스트 장비로 고주파수로 동작하는 반도체 메모리 장치를 테스트 할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 저주파수로 동작하는 외부의 테스트 장비에서 고주파수로 동작하는 반도체 메모리 장치를 테스트 할 수 있는 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부의 테스트 장비에서 인가되는 복수개의 외부 저주파 클럭 신호에 응답하여 복수개의 비교 클럭 신호를 출력하는 비교부, 상기 복수개의 비교 클럭 신호를 제1논리 연산을 하여 고주파수의 펄스 구간을 포함하는 내부 클럭 신호를 출력하는 논리 연산부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 비교부는 상기 복수개의 외부 저주파 클럭 신호와 기준전압을 비교하여 각각 상기 비교 클럭 신호를 출력하는 복수개의 비교기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 비교부는 상기 복수개의 외부 저주파 클럭 신호를 인가 받고, 왜곡되거나 찌그러진 상기 외부 클럭 신호를 보상하여 상기 비교 클럭 신호를 출력하는 복수개의 버퍼를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 외부 저주파 클럭 신호는 각각의 외부 저주파 클럭 신호가 주기와 위상이 다른 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 논리 연산 부는 배타적 논리합의 게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 외부 테스트 장비로부터 주기와 위상이 다른 복수개의 외부 저주파 클럭 신호를 입력받는 클럭 입력 단계, 상기 복수개의 외부 저주파 클럭에 응답하여 복수개의 비교 클럭 신호를 출력하는 비교 클럭 생성단계, 상기 복수개의 비교 클럭 신호를 제1 논리 연산하여 반도체 메모리 장치의 내부회로에 공급하는 클럭 논리 연산 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 상기 비교 클럭 생성단계는 상기 복수개의 외부 저주파 클럭 신호를 기준전압과 각각 비교하여 상기 복수개의 비교 클럭 신호를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 상기 비교 클럭 생성단계는 상기 복수개의 외부 저주파 클럭 신호를 버퍼링하여 상기 복수개의 비교 클럭 신호를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 제1 논리 연산은 배타적 논리합 연산인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 저주파수로 동작하는 테스트 장비를 이용하여 고주파수로 동작하는 반도체 메모리 장치의 일부 고주파수 특성을 테스트 할 수 있는 반도체 메모리 장치와 그 테스트 방법을 설명하면 다음과 같다.
도1은 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면으로서, 테스트 장비(111), 비교부(112), 논리연산부(113)로 구성되어 있다.
도1의 반도체 메모리 장치의 테스트 시스템을 설명하면 다음과 같다.
테스트 장비(111)는 주기가 다르고 위상차가 있는 두개의 저주파수 클럭(CLK0, CLK1)을 출력한다.
비교부(112)는 두개의 비교기(114, 115)를 구비하고, 각각의 비교기(114, 115)는 테스트 장비(111)에서 출력되는 저주파수 클럭(CLK0, CLK1)과 설정된 기준전압(VREF)을 입력 받아 비교하여 비교 신호(CP1, CP2)를 출력한다. 비교부(112)는 테스트 장비(111)에서 출력되는 저주파수 클럭 신호(CLK0, CLK1)의 레벨을 논리연산부(113)의 입력 신호 레벨과 레벨 매칭이 되게 하기 위하여 CMOS 레벨 신호로 만들어 준다.
논리연산부(113)는 비교부(112)에서 출력되는 두개의 비교신호(CP1, CP2)를 입력으로 하고, 두개의 신호를 배타적 논리합 연산하여 내부 클럭 신호(PCLK)를 출력하고 출력된 내부 클럭 신호(PCLK)는 반도체 메모리 장치의 테스트를 위한 클럭으로 내부회로(미도시)에 공급된다.
도2는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면으로서, 테스트 장비(111), 비교부(212), 논리연산부(113)로 구성되어 있으며, 비교부(212)는 버퍼들(214, 215)로 구성되어있다.
도2의 반도체 메모리 장치의 테스트 시스템을 설명하면 다음과 같다.
이때, 도1과 동일한 구성 및 동작을 수행하는 구성요소인 테스트 장비(111), 및 논리연산부(113)는 도1과 동일한 번호를 부여하고 이에 대한 설명은 생략하도록 한다.
비교부(212)는 두개의 버퍼를 구비하고, 테스트 장비(111)에서 출력되는 저주파수 클럭을 입력 받아 입력받은 저주파수 클럭의 찌그러지고 왜곡된 부분을 보상하여 클럭 신호를 출력한다. 비교부(212)는 테스트 장비(111)에서 출력되는 저주파수 클럭 신호(CLK0, CLK1)의 레벨을 논리연산부(113)의 입력 신호 레벨과 레벨 매칭이 되게 하기 위하여 CMOS 레벨 신호로 만들어 준다.
도3은 도1의 테스트 시스템의 동작을 나타내는 타이밍도이다.
도1을 이용하여 도3의 타이밍도를 설명하면 다음과 같다.
테스트 장비(111)는 주기가 다르고 위상차가 있는 두개의 저주파수 클럭(CLK0, CLK1)을 출력하고, 비교부(112)는 테스트 장비(111)에서 출력되는 저주파수 클럭(CLK0, CLK1)과 설정된 기준전압(VREF)을 입력 받아 비교하고 비교 신호(CP1, CP2)를 출력한다.
논리연산부(113)는 비교부(112)에서 출력되는 두개의 비교신호(CP1, CP2)를 입력으로 하고, 입력을 배타적 논리 합 연산하여 비교신호(CP1)의 레벨과 비교신호(CP2)의 레벨이 같은 경우에 내부 클럭 신호(PCLK)는 로우 레벨의 펄스 구간을 출력하고, 클럭 신호 레벨이 다른 경우에 내부 클럭 신호(PCLK)는 하이 레벨의 펄스 구간을 출력한다. 배타적 논리 합 연산의 결과 내부 클럭 신호(PCLK)의 매우 작은 하이 레벨의 펄스구간(t1)의 구현을 가능케 하고, 반도체 메모리 장치는 내부 클럭 신호(PCLK)에 의해 테스트 되며, 매우 작은 하이 레벨의 펄스구간(t1)에서 일 부 테스트 항목(예: 읽기시간)을 테스트하는 동작하게 되어 반도체 메모리 장치는 고주파수를 이용한 특정한 항목의 테스트가 가능하게 된다.
도4는 본 발명의 제3 실시 예에 따른 반도체 메모리 장치의 테스트 시스템을 나타내는 도면으로서, 테스트 장비(411), 비교부(412), 논리연산부(413)로 구성되어 있다.
도4의 반도체 메모리 장치의 테스트 시스템을 설명하면 다음과 같다.
테스트 장비(411)는 주기가 다르고 위상차가 있는 세 개의 저주파수 클럭(CLK0, CLK1, CLK2)을 출력한다.
비교부(412)는 세 개의 비교기(414, 415, 416)를 구비하고, 각각의 비교기(414, 415, 416)는 테스트 장비(411)에서 출력되는 저주파수 클럭(CLK0, CLK1, CLK2)과 설정된 기준전압(VREF)을 입력 받아 비교하여 비교 신호(CP1, CP2, CP3)를 출력하며, 비교부(412)는 테스트 장비(411)에서 출력되는 저주파수 클럭 신호의 레벨을 논리연산부(413)의 신호 레벨과 레벨 매칭이 되게 하기 위하여 CMOS 레벨 신호로 만들어 준다.
논리연산부(413)는 비교부(412)에서 출력되는 세 개의 비교신호(CP1, CP2, CP3)를 입력으로 하고, 세 개의 신호를 배타적 논리합 연산하여 내부 클럭 신호(PCLK)를 출력하고 출력된 내부 클럭 신호(PCLK)는 반도체 메모리 장치의 테스트를 위한 클럭으로 내부회로(미도시)에 공급된다.
이 때, 테스트 장비(411)에서 출력되는 저주파수 클럭을 복수개로 하고, 비교부(412)의 비교기를 테스트 장비(411)의 저주파수의 클럭수에 대응하도록 복수개 로 하며, 논리연산부(413)의 배타적 논리합 게이트는 비교부(412)의 비교 신호 출력수에 대응하도록 두개 이상의 복수개의 입력을 받는 논리 게이트로 하여 고주파수의 내부 클럭 신호(PCLK)를 출력할 수 있음은 당연하다.
도5는 도4의 테스트 시스템의 동작을 나타내는 타이밍도이다.
도4를 이용하여 도5의 타이밍도를 설명하면 다음과 같다.
테스트 장비(411)는 주기가 다르고 위상차가 있는 세 개의 저주파수 클럭(CLK0, CLK1, CLK2)을 출력하고, 비교부(412)는 테스트 장비(411)에서 출력되는 저주파수 클럭(CLK0, CLK1, CLK2)과 설정된 기준전압(VREF)을 입력 받아 비교하고 비교 신호(CP1, CP2, CP3)를 출력한다.
논리연산부(413)는 비교부(412)에서 출력되는 세 개의 비교신호(CP1, CP2, CP3)를 입력으로 하고, 입력된 신호를 순차적으로 배타적 논리 합 연산하여 로우 레벨의 펄스 구간과 하이 레벨의 펄스 구간을 출력한다. 배타적 논리 합 연산의 결과 내부 클럭 신호(PCLK)의 매우 작은 하이 레벨의 펄스구간(t1)의 구현을 가능케 하고, 반도체 메모리 장치로 입력되는 내부 클럭 신호(PCLK)에 의해 반도체 메모리 장치가 테스트 되며, 매우 작은 하이 레벨의 펄스구간(t1)에서 일부 테스트 항목(예: 읽기시간)을 테스트하는 동작하게 되어 반도체 메모리 장치는 고주파수를 이용한 특정한 항목의 테스트가 가능하게 된다.
또한 상기 내부 클럭 신호(PCLK)의 매우 작은 하이 레벨의 펄스구간(t1)은 외부 클럭 신호의 주기와 위상을 변경하므로 복수개를 생성할 수 있고, 각각의 매우 작은 하이 레벨의 펄스 구간마다 반도체 메모리 장치의 테스트 항목을 테스트 할 수 있다.
상기 논리연산부(413)는 주기와 위상이 다른 복수개 클럭 신호를 배타적 논리합 연산하여 출력하는 내부 클럭 신호(PCLK)에서 매우 작은 하이 레벨의 펄스 구간 구현을 가능케 하여 반도체 메모리 장치의 내부회로에 공급하므로 반도체 메모리 장치의 일부 테스트 항목(예: 쓰기시간)을 고주파인 하이 레벨의 펄스 구간을 이용하여 고주파수 테스트를 가능케 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 저주파수로 동작하는 테스트 장치에서 공급되는 복수개의 저주파수 클럭 신호를 배타적 논리합 연산을 수행하여 출력되는 클럭 신호에서 매우 작은 클럭-하이 구간을 구현하고, 이를 반도체 메모리 장치의 내부회로에 공급하여 마치 내부적으로 고주파수의 클럭이 인가된 것처럼 하여 고주파수로 동작하는 반도체 메모리 장치의 특정한 테스트 항목을 고주파로 테스트 할 수 있다.

Claims (9)

  1. 외부의 테스트 장비에서 인가되는 복수개의 외부 저주파 클럭 신호에 응답하여 복수개의 비교 클럭 신호를 출력하는 비교부; 및
    상기 복수개의 비교 클럭 신호를 제1논리 연산을 하여 고주파수의 펄스 구간을 포함하는 내부 클럭 신호를 출력하는 논리 연산부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비교부는
    상기 복수개의 외부 저주파 클럭 신호와 기준전압을 비교하여 각각 상기 비교 클럭 신호를 출력하는 복수개의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 비교부는
    상기 복수개의 외부 저주파 클럭 신호를 인가 받고, 왜곡되거나 찌그러진 상기 외부 저주파 클럭 신호를 보상하여 상기 비교 클럭 신호를 출력하는 복수개의 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수개의 외부 저주파 클럭 신호는
    각각의 외부 저주파 클럭 신호가 주기와 위상이 다른 것을 특징으로 하는 반 도체 메모리 장치.
  5. 제1항에 있어서, 상기 논리 연산부는
    배타적 논리합의 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 외부 테스트 장비로부터 주기와 위상이 다른 복수개의 외부 저주파 클럭 신호를 입력받는 클럭 입력 단계;
    상기 복수개의 외부 저주파 클럭에 응답하여 복수개의 비교 클럭 신호를 출력하는 비교 클럭 생성단계; 및
    상기 복수개의 비교 클럭 신호를 제1 논리 연산하여 반도체 메모리 장치의 내부회로에 공급하는 클럭 논리 연산 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  7. 제6항에 있어서, 상기 비교 클럭 생성단계는
    상기 복수개의 외부 저주파 클럭 신호를 기준전압과 각각 비교하여 상기 복수개의 비교 클럭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  8. 제6항에 있어서, 상기 비교 클럭 생성단계는
    상기 복수개의 외부 저주파 클럭 신호를 버퍼링하여 상기 복수개의 비교 클럭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  9. 제6항에 있어서, 제1 논리 연산은
    배타적 논리합 연산인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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