KR20070044942A - A shift register - Google Patents
A shift register Download PDFInfo
- Publication number
- KR20070044942A KR20070044942A KR1020050101286A KR20050101286A KR20070044942A KR 20070044942 A KR20070044942 A KR 20070044942A KR 1020050101286 A KR1020050101286 A KR 1020050101286A KR 20050101286 A KR20050101286 A KR 20050101286A KR 20070044942 A KR20070044942 A KR 20070044942A
- Authority
- KR
- South Korea
- Prior art keywords
- stage
- node
- gate
- voltage
- voltage source
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
본 발명은 출력 특성을 향상시킬 수 있는 쉬프트 레지스터에 관한 것으로, 게이트 라인들을 구동하기 위한 게이트 온전압을 순차적으로 출력하는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 각 스테이지가 자신보다 전단에 위치한 적어도 2개의 스테이지로부터의 게이트 온전압에 따라 적어도 2번 인에이블되는 것을 특징으로 한다.The present invention relates to a shift register capable of improving output characteristics, comprising: a shift register including a plurality of stages sequentially outputting a gate-on voltage for driving gate lines, the shift register including at least one stage positioned at a front end of the shift register; It is enabled at least twice according to the gate on voltages from the two stages.
액정표시장치, 쉬프트 레지스터, 스테이지, 인에이블 LCD, Shift Register, Stage, Enable
Description
도 1은 종래의 쉬프트 레지스터의 구성도1 is a block diagram of a conventional shift register
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 illustrates a shift register according to a first embodiment of the present invention.
도 3은 도 2의 각 스테이지에 공급되는 각종 입력신호 및 각 스테이지로부터 출력되는 출력신호를 나타낸 도면FIG. 3 is a diagram illustrating various input signals supplied to each stage of FIG. 2 and output signals output from each stage.
도 4는 도 2의 제 3 스테이지의 상세 구성을 나타낸 도면4 is a diagram showing the detailed configuration of the third stage of FIG.
도 5는 제 3 스테이지에 구비된 회로 구성을 나타낸 도면5 is a diagram illustrating a circuit configuration provided in the third stage.
도 6은 도 2의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면FIG. 6 is a diagram illustrating a circuit configuration of the first to third stages of FIG. 2.
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면 7 illustrates a shift register according to a second embodiment of the present invention.
도 8은 도 7의 각 스테이지에 공급되는 각종 입력신호 및 각 스테이지로부터 출력되는 출력신호를 나타낸 도면8 is a diagram illustrating various input signals supplied to each stage of FIG. 7 and output signals output from each stage;
도 9는 도 7의 제 3 스테이지의 상세 구성을 나타낸 도면9 is a diagram illustrating a detailed configuration of a third stage of FIG. 7.
도 10은 제 3 스테이지에 구비된 회로 구성을 나타낸 도면10 is a diagram showing a circuit configuration provided in the third stage.
도 11은 도 7의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면FIG. 11 is a diagram illustrating a circuit configuration of the first to third stages of FIG. 7.
도 12는 각 스테이지의 제 1 노드의 전압을 변화를 설명하기 위한 시뮬레이션 파형도12 is a simulation waveform diagram for explaining a change in voltage of the first node of each stage.
*도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
CLK : 클럭펄스 ST : 스테이지CLK: Clock Pulse ST: Stage
Von : 게이트 온전압 Vdc : 직류 전압원 Vst : 스타트 펄스 GL : 게이트 라인Von: Gate on voltage Vdc: DC voltage source Vst: Start pulse GL: Gate line
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 출력 특성을 향상시킬 수 있는 쉬프트 레지스터 및 이의 구동방법에 대한 것이다.BACKGROUND OF THE
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 게이트 온전압에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a gate on voltage applied to the gate terminal via the gate line, so that the data signal of the data line is charged to the pixel voltage.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.
상기 게이트 드라이버는 게이트 온전압을 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 게이트 온전압이 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The gate driver sequentially supplies gate-on voltages to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a gate-on voltage is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 게이트 온전압들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register to sequentially output the gate on voltages as described above. This will be described in more detail with reference to the accompanying drawings.
도 1은 종래의 쉬프트 레지스터의 구성도이다.1 is a block diagram of a conventional shift register.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 m개의 스테이지들(ST101 내지 ST10m) 및 하나의 더미 스테이지(ST10m+1)로 구성된다. 여기서, 각 스테이지들(ST101 내지 ST10m+1)은 하나씩의 게이트 온전압(Von1 내지 Vonm+1)을 출력하며, 이때 상기 제 1 스테이지(ST101)부터 더미 스테이지(ST101 내지 ST10m+1)까지 차례로 게이트 온전압(Von1 내지 Vonm+1)을 출력한다. 여기서, 상기 더미 스테이지(ST10m+1)를 제외한 나머지 스테이지들(ST101 내지 ST10m)로부터 출력된 게이트 온전압들(Von1 내지 Vonm)은 액정패널의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.The conventional shift register is composed of m stages ST101 to ST10m and one dummy stage ST10m + 1 connected to each other, as shown in FIG. 1. Here, each of the stages ST101 to ST10m + 1 outputs one gate-on voltage Von1 to Vonm + 1, and in this case, gates are sequentially formed from the first stage ST101 to the dummy stages ST101 to ST10m + 1. The on voltages Von1 to Vonm + 1 are output. Here, the gate on voltages Von1 to Vonm output from the remaining stages ST101 to ST10m except for the dummy stage ST10m + 1 are sequentially supplied to gate lines of the liquid crystal panel, thereby sequentially ordering the gate lines. Scanning is done with.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST101 내지 ST10m+1)는 제 1 직류 전압원 및 제 2 직류 전압원(Vdc2)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 전압원을 의미한다.The entire stages ST101 to ST10m + 1 of the shift registers configured as described above are among the first DC voltage source and the second DC voltage source Vdc2 and the first to fourth clock pulses CLK1 to CLK4 having sequential phase differences with each other. Two clock pulses are applied. Here, the first DC voltage source Vdc1 means a positive voltage source, and the second DC voltage source Vdc2 means a negative voltage source.
한편, 상기 스테이지들(ST101 내지 ST10m+1) 중 가장 상측에 위치한 제 1 스테이지(ST101)는, 상기 제 1 직류 전압원(Vdc1), 제 2 직류 전압원(Vdc2), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(Vst)를 공급받는다.Meanwhile, the first stage ST101 positioned at the uppermost side of the stages ST101 to ST10m + 1 may be started in addition to the first DC voltage source Vdc1, the second DC voltage source Vdc2, and the two clock pulses. The pulse Vst is supplied.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the conventional shift register configured as described above will be described in detail as follows.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(Vst)가 제 1 스테이지(ST101)에 인가되면, 상기 제 1 스테이지(ST101)는 상기 스타트 펄스(Vst)에 응답하여 인에이블된다.First, when a start pulse Vst from a timing controller (not shown) is applied to the first stage ST101, the first stage ST101 is enabled in response to the start pulse Vst.
이어서, 상기 인에이블된 제 1 스테이지(ST101)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 입력받아 제 1 게이트 온전압(Von1)을 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(ST102)에 함께 공급한다. 그러면, 상기 제 2 스테이지(ST102)는 상기 제 1 게이트 온전압(Von1)에 응답하여 인에이블 된다. Subsequently, the enabled first stage ST101 receives the first and second clock pulses CLK1 and CLK2 from the timing controller and outputs a first gate on voltage Von1, and the first gate line and the first gate line are connected to the first gate line. It supplies to the 2nd stage ST102 together. Then, the second stage ST102 is enabled in response to the first gate on voltage Von1.
이어서, 상기 인에이블된 제 2 스테이지(ST102)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 게이트 온전압(Von2)을 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST103) 및 상기 제 1 스테이지(ST101)에 함께 공급한다. 그러면, 상기 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST103)는 인에이블되고, 또한, 상기 제 2 게이트 온전압(Von2)에 응답하여 상기 제 1 스테이지(ST101)는 디스에이블되어 제 2 직류 전압원(Vdc2)을 상기 제 1 게이트 라인에 공급한다. Subsequently, the enabled second stage ST102 receives the second and third clock pulses CLK2 and CLK3 from the timing controller and outputs a second gate on voltage Von2, which is then output to the second gate line. The first stage ST103 and the first stage ST101 are supplied together. Then, the third stage ST103 is enabled in response to the second gate on voltage Von2, and the first stage ST101 is disabled in response to the second gate on voltage Von2. To supply a second DC voltage source Vdc2 to the first gate line.
이어서, 상기 인에이블된 제 3 스테이지(ST103)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 게이트 온전압(Von3)을 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(ST104) 및 상기 제 2 스테이지(ST102)에 함께 공급한다. 그러면, 상기 제 3 게이트 온전압(Von3)에 응답하여 상기 제 4 스테이지(ST104)는 인에이블되고, 또한, 상기 제 3 게이트 온전압(Von3)에 응답하여 상기 제 2 스테이지(ST102)는 디스에이블되어 제 2 직류 전압원(Vdc2)을 상기 제 2 게이트 라인에 공급한다. Subsequently, the enabled third stage ST103 receives the third and fourth clock pulses CLK3 and CLK4 from the timing controller and outputs a third gate on voltage Von3, which is then converted into a third gate line. And supply to the fourth stage ST104 and the second stage ST102 together. Then, the fourth stage ST104 is enabled in response to the third gate on voltage Von3, and the second stage ST102 is disabled in response to the third gate on voltage Von3. To supply a second DC voltage source Vdc2 to the second gate line.
이와 같은 방식으로, 나머지 제 4 내지 제 m 스테이지(ST104 내지 ST10m)까지 순차적으로 제 4 내지 제 m 게이트 온전압(Von4 내지 Vonm)을 출력하여 상기 제 4 내지 제 m 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 m 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 m 게이트 온전압(Von1 내지 Vonm)에 의해 차례로 스캐닝된다.In this manner, the fourth to mth gate on voltages Von4 to Vonm are sequentially output to the remaining fourth to mth stages ST104 to ST10m and sequentially applied to the fourth to mth gate lines. As a result, the first to m th gate lines are sequentially scanned by the sequentially output first to m th gate on voltages Von1 to Vonm.
일반적으로, 상기 제 1 내지 제 m 스테이지(ST101 내지 ST10m), 그리고 더미 스테이지(ST10m+1)는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 제 1 게이트 온전압을 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 상태에 따라 게이트 오프전압을 출력하는 풀다운 스위칭소자를 포함한다.In general, the first to mth stages ST101 to ST10m and the dummy stage ST10m + 1 may include a node controller for controlling charge and discharge states of the first and second nodes, and the first and second nodes. And a pull-up switching device that outputs a first gate on voltage according to a node state, and a pull-down switching device that outputs a gate off voltage according to a state of the second node.
여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다.Here, the first node and the second node are alternately charged and discharged. Specifically, when the first node is in a charged state, the second node is maintained in a discharged state, and the second node is charged. In this state, the first node maintains a discharged state.
이때, 상기 각 스테이지(ST101 내지 ST10m+1)는 바로 전단 스테이지(자신으로부터 첫 번째 전단에 위치한 스테이지)로부터의 게이트 온전압에 응답하여 자신의 제 1 노드를 일정 전압으로 충전시키고 제 2 노드를 방전시킴으로써 인에이블된다.At this time, each of the stages ST101 to ST10m + 1 charges its first node to a constant voltage and discharges the second node in response to the gate-on voltage from the immediately preceding stage (the stage located at the first front end thereof). Enabled by
한편, 액정표시장치가 대면적화됨에 따라 상기 게이트 라인의 수가 증가하고, 이 게이트 라인의 수가 증가함에 따라 상기 스테이지(ST101 내지 ST10m+1)의 수도 증가한다. 이때, 스테이지(ST101 내지 ST10m+1)의 수가 증가할수록 부하가 증가하여 각 스테이지(ST101 내지 ST10m+1)에 구비된 제 1 노드의 충전상태가 약화된다. 따라서, 각 스테이지(ST101 내지 ST10m+1)의 출력 특성이 떨어진다. 이러한 스테이지(ST101 내지 ST10m+1)의 출력 특성의 약화는 결국 화상표시장치의 화질 불량을 야기한다.Meanwhile, as the liquid crystal display device becomes larger, the number of gate lines increases, and as the number of gate lines increases, the number of stages ST101 to ST10m + 1 also increases. At this time, as the number of stages ST101 to ST10m + 1 increases, the load increases to weaken the state of charge of the first node provided in each of the stages ST101 to
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지를 적어도 2개의 전단 스테이지로부터의 게이트 온전압을 통해 적어도 2번 인에이블시킴으로써 스테이지들의 출력 특성을 향상시킬 수 있는 쉬프트 레지스터 및 이의 구동방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, the shift register and its driving that can improve the output characteristics of the stage by enabling each stage at least twice through the gate on voltage from at least two front stages The purpose is to provide a method.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 게이트 라인들을 구동하기 위한 게이트 온전압을 순차적으로 출력하는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 각 스테이지가 자신보다 전단에 위치한 적어도 2개의 스테이지로부터의 게이트 온전압에 따라 적어도 2번 인에이블되는 것을 그 특징으로 한다.A shift register according to the present invention for achieving the above object, in the shift register including a plurality of stages for sequentially outputting a gate on voltage for driving the gate lines, each stage is at least in front of itself It is characterized in that it is enabled at least twice in accordance with the gate-on voltages from the two stages.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 입력파형 및 각 스테이지로부터 출력되는 출력파형을 나타낸 도면이다.2 is a diagram illustrating a shift register according to a first exemplary embodiment of the present invention, and FIG. 3 is a diagram illustrating an input waveform supplied to each stage of FIG. 2 and an output waveform output from each stage.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 서로 종속적으로 연결된 m개의 스테이지들(ST201 내지 ST20m) 및 하나의 더미 스테이지(ST20m+1)로 구성된다. 여기서, 각 스테이지들(ST201 내지 ST20m+1)은 하나씩의 게이트 온전압(Von1 내지 Vonm+1)을 출력하며, 이때 상기 제 1 스테이지 (ST201)부터 더미 스테이지(ST20m+1)까지 차례로 게이트 온전압(Von1 내지 Vonm+1)을 출력한다. 여기서, 상기 더미 스테이지(ST20m+1)를 제외한 나머지 스테이지들(ST201 내지 ST20m)로부터 출력된 게이트 온전압들(Von1 내지 Vonm)은 액정패널의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. As illustrated in FIG. 2, the shift register according to the first embodiment of the present invention includes m stages ST201 to ST20m and one dummy stage ST20m + 1 connected to each other. Here, each of the stages ST201 to ST20m + 1 outputs one gate on voltage Von1 to
즉, 먼저, 제 1 스테이지(ST201)가 제 1 게이트 온전압(Von1)을 출력하고, 이어서 제 2 스테이지(ST202)가 제 2 게이트 온전압(Von2)을 출력하고, 다음으로, 제 3 스테이지(ST203)가 제 3 게이트 온전압(Von3)을 출력하고, ...., 마지막으로 제 m 스테이지(ST20m)가 제 m 게이트 온전압을 출력한다. 한편, 상기 제 m 스테이지(ST20m)가 제 m 게이트 온전압을 출력한 후, 더미 스테이지(ST20m+1)가 제 n+1 게이트 온전압을 출력하는데, 이때, 상기 더미 스테이지(ST20m+1)로부터 출력된 제 n+1 게이트 온전압은 게이트 라인에는 공급되지 않고, 상기 제 m 스테이지(ST20m)에만 공급된다. 또한, 상기 각 스테이지(ST201 내지 ST20m+1)는 상기 게이트 온전압(Von1 내지 Vonm+1)을 출력하는 기간을 제외한 나머지 기간에는 게이트 오프전압을 출력한다. 이 게이트 오프전압에 의해서 상기 각 게이트 라인은 방전상태를 유지한다.That is, first, the first stage ST201 outputs the first gate on voltage Von1, and then the second stage ST202 outputs the second gate on voltage Von2, and then, the third stage ( ST203 outputs the third gate on voltage Von3, and finally, the m-th stage ST20m outputs the m-th gate on voltage. On the other hand, after the m-th stage ST20m outputs the m-th gate on voltage, the dummy stage ST20m + 1 outputs the n + 1 gate-on voltage, from which the dummy stage ST20m + 1 The output nth + 1 gate on voltage is not supplied to the gate line but is supplied only to the mth stage ST20m. Each of the stages ST201 to ST20m + 1 outputs a gate off voltage for the remaining periods except for the periods for outputting the gate on voltages Von1 to
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST201 내지 ST20m+1)는 제 1 직류 전압원(Vdc1) 및 제 2 직류 전압원(Vdc2)과, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 직 류 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 직류 전압원을 의미한다. 이 제 2 직류 전압원(Vdc2)은 상기 게이트 오프전압으로서 설정된 전압원이다.On the other hand, the entire stages ST201 to ST20m + 1 of the shift registers configured as described above are circulated with the first DC voltage source Vdc1 and the second DC voltage source Vdc2 and have a sequential phase difference to the first to fourth clocks. Two clock pulses among the pulses CLK1 to CLK4 are applied. Here, the first DC voltage source Vdc1 means a positive DC voltage source, and the second DC voltage source Vdc2 means a negative DC voltage source. The second DC voltage source Vdc2 is a voltage source set as the gate off voltage.
여기서, 상기 스테이지들(ST201 내지 ST20m+1) 중 가장 상측에 위치한 제 1 스테이지(ST201)는, 상기 제 1 직류 전압원(Vdc1), 제 2 직류 전압원(Vdc2), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 공급받는다.Here, the first stage ST201 located on the uppermost side of the stages ST201 to ST20m + 1 may include the first DC voltage source Vdc1, the second DC voltage source Vdc2, and the first to fourth clocks. In addition to the two clock pulses among the pulses CLK1 to CLK4, the first and second start pulses Vst1 and Vst2 are supplied.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.On the other hand, as described above, the first to fourth clock pulses (CLK1 to CLK4) are phase-delayed by one pulse width each other and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output.
한편, 상기 제 1 스타트 펄스(Vst1)는 제 2 스타트 펄스(Vst2)보다 앞서 출력된다. 즉, 상기 제 1 스타트 펄스(Vst1)는 상기 제 2 스타트 펄스(Vst2)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 제 2 스타트 펄스(Vst2)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 제 2 스타트 펄스(Vst2)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 제 1 및 제 2 스타 트 펄스(Vst1, Vst2)가 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들이 차례로 출력된다. On the other hand, the first start pulse Vst1 is output before the second start pulse Vst2. That is, the first start pulse Vst1 is output by one clock pulse width ahead of the second start pulse Vst2. In addition, the second start pulse Vst2 is output earlier than the clock pulses CLK1 to CLK4. That is, the second start pulse Vst2 is output by one clock pulse width ahead of the first clock pulse CLK1. In addition, the start pulse is output only once per frame. That is, the first and second start pulses Vst1 and Vst2 are first outputted every frame, and then the first to fourth clock pulses CLK1 to CLK4 are sequentially output.
이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2.
여기서, 상기 제 3 클럭펄스(CLK3)와 제 1 스타트 펄스(Vst1)를 서로 동기시켜 출력하고, 상기 제 4 클럭펄스(CLK4)와 상기 제 2 스타트 펄스(Vst2)를 서로 동기시켜 출력할 수도 있다. 이때는, 상기 클럭펄스들 중 제 3 클럭펄스(CLK3)가 가장 먼저 출력된다.The third clock pulse CLK3 and the first start pulse Vst1 may be output in synchronization with each other, and the fourth clock pulse CLK4 and the second start pulse Vst2 may be output in synchronization with each other. . In this case, the third clock pulse CLK3 is first outputted among the clock pulses.
이와 같은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 네 개의 클럭펄스를 사용할 경우, 제 1 내지 제 4 스테이지(ST201 내지 ST204)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 게이트 온전압으로서 출력한다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 4 스테이지(ST201 내지 ST204)로부터 출력되는 각 게이트 온전압(Von1 내지 Von4)도 서로 한 클럭펄스폭씩 위상지연되어 출력된다. 즉, 상기 게이트 온전압(Von1 내지 Von4)은 순차적으로 출력된다. 그리고, 제 5 스테이지는 다시 상기 제 1 클럭펄스(CLK1)를 게이트 온전압으로서 출력한다. 이때, 제 5 스테이지가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.Each of the first to fourth clock pulses CLK1 to CLK4 is continuously output at a predetermined period. Therefore, when four clock pulses are used as described above, the first to fourth stages ST201 to ST204 output the first to fourth clock pulses CLK1 to CLK4 as gate on voltages. At this time, since the first to fourth clock pulses CLK1 to CLK4 are phase-delayed by one clock pulse as described above, each gate-on output from the first to fourth stages ST201 to ST204 is performed. The voltages Von1 to Von4 are also phase-delayed by one clock pulse width and outputted. That is, the gate on voltages Von1 to Von4 are sequentially output. The fifth stage again outputs the first clock pulse CLK1 as a gate on voltage. At this time, the first clock pulse CLK1 output by the fifth stage is a pulse delayed by one period from the first clock pulse CLK1 output from the first stage ST201.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK4)들 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 5개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use two or more clock pulses. That is, the shift register according to the present invention may use only the first and second clock pulses CLK1 and CLK2 among the first to fourth clock pulses CLK4, and the first to third clock pulses CLK1 to CLK3. ) Can also be used. In addition, the shift register according to the present invention may use five or more clock pulses sequentially output.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에서, 각 스테이지(ST201 내지 ST20m+1)는 자신보다 앞선 출력을 발생하는 적어도 2개의 스테이지로부터의 게이트 온전압에 따라 적어도 2번 인에이블된다. 즉, 각 스테이지(ST201 내지 ST20m+1)는 두 번째 전단 스테이지(현재단 스테이지로부터 두 번째 전단에 위치한 스테이지)로부터의 게이트 온전압에 따라 1차로 인에이블되고, 첫 번째 전단 스테이지(현재단 스테이지로부터 첫 번째 전단에 위치한 스테이지)로부터의 게이트 온전압에 따라 2차로 인에이블된다. In the shift register according to the first embodiment of the present invention configured as described above, each stage ST201 to ST20m + 1 is enabled at least twice in accordance with the gate-on voltages from at least two stages generating an output ahead of it. . That is, each stage ST201 to ST20m + 1 is enabled primarily according to the gate-on voltage from the second front stage (the stage located second front from the current stage), and the first front stage (from the current stage) It is enabled secondly according to the gate on voltage from the stage located at the first front end.
예를들어, 제 3 스테이지(ST203)는 제 1 스테이지(ST201)로부터의 제 1 게이트 온전압(Von1)에 따라 1차로 인에이블되고, 제 2 스테이지(ST202)로부터의 제 2 게이트 온전압(Von2)에 따라 2차로 인에이블된다. For example, the third stage ST203 is first enabled according to the first gate on voltage Von1 from the first stage ST201, and the second gate on voltage Von2 from the second stage ST202. Is enabled secondary.
또한, 각 스테이지(ST201 내지 ST20m+1)는 첫 번째 다음단 스테이지로부터의 게이트 온전압에 따라 디스에이블된다. In addition, each stage ST201 to ST20m + 1 is disabled according to the gate-on voltage from the first next stage.
예를들어, 상기 제 3 스테이지(ST203)는 제 4 스테이지(ST204)로부터의 제 4 게이트 온전압(Von4)에 따라 디스에이블된다.For example, the third stage ST203 is disabled according to the fourth gate on voltage Von4 from the fourth stage ST204.
단, 제 1 스테이지(ST201)의 전단 및 전전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 따라 1차 인에이블되고, 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 따라 2차 인에이블된다. However, since there is no stage at the front end and the front end of the first stage ST201, the first stage ST201 is first enabled according to the first start pulse Vst1 from the timing controller. Secondary enable according to the second start pulse Vst2 from the controller.
그리고, 제 2 스테이지(ST202)의 전전단에는 스테이지가 존재하지 않기 때문에, 상기 제 2 스테이지(ST202)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 따라 1차 인에이블된다. Since there is no stage at the front end of the second stage ST202, the second stage ST202 is first enabled according to the second start pulse Vst2 from the timing controller.
또한, 더미 스테이지(ST20m+1)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ST20m+1)는 상기 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 따라 디스에이블된다.In addition, since there is no stage in the first next stage of the dummy
그리고, 상기 각 스테이지(ST201 내지 ST20m+1)는 첫 번째 전단 스테이지로부터의 게이트 온전압에 따라 인에이블된 후(2차로 인에이블된 후), 상기 첫 번째 전단 스테이지로부터의 게이트 온전압에 해당하는 클럭펄스보다 위상지연된 클럭펄스를 게이트 온전압으로서 출력한다. 그리고, 이 게이트 온전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. Each of the stages ST201 to ST20m + 1 is enabled according to the gate on voltage from the first front stage (after being secondarily activated) and corresponds to the gate on voltage from the first front stage. A clock pulse having a phase delayed from that of the clock pulse is output as a gate on voltage. This gate on voltage is supplied to the corresponding gate line, the first front stage, the first next stage, and the second next stage.
예를들어, 제 3 스테이지(ST203)는 제 2 스테이지(ST202)로부터의 제 2 게이트 온전압(Von2)에 따라 인에이블된 후(2차로 인에이블된 후), 제 3 클럭펄스(CLK3)를 제 3 게이트 온전압(Von3)으로서 출력한다. 그리고, 이 제 3 게이트 온전 압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 공급한다. 여기서, 상기 제 2 게이트 온전압(Von2)은 제 2 클럭펄스(CLK2)에 대응하는 신호이고, 상기 제 3 게이트 온전압(Von3)은 제 3 클럭펄스(CLK3)에 대응하는 신호이다.For example, after the third stage ST203 is enabled (after being secondarily enabled) according to the second gate on voltage Von2 from the second stage ST202, the third clock pulse CLK3 is applied. It outputs as 3rd gate-on voltage Von3. The third gate on voltage Von3 is supplied to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage. Here, the second gate on voltage Von2 is a signal corresponding to the second clock pulse CLK2, and the third gate on voltage Von3 is a signal corresponding to the third clock pulse CLK3.
여기서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다. Herein, the configuration of each stage included in the shift register according to the first embodiment of the present invention will be described in more detail.
도 4는 도 2의 제 3 스테이지의 상세 구성을 나타낸 도면이다.4 is a diagram illustrating a detailed configuration of the third stage of FIG. 2.
각 스테이지는, 제 1 노드(Q)의 충전 및 방전, 그리고 제 2 노드(QB)의 충전 및 방전을 제어하는 노드 제어부(401)와, 상기 제 1 노드(Q)의 상태에 따라 게이트 온전압을 출력하는 풀업 스위칭소자(Trpu)와, 상기 제 2 노드(QB)의 상태에 따라 게이트 오프전압을 출력하는 풀다운 스위칭소자(Trpd)를 포함한다.Each stage includes a
상기 제 1 노드(Q)와 제 2 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드(Q)가 충전된 상태일 때에는 상기 제 2 노드(QB)가 방전된 상태를 유지하며, 상기 제 2 노드(QB)가 충전된 상태일 때에는 상기 제 1 노드(Q)가 방전된 상태를 유지하게 된다. 이와 같은 제 1 노드(Q) 및 제 2 노드(QB)의 충전 및 방전 상태는 상기 노드 제어부(401)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.The first node Q and the second node QB are alternately charged and discharged. Specifically, when the first node Q is charged, the second node QB is discharged. When the second node QB is in a charged state, the first node Q is maintained in a discharged state. The charging and discharging states of the first node Q and the second node QB are controlled by a plurality of switching elements (not shown) provided in the
여기서, 상기 각 스테이지(ST201 내지 ST20m+1)가 인에이블된다는 것은, 상기 각 스테이지(ST201 내지 ST20m+1)의 제 1 노드(Q)가 충전되고 제 2 노드(QB)가 방전되는 것을 의미한다. 그리고, 상기 각 스테이지(ST201 내지 ST20m+1)가 디스에 이블된다는 것은, 상기 각 스테이지(ST201 내지 ST20m+1)의 제 1 노드(Q)가 방전되고 제 2 노드(QB)가 충전된다는 것을 의미한다.Here, the enabling of each of the stages ST201 to ST20m + 1 means that the first node Q of each of the stages ST201 to ST20m + 1 is charged and the second node QB is discharged. . The disabling of each of the stages ST201 to ST20m + 1 means that the first node Q of the stages ST201 to ST20m + 1 is discharged and the second node QB is charged. do.
이때, 각 스테이지(ST201 내지 ST20m+1)의 노드 제어부(401)는 두 번째 전단 스테이지로부터의 게이트 온전압에 따라 제 1 노드(Q)를 1차로 충전시키고, 첫 번째 전단 스테이지로부터의 게이트 온전압에 따라 상기 제 1 노드(Q)를 2차로 충전시킴으로써 상기 스테이지를 두 번 인에이블시킨다. 물론, 이때, 각 스테이지(ST201 내지 ST20m+1)의 노드 제어부(401)는 상기 게이트 온전압에 따라 제 2 노드(QB)를 방전시킨다. At this time, the
예를들어, 도 4에 도시된 바와 같이, 제 3 스테이지(ST203)의 노드 제어부(401)는 제 1 스테이지(ST201)로부터의 제 1 게이트 온전압(Von1)에 따라 상기 제 1 노드(Q)를 충전(1차 충전)시키고, 제 2 스테이지(ST202)로부터의 제 2 게이트 온전압(Von2)에 따라 상기 제 1 노드(Q)를 또 다시 충전(2차 충전)시킴으로써 상기 제 3 스테이지(ST203)를 두 번 인에이블시킨다. 이때, 상기 제 3 스테이지(ST203)의 노드 제어부(401)는 상기 제 1 및 제 2 게이트 온전압(Von1, Von2)에 따라 상기 제 2 노드(QB)를 방전시킨다. 따라서, 상기 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지하고, 상기 제 2 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd)는 턴-오프상태를 유지한다.For example, as illustrated in FIG. 4, the
이후, 상기 풀업 스위칭소자(Trpu)의 드레인단자에 제 3 클럭펄스(CLK3)가 공급되면, 상기 턴-온된 풀업 스위칭소자(Trpu)는 상기 제 3 클럭펄스(CLK3)를 제 3 게이트 온전압(Von3)으로서 출력한다. 그리고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 공급한다. 여기서, 상기 제 2 스테이지(ST202)에 공급된 제 3 게이트 온전압(Von3)은 상기 제 2 스테이지(ST202)를 디스에이블시키고, 상기 제 4 및 제 5 스테이지(ST204)에 공급된 제 3 게이트 온전압(Von3)은 상기 제 4 및 제 5 스테이지(ST204)를 인에이블시킨다.Subsequently, when the third clock pulse CLK3 is supplied to the drain terminal of the pull-up switching device Trpu, the turned-on pull-up switching device Trpu applies the third clock pulse CLK3 to the third gate on voltage (Trpu). Output as Von3). The third gate on voltage Von3 is supplied to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage. Here, the third gate on voltage Von3 supplied to the second stage ST202 disables the second stage ST202 and the third gate on supplied to the fourth and fifth stages ST204. The voltage Von3 enables the fourth and fifth stages ST204.
여기서, 상기 각 스테이지(ST201 내지 ST20m+1)에 구비된 회로 구성을 살펴보면 다음과 같다.Here, a circuit configuration of each of the stages ST201 to ST20m + 1 will be described.
도 5는 제 3 스테이지에 구비된 회로 구성을 나타낸 도면이다.5 is a diagram illustrating a circuit configuration provided in the third stage.
각 스테이지는 제 1 내지 제 8 스위칭소자(Tr1 내지 Tr8), 풀업 스위칭소자(Trpu), 풀다운 스위칭소자(Trpd), 제 1 커패시터(C1), 및 제 2 커패시터(C2)를 포함한다.Each stage includes first to eighth switching elements Tr1 to Tr8, a pull-up switching element Trpu, a pull-down switching element Trpd, a first capacitor C1, and a second capacitor C2.
제 1 스위칭소자(Tr1)는, 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. The first switching device Tr1 charges the first node Q of the stage to which it belongs to the first DC voltage source Vdc1 in response to the gate-on voltage from the second front stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는, 제 1 스테이지(ST201)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 노드(Q) 에 접속된다.For example, the first switching device Tr1 included in the third stage ST203 of FIG. 5 may respond to the third stage ST203 in response to the first gate on voltage Von1 from the first stage ST201. Is charged to the first DC voltage source Vdc1. To this end, a gate terminal of the first switching device Tr1 provided in the third stage ST203 is connected to the first stage ST201, and a drain terminal of the power supply line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the first node Q of the third stage ST203.
제 2 스위칭소자(Tr2)는, 첫 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. The second switching device Tr2 charges the first node Q of the stage to which it belongs to the first DC voltage source Vdc1 in response to the gate-on voltage from the first front stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는, 제 2 스테이지(ST202)로부터의 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 노드(Q)에 접속된다.For example, the second switching device Tr2 included in the third stage ST203 of FIG. 5 may respond to the second gate on voltage Von2 from the second stage ST202. Is charged to the first DC voltage source Vdc1. To this end, the gate terminal of the second switching device Tr2 provided in the third stage ST203 is connected to the second stage ST202, and the drain terminal is a power line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the first node Q of the third stage ST203.
제 3 스위칭소자(Tr3)는, 첫 번째 다음단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The third switching device Tr3 discharges the first node Q of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the first next stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)로부터의 제 4 게이트 온전압(Von4)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the third switching device Tr3 included in the third stage ST203 of FIG. 5 may respond to the fourth gate on voltage Von4 from the fourth stage ST204. The first node (Q) of D is discharged to the second DC voltage source (Vdc2). To this end, a gate terminal of the third switching device Tr3 provided in the third stage ST203 is connected to the fourth stage ST204, a drain terminal is connected to the first node Q, and a source The terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 4 스위칭소자(Tr4)는, 자신이 속한 스테이지의 제 2 노드(QB)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. In response to the first DC voltage source Vdc1 charged in the second node QB of the stage to which the fourth switching element Tr4 belongs, the fourth switching element Tr4 connects the first node Q of the stage to the second DC voltage source ( Discharge to Vdc2).
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 노드(Q)에 접속된다.For example, the fourth switching device Tr4 included in the third stage ST203 of FIG. 5 responds to the first DC voltage source Vdc1 charged in the second node QB of the third stage ST203. As a result, the first node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST203 is connected to the second node QB of the third stage ST203, and the drain terminal thereof is the second DC voltage source. It is connected to the power line for transmitting (Vdc2), the source terminal is connected to the first node (Q) of the third stage (ST203).
제 5 스위칭소자(Tr5)는, 첫 번째 다음단 스테이지로부터 출력된 게이트 온전압에 해당하는 클럭펄스를 공급받아 자신이 속한 제 2 노드(QB)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. The fifth switching device Tr5 receives the clock pulse corresponding to the gate-on voltage output from the first next stage to charge the second node QB to which the fifth switching element Tr5 belongs to the first DC voltage source Vdc1.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 4 클럭펄스(CLK4)(제 4 스테이지(ST204)로부터 출력된 제 4 게이트 온전압(Von4)에 해당)에 응답하여, 상기 제 3 스테이지(ST203)의 제 2 노드(QB)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 접 속된다.For example, the fifth switching device Tr5 of the third stage ST203 of FIG. 5 is connected to the fourth gate on voltage Von4 output from the fourth clock pulse CLK4 (the fourth stage ST204). In response to this), the second node QB of the third stage ST203 is charged with the first DC voltage source Vdc1. To this end, the gate terminal of the fifth switching device Tr5 provided in the third stage ST203 is connected to a clock transmission line for transmitting the fourth clock pulse CLK4, and the drain terminal of the fifth DC voltage source. It is connected to the power line for transmitting (Vdc1), the source terminal is connected to the second node (QB) of the third stage (ST203).
제 6 스위칭소자(Tr6)는, 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The sixth switching device Tr6 discharges the second node QB of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the second front stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST203)의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the sixth switching device Tr6 of the third stage ST203 of FIG. 5 may respond to the first gate on voltage Von1 from the first stage ST201. Discharges the second node QB to the second DC voltage source Vdc2. To this end, a gate terminal of the sixth switching device Tr6 provided in the third stage ST203 is connected to the first stage ST201, and a drain terminal of the second node ST203 of the third stage ST203 is provided. QB), and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 7 스위칭소자(Tr7)는, 첫 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The seventh switching element Tr7 discharges the second node QB of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the first front stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 제 2 스테이지(ST202)로부터의 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST203)의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하 는 전원라인에 접속된다.For example, the seventh switching device Tr7 included in the third stage ST203 of FIG. 5 may respond to the second gate on voltage Von2 from the second stage ST202. Discharges the second node QB to the second DC voltage source Vdc2. To this end, the gate terminal of the seventh switching device Tr7 provided in the third stage ST203 is connected to the second stage ST202, and the drain terminal of the second node ST203 is connected to the second node ST203 of the third stage ST203. QB), and the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 8 스위칭소자(Tr8)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 자신이 속한 스테이지의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The eighth switching device Tr8 connects the second node QB of the stage to which it belongs to the second DC voltage source in response to the first DC voltage source Vdc1 charged to the first node Q of the stage to which it belongs. Discharge to Vdc2).
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 3 스테이지(ST203)의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 스테이지(ST203)의 제 2 노드(QB)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 제 3 스테이지(ST203)의 제 1 노드(Q)에 접속되며, 드레인단자는 제 3 스테이지(ST203)의 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the eighth switching device Tr8 of the third stage ST203 of FIG. 5 may respond to the first DC voltage source Vdc1 charged in the first node Q of the third stage ST203. The second node QB of the third stage ST203 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the eighth switching element Tr8 of the third stage ST203 is connected to the first node Q of the third stage ST203, and the drain terminal of the third stage ST203 is provided. It is connected to the second node (QB) of, the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
풀업 스위칭소자(Trpu)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 게이트 온전압으로서 출력하고, 이 게이트 온전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. 이때, 상기 첫 번째 전단 스테이지로 출력된 게이트 온전압은 상기 첫 번째 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 첫 번째 다음단 스테이지로 출력된 게이트 온전압은 상기 첫 번째 다음단 스테이지를 2차 인에이블시키기 위한 스타트 펄스로 기능하고, 상기 두 번째 다음단 스테이지로 출력된 게이트 온전압은 상기 두 번째 다음단 스테이지를 1차 인에이블시키기 위한 스타트 펄스로 기능한다. The pull-up switching device Trpu outputs the clock pulse as a gate on voltage in response to the first DC voltage source Vdc1 charged to the first node Q of the stage to which the pull-up switching device Trpu belongs, and outputs the gate on voltage to the corresponding gate. Feed to the line, the first shear stage, the first next stage, and the second next stage. In this case, the gate on voltage output to the first front stage serves as a signal for disabling the first front stage, and the gate on voltage output to the first next stage corresponds to the first next stage. The gate on voltage output to the second next stage stage serves as a start pulse for first enabling the second next stage stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Trpu)는 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 게이트 온전압(Von3)으로서 출력하고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 공급한다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 접속된다.For example, the pull-up switching device Trpu provided in the third stage ST203 of FIG. 5 receives the third clock pulse CLK3 in response to the first DC voltage source Vdc1 charged in the first node Q. The third gate on voltage Von3 is output, and the third gate on voltage Von3 is supplied to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage. To this end, the gate terminal of the pull-up switching device Trpu provided in the third stage ST203 is connected to the first node Q of the third stage ST203, and the drain terminal of the second clock pulse ( It is connected to a clock transmission line for transmitting CLK2, and a source terminal is connected to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage.
풀다운 스위칭소자(Trpd)는, 자신이 속한 스테이지의 제 2 노드(QB)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. The pull-down switching device Trpd outputs the second DC voltage source Vdc2 as the gate-off voltage in response to the first DC voltage source Vdc1 charged to the second node QB of the stage to which the pull-down switching element Trpd belongs. The voltage is supplied to the corresponding gate line, the first front stage, the first next stage, and the second next stage.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 풀다운 스위칭소자(Trpd)는 제 3 스테이지(ST203)의 제 2 노드(QB)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 공급한다. 이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀다운 스위칭소자(Trpd)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 접속된다.For example, the pull-down switching device Trpd included in the third stage ST203 of FIG. 5 may respond to the first DC voltage source Vdc1 charged in the second node QB of the third stage ST203. The second DC voltage source Vdc2 is output as the gate off voltage, and the gate off voltage is supplied to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage. To this end, the gate terminal of the pull-down switching device (Trpd) provided in the third stage (ST203) is connected to the second node (QB) of the third stage (ST203), the source terminal of the second DC voltage source ( Vdc2) is connected to the power supply line, and the drain terminal is connected to the third gate line, the second stage ST202, the fourth stage ST204, and the fifth stage.
제 1 커패시터(C1)는 상기 풀업 스위칭소자(Trpu)의 게이트단자와 소스단자 사이에 접속되어 상기 풀업 스위칭소자(Trpu)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.The first capacitor C1 is connected between the gate terminal and the source terminal of the pull-up switching device Trpu to facilitate a bootstrapping operation of the pull-up switching device Trpu.
제 2 커패시터(C2)는 상기 풀다운 스위칭소자(Trpd)의 게이트단자와 드레인단자 사이에 접속되어 상기 풀다운 스위칭소자(Trpd)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.The second capacitor C2 is connected between the gate terminal and the drain terminal of the pull-down switching device Trpd to facilitate the bootstrapping operation of the pull-down switching device Trpd.
제 1 및 제 2 스테이지(ST201, ST202), 제 4 내지 제 m 스테이지(ST204 내지 ST20m), 그리고 더미 스테이지(ST20m+1)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.Each switching element provided in the first and second stages ST201 and ST202, the fourth to mth stages ST204 to ST20m, and the dummy stage ST20m + 1 also operates in the same manner as described above.
단, 제 1 스테이지(ST201)의 전전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST201)는 상기 제 1 스타트 펄스(Vst1)에 의해 1차 인에이블된다.However, since the stage does not exist at the front end of the first stage ST201, the first and sixth switching elements Tr1 and Tr6 included in the first stage ST201 have a first start pulse from the timing controller. It operates by receiving (Vst1). That is, the first stage ST201 is first enabled by the first start pulse Vst1.
또한, 상기 제 1 스테이지(ST201)의 전단에도 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 2 및 제 7 스위칭소자(Tr2, Tr7)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST201)는 상기 제 2 스타트 펄스(Vst2)에 의해 2차 인에이블된다.In addition, since the stage does not exist in the front stage of the first stage ST201, the second and seventh switching elements Tr2 and Tr7 included in the first stage ST201 start the second start from the timing controller. It operates by receiving the pulse Vst2. That is, the first stage ST201 is secondly enabled by the second start pulse Vst2.
또한, 제 2 스테이지(ST202)의 전전단에도 스테이지가 존재하지 않기 때문에, 상기 제 2 스테이지(ST202)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)를 공급받아 동작한다. 즉, 상기 제 2 스테이지(ST202)는 상기 제 2 스타트 펄스(Vst2)에 의해 1차 인에이블된다.In addition, since the stage is not present at the front end of the second stage ST202, the first and sixth switching elements Tr1 and Tr6 included in the second stage ST202 are started by the second controller from the timing controller. It operates by receiving the pulse Vst2. That is, the second stage ST202 is first enabled by the second start pulse Vst2.
또한, 상기 더미 스테이지(ST20m+1)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ST20m+1)에 구비된 제 3 스위칭소자(Tr3)는 상기 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)를 공급받아 동작한다. 즉, 상기 더미 스테이지(ST20m+1)는 상기 제 1 스타트 펄스(Vst1)에 의해 디스에이블된다.In addition, since the stage does not exist in the first next stage of the dummy
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the first embodiment of the present invention configured as described above will be described in detail as follows.
도 6은 도 2의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면이다.FIG. 6 is a diagram illustrating a circuit configuration of the first to third stages of FIG. 2.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.First, the operation of the first initial period T0A in the first frame is as follows.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 1 스타트 펄스(Vst1), 상기 제 1 스타트 펄스(Vst1)에 동기된 제 3 클럭펄스(CLK3)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우상태를 유지한다.During the first initial period T0A, as illustrated in FIG. 3, only the first start pulse Vst1 and the third clock pulse CLK3 synchronized with the first start pulse Vst1 are output from the timing controller. It remains high and the remaining clock pulses remain low.
상기 타이밍 콘트롤러로부터 출력된 제 1 스타트 펄스(Vst1)는 제 1 스테이 지(ST201)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스타트 펄스(Vst1)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.The first start pulse Vst1 output from the timing controller is input to the first stage ST201. In detail, as illustrated in FIG. 6, the first start pulse Vst1 may include the gate terminal of the first switching element Tr1 and the sixth switching element Tr6 of the first stage ST201. It is supplied to the gate terminal.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 1차 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 모두 턴-온된다.Then, the first and sixth switching elements Tr1 and Tr6 are turned on, and at this time, the first DC voltage source Vdc1 is turned on by the first node Q through the turned-on first switching element Tr1. Is applied to. Accordingly, the first node Q is first charged, and both the pull-up switching device Trpu and the eighth switching device Tr8 having a gate terminal connected to the charged first node Q are turned on. do.
여기서, 상기 턴-온된 제 8 및 제 6 스위칭소자(Tr8, Tr6)를 통해, 제 2 직류 전압원(Vdc2)이 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 2 노드(QB)가 방전되며, 상기 방전된 제 2 노드(QB)에 접속된 풀다운 스위칭소자(Trpd) 및 제 4 스위칭소자(Tr4)가 턴-오프된다.Here, the second DC voltage source Vdc2 is supplied to the second node QB through the turned-on eighth and sixth switching elements Tr8 and Tr6. Accordingly, the second node QB is discharged, and the pull-down switching device Trpd and the fourth switching device Tr4 connected to the discharged second node QB are turned off.
이와 같이, 상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 상기 제 1 스테이지(ST201)의 제 1 노드(Q)가 제 1 직류 전압원(Vdc1)으로 1차 충전되고, 상기 제 2 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이지(ST201)가 1차 인에이블된다.As such, during the first initial period T0A, as illustrated in FIG. 3, the first node Q of the first stage ST201 is first charged with the first DC voltage source Vdc1, and As the second node QB is discharged to the second DC voltage source Vdc2, the first stage ST201 is primarily enabled.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second initial period T0B will be described.
상기 제 2 초기 기간(T0B)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 2 스타트 펄스(Vst2), 상기 제 2 스타트 펄스(Vst2)에 동기된 제 4 클럭펄스(CLK4)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우상태 를 유지한다.During the second initial period T0B, as shown in FIG. 3, only the second start pulse Vst2 and the fourth clock pulse CLK4 synchronized with the second start pulse Vst2 are output from the timing controller. It remains high and the remaining clock pulses are kept low.
상기 타이밍 콘트롤러로부터 출력된 제 2 스타트 펄스(Vst2)는 제 1 스테이지(ST201)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스타트 펄스(Vst2)는 상기 제 1 스테이지(ST201)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자와, 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다.The second start pulse Vst2 output from the timing controller is input to the first stage ST201. In detail, as illustrated in FIG. 6, the second start pulse Vst2 may include the gate terminal of the second switching element Tr2 and the seventh switching element Tr7 of the first stage ST201. It is supplied to the gate terminal.
그러면, 상기 제 2 및 제 7 스위칭소자(Tr2, Tr7)는 턴-온되며, 이때, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 1 직류 전압원(Vdc1)이 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 2차 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 모두 턴-온 상태를 유지한다.Then, the second and seventh switching elements Tr2 and Tr7 are turned on, and at this time, the first DC voltage source Vdc1 is connected to the first node Q through the turned-on second switching element Tr2. Is applied to. Accordingly, the first node Q is charged secondly, and both the pull-up switching device Trpu and the eighth switching device Tr8 having the gate terminal connected to the charged first node Q are turned on. Maintain state.
여기서, 상기 턴-온된 제 8 및 제 7 스위칭소자(Tr8, Tr7)를 통해, 제 2 직류 전압원(Vdc2)이 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 2 노드(QB)가 방전되며, 상기 방전된 제 2 노드(QB)에 접속된 풀다운 스위칭소자(Trpd) 및 제 4 스위칭소자(Tr4)가 턴-오프된다.Here, the second DC voltage source Vdc2 is supplied to the second node QB through the turned-on eighth and seventh switching elements Tr8 and Tr7. Accordingly, the second node QB is discharged, and the pull-down switching device Trpd and the fourth switching device Tr4 connected to the discharged second node QB are turned off.
또한, 상기 제 2 초기 기간(T0B)에 출력된 제 2 스타트 펄스(Vst2)는 제 2 스테이지(ST202)에도 공급된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 2 스타트 펄스(Vst2)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다. In addition, the second start pulse Vst2 output in the second initial period T0B is also supplied to the second stage ST202. In detail, as illustrated in FIG. 6, the second start pulse Vst2 may include the gate terminal of the first switching device Tr1 and the sixth switching device Tr6 of the second stage ST202. It is supplied to the gate terminal.
따라서, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST202)는, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)가 1차 인에이블되듯이, 1차 인에이 블된다. 즉, 상기 제 2 초기 기간(T0B)에, 상기 제 2 스테이지(ST202)의 제 1 노드(Q)는 1차 충전되고, 제 2 노드(QB)는 방전된다.Therefore, in the second initial period T0B, the second stage ST202 is first enabled as the first stage ST201 is first enabled in the first initial period T0A. . That is, in the second initial period T0B, the first node Q of the second stage ST202 is first charged and the second node QB is discharged.
이와 같이, 상기 제 2 초기 기간(T0B)동안에는, 도 3에 도시된 바와 같이, 상기 제 1 스테이지(ST201)의 제 1 노드(Q)가 제 1 직류 전압원(Vdc1)으로 2차 충전되고, 상기 제 2 노드(QB)가 제 2 직류 전압원(Vdc2)으로 방전됨으로써, 상기 제 1 스테이지(ST201)가 2차 인에이블된다. 또한, 이 기간(T에 제 2 스테이지(ST202)는 1차 인에이블된다.As described above, during the second initial period T0B, as illustrated in FIG. 3, the first node Q of the first stage ST201 is secondary charged to the first DC voltage source Vdc1, and As the second node QB is discharged to the second DC voltage source Vdc2, the first stage ST201 is secondly enabled. In addition, in this period T, the second stage ST202 is first enabled.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 및 제 2 스타트 펄스(Vst1, Vst2)에 응답하여 상기 제 1 스테이지(ST201)의 제 1, 제 2, 제 6, 및 제 7 스위칭소자(Tr1, Tr2, Tr6, Tr7)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST201)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 3, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Accordingly, the first, second, sixth, and seventh switching elements Tr1, Tr2, Tr6, of the first stage ST201 in response to the first and second start pulses Vst1 and Vst2 in the low state. Tr7 is turned off, so that the first node Q of the first stage ST201 is kept in a floating state.
한편, 상기 제 1 스테이지(ST201)의 제 1 노드(Q)가 상기 제 1 및 제 2 초기 기간(T0B)동안 인가되었던 제 1 직류 전압원(Vdc1)으로 계속 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.Meanwhile, as the first node Q of the first stage ST201 is continuously maintained as the first DC voltage source Vdc1 applied during the first and second initial periods T0B, the first stage ST201 The pull-up switching device Trpu maintains the turn-on state. In this case, as the first clock pulse CLK1 is applied to the drain terminal of the turned-on pull-up switching device Trpu, a first DC voltage source charged in the first node Q of the first stage ST201. Vdc1 is amplified by bootstrapping.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 게이트 온전압(Von1)으로서 기능한다.Therefore, the first clock pulse CLK1 applied to the drain terminal of the pull-up switching device Trpu of the first stage ST201 is stably output through the source terminal of the pull-up switching device Trpu. In this case, the output first clock pulse CLK1 is applied to a first gate line to function as a first gate on voltage Von1 driving the first gate line.
또한, 상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 게이트 온전압(Von1)은, 제 2 스테이지(ST202)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 게이트 온전압(Von1)은 상기 제 2 스테이지(ST202)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자와, 제 7 스위칭소자(Tr7)의 게이트단자에 입력된다. In addition, the first gate on voltage Von1 output from the first stage ST201 in the first period T1 is also input to the second stage ST202. In detail, as illustrated in FIG. 6, the first gate on voltage Von1 may include a gate terminal of the second switching device Tr2 provided in the second stage ST202, and a seventh switching device Tr7. Is input to the gate terminal of.
따라서, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST202)는, 상기 제 2 초기 기간(T0B)에 상기 제 1 스테이지(ST201)가 2차 인에이블되듯이, 2차 인에이블된다. 즉, 상기 제 1 기간(T1)에, 상기 제 2 스테이지(ST202)의 제 1 노드(Q)는 2차 충전되고, 제 2 노드(QB)는 방전된다.Therefore, in the first period T1, the second stage ST202 is secondly enabled, as if the first stage ST201 is secondly enabled in the second initial period T0B. That is, in the first period T1, the first node Q of the second stage ST202 is charged secondary and the second node QB is discharged.
또한, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST201)로부터 출력된 제 1 게이트 온전압(Von1)은 제 3 스테이지(ST203)에도 공급된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 게이트 온전압(Von1)은 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 제 6 스위칭소자(Tr6)의 게이트단자에 입력된다.In addition, the first gate on voltage Von1 output from the first stage ST201 in the first period T1 is also supplied to the third stage ST203. In detail, as illustrated in FIG. 6, the first gate on voltage Von1 may include a gate terminal of the first switching device Tr1 provided in the third stage ST203, and a sixth switching device Tr6. Is input to the gate terminal of.
따라서, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST203)는, 상기 제 1 초 기 기간(T0A)에 상기 제 1 스테이지(ST201)가 1차 인에이블되듯이, 1차 인에이블된다. 즉, 상기 제 1 기간(T1)에, 상기 제 3 스테이지(ST203)의 제 1 노드(Q)는 1차 충전되고, 제 2 노드(QB)는 방전된다.Therefore, the third stage ST203 is first enabled in the first period T1 as if the first stage ST201 is first enabled in the first initial period T0A. That is, in the first period T1, the first node Q of the third stage ST203 is first charged and the second node QB is discharged.
이와 같이, 상기 제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 상기 제 1 스테이지(ST201)가 제 1 게이트 온전압(Von1)을 출력한다. 그리고, 이 제 1 게이트 온전압(Von1)에 따라 제 2 스테이지(ST202)는 2차 인에이블되고, 제 3 스테이지(ST203)는 1차 인에이블된다.As described above, during the first period T1, as illustrated in FIG. 3, the first stage ST201 outputs the first gate on voltage Von1. The second stage ST202 is secondary enabled and the third stage ST203 is primary enabled according to the first gate on voltage Von1.
다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.
상기 제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 3, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.
이 제 2 기간(T2)동안에는, 상기 2차 인에이블된 제 2 스테이지(ST202)가 상기 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 온전압(Von2)으로서 출력한다. 그리고, 이 제 2 게이트 온전압(Von2)을 제 2 게이트 라인, 상기 제 1 스테이지(ST201), 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.During the second period T2, the second enabled stage ST202 receives the second clock pulse CLK2 and outputs the second clock pulse CLK2 as a second gate on voltage Von2. The second gate on voltage Von2 is supplied to the second gate line, the first stage ST201, the third stage ST203, and the fourth stage ST204.
따라서, 상기 제 2 기간(T2)동안에 상기 제 3 스테이지(ST203)는 2차 인에이블되고, 제 4 스테이지(ST204)는 1차 인에이블된다.Accordingly, the third stage ST203 is secondly enabled and the fourth stage ST204 is firstly enabled during the second period T2.
한편, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST202)로부터 출력된 제 2 게이트 온전압(Von2) 및 상기 타이밍 콘트롤러로부터 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(ST201)에 공급되어 상기 제 2 스테이지(ST202)를 디스에이블시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the second gate on voltage Von2 output from the second stage ST202 and the second clock pulse CLK2 output from the timing controller during the second period T2 are the first stage ST201. It is supplied to the to disable the second stage (ST202). If this is explained in more detail as follows.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST202)로부터 출력된 제 2 게이트 온전압(Von2)은 상기 제 1 스테이지(ST201)의 제 3 스위칭소자(Tr3)에 공급된다. 구체적으로, 상기 제 2 게이트 온전압(Von2)은 상기 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 1 노드(Q)는 방전되고, 상기 방전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 8 스위칭소자(Tr8)가 모두 턴-오프된다.In the second period T2, the second gate on voltage Von2 output from the second stage ST202 is supplied to the third switching device Tr3 of the first stage ST201. Specifically, the second gate on voltage Von2 is supplied to the gate terminal of the third switching element Tr3. Then, the third switching device Tr3 is turned on, and the second DC voltage source Vdc2 is turned on through the turned-on third switching device Tr3 to the first node Q of the first stage ST201. Is supplied. Accordingly, the first node Q is discharged, and both the pull-up switching device Trpu and the eighth switching device Tr8 having the gate terminal connected to the discharged first node Q are turned off.
그리고, 상기 제 2 기간(T2)에 타이밍 콘트롤러로부터 출력된 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)에 공급된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다. 그러면, 상기 제 5 스위칭소자(Tr5)는 턴-온되고, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 직류 전압원(Vdc1)이 상기 제 1 스테이지(ST201)의 제 2 노드(QB)에 공급된다. 이에 따라, 상기 제 2 노드(QB)는 충전되고, 이 충전된 제 2 노드(QB)에 게이트단자가 접속된 풀다운 스위칭소자(Trpd) 및 제 4 스위칭소자(Tr4)가 모두 턴-온된다.In addition, the second clock pulse CLK2 output from the timing controller in the second period T2 is supplied to the fifth switching device Tr5 of the first stage ST201. That is, the second clock pulse CLK2 is supplied to the gate terminal of the fifth switching device Tr5. Then, the fifth switching device Tr5 is turned on, and the first DC voltage source Vdc1 is connected to the second node QB of the first stage ST201 through the turned-on fifth switching device Tr5. Is supplied. Accordingly, the second node QB is charged, and both the pull-down switching device Trpd and the fourth switching device Tr4 having the gate terminal connected to the charged second node QB are turned on.
따라서, 상기 제 2 기간(T2)에 상기 제 1 스테이지(ST201)의 제 1 노드(Q)는 방전되고, 제 2 노드(QB)는 충전된다. 즉, 제 2 기간(T2)에 상기 제 1 스테이지(ST201)는 디스에이블된다.Accordingly, in the second period T2, the first node Q of the first stage ST201 is discharged, and the second node QB is charged. That is, in the second period T2, the first stage ST201 is disabled.
이때, 상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 제 2 직류 전압원 (Vdc2)이 제 1 게이트 라인에 게이트 오프전압으로서 공급된다. 한편, 상기 턴-온된 제 4 스위칭소자(Tr4)는 상기 제 2 직류 전압원(Vdc2)을 상기 제 1 스테이지(ST201)의 제 1 노드(Q)에 공급함으로써, 상기 제 1 노드(Q)의 방전속도를 가속화시킨다.At this time, the second DC voltage source Vdc2 is supplied as a gate-off voltage to the first gate line through the turned-on pull-down switching device Trpd. On the other hand, the turned-on fourth switching device Tr4 discharges the first node Q by supplying the second DC voltage source Vdc2 to the first node Q of the first stage ST201. Accelerate the speed.
이후, 제 3 기간(T3)에는 제 3 스테이지(ST203)가 제 3 게이트 온전압(Von3)을 출력하고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST202), 제 4 스테이지(ST204), 및 제 5 스테이지에 공급한다. 따라서, 상기 제 3 기간(T3)에는 상기 제 2 스테이지(ST202)가 디스에이블되고, 상기 제 4 스테이지(ST204)는 2차 인에이블되며, 상기 제 5 스테이지는 1차 인에이블된다.Subsequently, in the third period T3, the third stage ST203 outputs the third gate on voltage Von3, and converts the third gate on voltage Von3 to the third gate line, the second stage ST202, It supplies to a 4th stage ST204 and a 5th stage. Therefore, in the third period T3, the second stage ST202 is disabled, the fourth stage ST204 is secondary enabled, and the fifth stage is primary enabled.
이와 마찬가지 방식으로, 나머지 제 4 내지 제 m 스테이지(ST204 내지 ST20m)가 동작한다.In the same manner, the remaining fourth to mth stages ST204 to ST20m operate.
한편, 상기 제 1 스테이지(ST201)는 하나의 스타트 펄스를 공급받아 동작할 수도 있다. 즉, 상기 제 1 스테이지(ST201)는 상기 제 2 스타트 펄스(Vst2)를 공급받아 동작할 수도 있다. 이때, 상기 제 1 스테이지(ST201)는 상기 제 2 스타트 펄스(Vst2)를 공급받아 한번만 인에이블된다.Meanwhile, the first stage ST201 may operate by receiving one start pulse. That is, the first stage ST201 may operate by receiving the second start pulse Vst2. In this case, the first stage ST201 is enabled only once by receiving the second start pulse Vst2.
이와 같은 경우, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제거된다. In this case, the first and sixth switching elements Tr1 and Tr6 included in the first stage ST201 are removed.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the second embodiment of the present invention will be described in detail.
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 각 스테이지에 공급되는 제 1 및 제 2 교류 전압원의 파형을 나타낸 도면이다.7 is a diagram illustrating a shift register according to a second exemplary embodiment of the present invention, and FIG. 8 is a diagram illustrating waveforms of first and second AC voltage sources supplied to each stage of FIG. 7.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터와 동일하다. 단, 도 7에 도시된 바와 같이, 제 2 실시예에 다른 쉬프트 레지스터의 각 스테이지(ST701 내지 ST70m+1)는 제 1, 제 2, 및 제 3 노드(Q, QB1, QB2)를 가지며, 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 더 공급받는다.The shift register according to the second embodiment of the present invention is the same as the shift register according to the first embodiment of the present invention. However, as shown in FIG. 7, each stage ST701 to ST70m + 1 of the shift register according to the second embodiment has first, second, and third nodes Q, QB1, and QB2. The first and second AC voltage sources Vac1 and Vac2 are further supplied.
이 제 1 및 제 2 교류 전압원(Vac1, Vac2)은, 도 8에 도시된 바와 같이, 일정 주기마다 고전압원과 저전압원을 번갈아 가진다. 이때, 상기 제 1 교류 전압원(Vac1)은 상기 제 2 교류 전압원(Vac2)에 대하여 180도 반전된 위상을 갖는다. 따라서, 동일 기간에 상기 제 1 교류 전압원(Vac1)과 상기 제 2 교류 전압원(Vac2)은 서로 다른 극성의 전압값을 갖는다.As shown in Fig. 8, the first and second AC voltage sources Vac1 and Vac2 alternate between a high voltage source and a low voltage source at regular intervals. In this case, the first AC voltage source Vac1 has a phase inverted by 180 degrees with respect to the second AC voltage source Vac2. Therefore, in the same period, the first AC voltage source Vac1 and the second AC voltage source Vac2 have voltage values of different polarities.
즉, 상기 고전압원은 정극성의 전압원으로서 상기 제 1 직류 전압원(Vdc1)과 동일한 전압을 가질 수 있으며, 상기 저전압원은 부극성의 전압원으로 상기 제 2 직류 전압원(Vdc2)과 동일한 전압을 가질 수 있다.That is, the high voltage source may have the same voltage as the first DC voltage source Vdc1 as a positive voltage source, and the low voltage source may have the same voltage as the second DC voltage source Vdc2 as the negative voltage source. .
이 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 일정 주기, 즉 프레임단위로 변화시키는 것이 바람직하다. 예를들어, 기수번째 프레임에는 상기 제 1 교류 전압원(Vac1)이 저전압을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 고전압을 가지도록 할 수 있으며, 우수번째 프레임에는 상기 제 1 교류 전압원(Vac1)이 고전압을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 저전압을 가지도록 할 수 있다.The first and second alternating current voltage sources Vac1 and Vac2 are preferably changed in a fixed period, that is, in units of frames. For example, the first AC voltage source Vac1 may have a low voltage in the odd frame and the second AC voltage source Vac2 may have a high voltage in the odd frame, and the first AC voltage source Vac1 in the even frame. ) May have a high voltage and the second AC voltage source Vac2 may have a low voltage.
또한, 연속적인 수 프레임동안 상기 제 1 교류 전압원(Vac1)이 저전압을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 고전압을 가지도록 할 수 있으며, 반대로 상기 연속적인 수 프레임동안 상기 제 1 교류 전압원(Vac1)이 고전압을 가지도록 하고 상기 제 2 교류 전압원(Vac2)이 저전압을 가지도록 할 수 있다.In addition, the first AC voltage source Vac1 may have a low voltage and the second AC voltage source Vac2 may have a high voltage for several consecutive frames, and conversely, the first AC voltage source may have a high voltage for several consecutive frames. Vac1 may have a high voltage and the second AC voltage source Vac2 may have a low voltage.
여기서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다. Herein, the configuration of each stage included in the shift register according to the first embodiment of the present invention will be described in more detail.
도 9는 도 7의 제 3 스테이지의 상세 구성을 나타낸 도면이다.9 is a diagram illustrating a detailed configuration of the third stage of FIG. 7.
각 스테이지(ST701 내지 ST70m+1)는, 제 1 노드(Q)의 충전/방전 상태, 그리고 제 2 노드(QB1)의 충전/방전 상태, 및 제 3 노드(QB2)의 충전/방전 상태를 제어하는 노드 제어부(901)와, 상기 제 1 노드(Q)의 상태에 따라 게이트 온전압을 출력하는 풀업 스위칭소자(Trpu)와, 상기 제 2 노드(QB1)의 상태에 따라 게이트 오프전압을 출력하는 제 1 풀다운 스위칭소자(Trpd1), 상기 제 3 노드(QB2)의 상태에 따라 게이트 오프전압을 출력하는 제 2 풀다운 스위칭소자(Trpd2)를 포함한다.Each stage ST701 to ST70m + 1 controls the charge / discharge state of the first node Q, the charge / discharge state of the second node QB1, and the charge / discharge state of the third node QB2. The
여기서, 상기 제 1, 제 2 및 제 3 노드(Q, QB1, QB2)는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드(Q)가 충전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2)가 모두 방전상태를 유지하고, 상기 제 1 노드(Q)가 방전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2) 중 어느 하나가 충전상태를 유지한다. 이와 같은 제 1 노드(Q) 및 제 2 노드(QB1)의 충전 및 방전 상태는 상기 노드 제어부(901)에 구비된 다수개의 스위칭소자들(도시되지 않음)에 의해 제어된다.Here, the first, second and third nodes Q, QB1 and QB2 are selectively charged and discharged. Specifically, when the first node Q is in a charged state, the second node QB1 and All of the third node QB2 maintains a discharge state, and when the first node Q is in a discharge state, either one of the second node QB1 and the third node QB2 maintains a charge state. The charging and discharging states of the first node Q and the second node QB1 are controlled by a plurality of switching elements (not shown) provided in the
여기서, 상기 각 스테이지(ST701 내지 ST70m+1)가 인에이블된다는 것은, 상기 각 스테이지(ST701 내지 ST70m+1)의 제 1 노드(Q)가 충전되고 제 2 및 제 3 노드(QB1, QB2)가 방전되는 것을 의미한다. 그리고, 상기 각 스테이지(ST701 내지 ST70m+1)가 디스에이블된다는 것은, 상기 각 스테이지(ST701 내지 ST70m+1)의 제 1 노드(Q)가 방전되고 제 2 및 제 3 노드(QB1, QB2) 중 어느 하나의 노드가 충전된다는 것을 의미한다.Here, the fact that each of the stages ST701 to ST70m + 1 is enabled means that the first node Q of each of the stages ST701 to ST70m + 1 is charged and the second and third nodes QB1 and QB2 are charged. It means to be discharged. In addition, the stages ST701 to ST70m + 1 being disabled means that the first node Q of each of the stages ST701 to ST70m + 1 is discharged, and among the second and third nodes QB1 and QB2. It means that either node is charged.
각 스테이지(ST701 내지 ST70m+1)의 노드 제어부(901)는 두 번째 전단 스테이지로부터의 게이트 온전압에 따라 제 1 노드(Q)를 1차로 충전시키고, 첫 번째 전단 스테이지로부터의 게이트 온전압에 따라 상기 제 1 노드(Q)를 2차로 충전시킴으로써 상기 스테이지를 두 번 인에이블시킨다. 물론, 이때, 각 스테이지(ST701 내지 ST70m+1)의 노드 제어부(901)는 상기 게이트 온전압에 따라 제 2 및 제 3 노드(QB1, QB2)를 방전시킨다. The
예를들어, 도 9에 도시된 바와 같이, 제 3 스테이지(ST703)의 노드 제어부(901)는 제 1 스테이지(ST701)로부터의 제 1 게이트 온전압(Von1)에 따라 상기 제 1 노드(Q)를 충전(1차 충전)시키고, 제 2 스테이지(ST702)로부터의 제 2 게이트 온전압(Von2)에 따라 상기 제 1 노드(Q)를 또 다시 충전(2차 충전)시킴으로써 상기 제 3 스테이지(ST703)를 두 번 인에이블시킨다. For example, as shown in FIG. 9, the
이때, 상기 제 3 스테이지(ST703)의 노드 제어부(901)는 상기 제 1 및 제 2 게이트 온전압(Von2)에 따라 상기 제 2 및 제 3 노드(QB1, QB2)를 방전시킨다. 따라서, 상기 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지하고, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 3 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2)는 턴-오프상태를 유지한다.In this case, the
이후, 상기 풀업 스위칭소자(Trpu)의 드레인단자에 제 3 클럭펄스(CLK3)가 공급되면, 상기 턴-온된 풀업 스위칭소자(Trpu)는 상기 제 3 클럭펄스(CLK3)를 제 3 게이트 온전압(Von3)으로서 출력한다. 그리고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 공급한다. 상기 제 2 스테이지(ST702)에 공급된 제 3 게이트 온전압(Von3)은 상기 제 2 스테이지(ST702)를 디스에이블시키고, 상기 제 4 및 제 5 스테이지(ST704)에 공급된 제 3 게이트 온전압(Von3)은 상기 제 4 및 제 5 스테이지(ST704)를 인에이블시킨다.Subsequently, when the third clock pulse CLK3 is supplied to the drain terminal of the pull-up switching device Trpu, the turned-on pull-up switching device Trpu applies the third clock pulse CLK3 to the third gate on voltage (Trpu). Output as Von3). The third gate on voltage Von3 is supplied to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage. The third gate on voltage Von3 supplied to the second stage ST702 disables the second stage ST702 and the third gate on voltage V3 supplied to the fourth and fifth stages ST704. Von3) enables the fourth and fifth stages ST704.
여기서, 상기 각 스테이지(ST701 내지 ST70m+1)에 구비된 회로 구성을 살펴보면 다음과 같다.Here, a circuit configuration of each of the stages ST701 to ST70m + 1 will be described.
도 10은 제 3 스테이지에 구비된 회로 구성을 나타낸 도면이다.10 is a diagram illustrating a circuit configuration provided in the third stage.
각 스테이지(ST701 내지 ST70m+1)는 제 1 내지 제 17 스위칭소자(Tr1 내지 Tr17), 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1), 제 2 풀다운 스위칭소자(Trpd2), 제 1 커패시터(C1), 제 2 커패시터(C2), 및 제 3 커패시터(C3)를 포함한다.Each stage ST701 to ST70m + 1 includes first to seventeenth switching elements Tr1 to Tr17, a pullup switching element Trpu, a first pulldown switching element Trpd1, a second pulldown switching element Trpd2, and a first Capacitor C1, second capacitor C2, and third capacitor C3 are included.
제 1 스위칭소자(Tr1)는, 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 상기 게이트 온전압으로 충전시 킨다. The first switching device Tr1 charges the first node Q of the stage to which the stage belongs to the gate on voltage in response to the gate on voltage from the second front stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)는, 제 1 스테이지(ST701)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 상기 제 1 게이트 온전압(Von1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 1 스테이지(ST701)에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속된다.For example, the first switching device Tr1 included in the third stage ST703 of FIG. 10 may respond to the third stage ST703 in response to the first gate on voltage Von1 from the first stage ST701. Is charged to the first gate on voltage Von1. To this end, the gate terminal and the drain terminal of the first switching device Tr1 provided in the third stage ST703 are connected to the first stage ST701, and the source terminal of the third stage ST703 is provided. It is connected to one node Q.
한편, 상기 제 1 스위칭소자(Tr1)는 별도의 제 1 직류 전압원(Vdc1)을 사용하여 상기 제 1 노드(Q)를 충전시킬 수도 있다. 이와 같은 경우, 상기 제 1 스위칭소자(Tr1)는 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 상기 제 1 직류 전압원(Vdc1)으로 충전시킨다.Meanwhile, the first switching device Tr1 may charge the first node Q using a separate first DC voltage source Vdc1. In this case, the first switching device Tr1 charges the first node Q of the stage to which the stage belongs to the first DC voltage source Vdc1 in response to the gate-on voltage from the second front stage.
예를들어, 상기 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST701)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 상기 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스테이지(ST701)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속된다.For example, the first switching device Tr1 included in the third stage ST703 may be formed in response to the first gate on voltage Von1 from the first stage ST701. One node Q is charged with the first DC voltage source Vdc1. To this end, a gate terminal of the first switching device Tr1 provided in the third stage ST703 is connected to the first stage ST701, and a drain terminal is a power source for transmitting the first DC voltage source Vdc1. The source terminal is connected to the line, and the source terminal is connected to the first node Q of the third stage ST703.
제 2 스위칭소자(Tr2)는, 첫 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 상기 게이트 온전압으로 충전시 킨다. The second switching device Tr2 charges the first node Q of the stage to which it belongs to the gate on voltage in response to the gate on voltage from the first front end stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 2 스위칭소자(Tr2)는, 제 2 스테이지(ST702)로부터의 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 제 2 게이트 온전압(Von2)으로 충전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 제 2 스테이지(ST702)에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속된다.For example, the second switching device Tr2 included in the third stage ST703 of FIG. 10 may respond to the third stage ST703 in response to the second gate on voltage Von2 from the second stage ST702. Is charged to the second gate on voltage Von2. To this end, the gate terminal and the drain terminal of the first switching device Tr1 provided in the third stage ST703 are connected to the second stage ST702, and the source terminal of the first stage ST703 is connected to the first stage of the third stage ST703. It is connected to node Q.
제 3 스위칭소자(Tr3)는, 첫 번째 다음단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The third switching device Tr3 discharges the first node Q of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the first next stage.
예를들어, 도 5의 제 3 스테이지(ST703)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST704)로부터의 제 4 게이트 온전압(Von4)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST704)에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the third switching device Tr3 included in the third stage ST703 of FIG. 5 may respond to the fourth gate on voltage Von4 from the fourth stage ST704. The first node (Q) of D is discharged to the second DC voltage source (Vdc2). For this purpose, the gate terminal of the third switching device Tr3 provided in the third stage ST703 is connected to the fourth stage ST704, the drain terminal is connected to the first node Q, and the source The terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 4 스위칭소자(Tr4)는, 자신이 속한 스테이지의 제 2 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. In response to the first AC voltage source Vac1 charged in the second node QB1 of the stage to which the fourth switching element Tr4 belongs, the fourth switching element Tr4 connects the first node Q of the stage to which the fourth switching element Tr4 belongs to the second DC voltage source. Discharge to Vdc2).
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 4 스위칭소자(Tr4)는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속된다.For example, the fourth switching device Tr4 included in the third stage ST703 of FIG. 10 responds to the first AC voltage source Vac1 charged in the second node QB1 of the third stage ST703. As a result, the first node Q of the third stage ST703 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST703 is connected to the second node QB1 of the third stage ST703, and the drain terminal thereof is the second DC voltage source. It is connected to the power supply line transmitting Vdc2, and the source terminal is connected to the first node Q of the third stage ST703.
제 5 스위칭소자(Tr5)는, 자신이 속한 스테이지의 제 3 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 자신이 속한 스테이지의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The fifth switching device Tr5 supplies the first node Q of the stage to which it belongs to the second DC voltage source in response to the second AC voltage source Vac2 charged to the third node QB2 of the stage to which it belongs. Discharge to Vdc2).
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 5 스위칭소자(Tr5)는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST703)의 제 1 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속된다.For example, the fifth switching device Tr5 provided in the third stage ST703 of FIG. 10 responds to the second AC voltage source Vac2 charged in the third node QB2 of the third stage ST703. As a result, the first node Q of the third stage ST703 is discharged to the second DC voltage source Vdc2. To this end, a gate terminal of the fifth switching device Tr5 provided in the third stage ST703 is connected to a third node QB2 of the third stage ST703, and a drain terminal of the second DC voltage source It is connected to the power supply line transmitting Vdc2, and the source terminal is connected to the first node Q of the third stage ST703.
제 6 스위칭소자(Tr6)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 게이트 온전압(두 번째 전단 스테이지로부터의 게이트 온전압 또는 첫 번째 전단 스테이지로부터의 게이트 온전압)에 응답하여 자신이 속한 스테이지의 제 1 공통노드(N1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The sixth switching element Tr6 responds to a gate on voltage (gate on voltage from the second front stage or gate on voltage from the first front stage) charged to the first node Q of the stage to which it belongs. The first common node N1 of the stage to which it belongs is discharged to the second DC voltage source Vdc2.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 충전된 제 1 게이트 온전압(Von1) 또는 제 2 게이트 온전압(Von2)에 응답하여 상기 제 1 공통노드(N1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 1 공통노드(N1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the sixth switching device Tr6 included in the third stage ST703 of FIG. 10 may include the first gate on voltage Von1 charged in the first node Q of the third stage ST703 or The first common node N1 is discharged to the second DC voltage source Vdc2 in response to the second gate on voltage Von2. To this end, the gate terminal of the sixth switching element Tr6 provided in the third stage ST703 is connected to the first node Q of the third stage ST703, and the drain terminal of the third stage ST703 It is connected to the first common node N1 of ST703, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
제 7 스위칭소자(Tr7)는, 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 자신이 속한 스테이지의 제 1 공통노드(N1)에 공급한다. The seventh switching element Tr7 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the seventh switching element Tr7 turns the first AC voltage source Vac1 into the first common node of the stage to which it belongs. Supply to N1).
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 상기 제 3 스테이지(ST703)의 제 1 공통노드(N1)에 공급한다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 1 공통노드(N1)에 접속된다.For example, the seventh switching element Tr7 included in the third stage ST703 of FIG. 10 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the first switching element Tr7 is turned on. The AC voltage source Vac1 is supplied to the first common node N1 of the third stage ST703. To this end, the gate terminal and the drain terminal of the seventh switching element Tr7 provided in the third stage ST703 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal of the third stage ST703 is connected to the third terminal ST703. It is connected to the first common node N1 of the stage ST703.
제 8 스위칭소자(Tr8)는, 자신이 속한 스테이지의 제 1 공통노드(N1)에 공급된 제 2 직류 전압원(Vdc2) 및 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 제 2 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. The eighth switching device Tr8 is turned on or off in response to the second DC voltage source Vdc2 and the first AC voltage source Vac1 supplied to the first common node N1 of the stage to which the eighth switching device Tr8 belongs. At turn-on, the second node QB1 of the stage to which it belongs is charged or discharged to the first AC voltage source Vac1.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 8 스위칭소자(Tr8)는, 상기 제 3 스테이지(ST703)의 제 1 공통노드(N1)에 공급된 제 2 직류 전압원(Vdc2) 및 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 공통노드(N1)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속된다.For example, the eighth switching device Tr8 of the third stage ST703 of FIG. 10 is the second DC voltage source Vdc2 supplied to the first common node N1 of the third stage ST703. And a turn-on or turn-off in response to a first AC voltage source Vac1, and charge or discharge the second node QB1 of the third stage ST703 to the first AC voltage source Vac1 when turned on. Let's do it. To this end, the gate terminal of the eighth switching device Tr8 of the third stage ST703 is connected to the first common node N1 of the third stage ST703, and the drain terminal of the eighth switching device Tr8 is connected to the first AC. It is connected to the power supply line for transmitting the voltage source Vac1, and the source terminal is connected to the second node QB1 of the third stage ST703.
제 9 스위칭소자(Tr9)는, 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 2 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The ninth switching element Tr9 discharges the second node QB1 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the second front stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 9 스위칭소자(Tr9)는 제 1 스테이지(ST701)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 제 1 스테이지(ST701)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the ninth switching device Tr9 included in the third stage ST703 of FIG. 10 may respond to the third gate ST703 in response to the first gate on voltage Von1 from the first stage ST701. Discharges the second node QB1 to the second DC voltage source Vdc2. To this end, the gate terminal of the ninth switching element Tr9 provided in the third stage ST703 is connected to the first stage ST701, and the drain terminal thereof is the second node QB1 of the third stage ST703. Is connected to the power supply line for transmitting the second DC voltage source Vdc2.
제 10 스위칭소자(Tr10)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 2 노드(QB1)를 제 2 직류 전 압원(Vdc2)으로 방전시킨다. The tenth switching device Tr10 transfers the second node QB1 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage charged in the first node Q of the stage to which it belongs. Discharge.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 10 스위칭소자(Tr10)는 제 1 노드(Q)에 충전된 제 1 게이트 온전압(Von1) 또는 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the tenth switching element Tr10 included in the third stage ST703 of FIG. 10 may have the first gate on voltage Von1 or the second gate on voltage Von2 charged in the first node Q. In response, the second node QB1 of the third stage ST703 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the tenth switching element Tr10 of the third stage ST703 is connected to the first node Q of the third stage ST703, and the drain terminal of the third stage ST703 is It is connected to the second node QB1 of ST703, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
제 11 스위칭소자(Tr11)는, 첫 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 2 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The eleventh switching element Tr11 discharges the second node QB1 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the first front stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 11 스위칭소자(Tr11)는 제 2 스테이지(ST702)로부터의 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 제 2 스테이지(ST702)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the eleventh switching element Tr11 included in the third stage ST703 of FIG. 10 may respond to the second gate on voltage Von2 from the second stage ST702. Discharges the second node QB1 to the second DC voltage source Vdc2. To this end, the gate terminal of the eleventh switching element Tr11 provided in the third stage ST703 is connected to the second stage ST702, and the drain terminal thereof is the second node QB1 of the third stage ST703. Is connected to the power supply line for transmitting the second DC voltage source Vdc2.
제 12 스위칭소자(Tr12)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 게이트 온전압(두 번째 전단 스테이지로부터의 게이트 온전압 또는 첫 번째 전단 스테이지로부터의 게이트 온전압)에 응답하여 자신이 속한 스테이지의 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The twelfth switching element Tr12 responds to the gate on voltage (gate on voltage from the second front stage or gate on voltage from the first front stage) charged to the first node Q of the stage to which it belongs. The second common node N2 of the stage to which it belongs is discharged to the second DC voltage source Vdc2.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 12 스위칭소자(Tr12)는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 충전된 제 1 게이트 온전압(Von1) 또는 제 2 게이트 온전압(Von2)에 응답하여 상기 제 2 공통노드(N2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 2 공통노드(N2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the twelfth switching element Tr12 included in the third stage ST703 of FIG. 10 may include the first gate on voltage Von1 charged in the first node Q of the third stage ST703, or The second common node N2 is discharged to the second DC voltage source Vdc2 in response to the second gate on voltage Von2. To this end, the gate terminal of the twelfth switching element Tr12 provided in the third stage ST703 is connected to the first node Q of the third stage ST703, and the drain terminal of the third stage ST703 It is connected to the second common node N2 of ST703, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
제 13 스위칭소자(Tr13)는, 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 자신이 속한 스테이지의 제 2 공통노드(N2)에 공급한다. The thirteenth switching device Tr13 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the second common node of the stage to which the second AC voltage source Vac2 belongs Supply to N2).
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 13 스위칭소자(Tr13)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 상기 제 3 스테이지(ST703)의 제 2 공통노드(N2)에 공급한다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 2 공통노드(N2)에 접속된다.For example, the thirteenth switching device Tr13 included in the third stage ST703 of FIG. 10 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the second switching device Tr13 is turned on. The AC voltage source Vac2 is supplied to the second common node N2 of the third stage ST703. To this end, the gate terminal and the drain terminal of the thirteenth switching element Tr13 provided in the third stage ST703 are connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal of the third stage ST703 is connected to the third terminal ST703. It is connected to the second common node N2 of the stage ST703.
제 14 스위칭소자(Tr14)는, 자신이 속한 스테이지의 제 2 공통노드(N2)에 공 급된 제 2 직류 전압원(Vdc2) 및 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 자신이 속한 스테이지의 제 3 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다. The fourteenth switching element Tr14 is turned on or turned off in response to the second DC voltage source Vdc2 and the second AC voltage source Vac2 supplied to the second common node N2 of the stage to which the fourteenth switching element Tr14 belongs. At turn-on, the third node QB2 of the stage to which it belongs is charged or discharged to the second AC voltage source Vac2.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 14 스위칭소자(Tr14)는, 상기 제 3 스테이지(ST703)의 제 2 공통노드(N2)에 공급된 제 2 직류 전압원(Vdc2) 및 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 2 공통노드(N2)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속된다.For example, the 14th switching element Tr14 included in the third stage ST703 of FIG. 10 may include the second DC voltage source Vdc2 supplied to the second common node N2 of the third stage ST703. And a turn-on or turn-off in response to a second AC voltage source Vac2, and charge or discharge the third node QB2 of the third stage ST703 to the second AC voltage source Vac2 when turned on. Let's do it. To this end, the gate terminal of the fourteenth switching element Tr14 provided in the third stage ST703 is connected to the second common node N2 of the third stage ST703, and the drain terminal of the second AC It is connected to a power supply line for transmitting the voltage source Vac2, and the source terminal is connected to the third node QB2 of the third stage ST703.
제 15 스위칭소자(Tr15)는, 두 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The fifteenth switching element Tr15 discharges the third node QB2 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the second front stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 15 스위칭소자(Tr15)는 제 1 스테이지(ST701)로부터의 제 1 게이트 온전압(Von1)에 응답하여 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 제 1 스테이지(ST701)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하 는 전원라인에 접속된다.For example, the fifteenth switching element Tr15 included in the third stage ST703 of FIG. 10 may respond to the first gate on voltage Von1 from the first stage ST701. Discharges the third node QB2 to the second DC voltage source Vdc2. To this end, the gate terminal of the fifteenth switching element Tr15 provided in the third stage ST703 is connected to the first stage ST701, and the drain terminal thereof is the third node QB2 of the third stage ST703. Source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 16 스위칭소자(Tr16)는, 첫 번째 전단 스테이지로부터의 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The sixteenth switching device Tr16 discharges the third node QB2 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage from the first front stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 16 스위칭소자(Tr16)는 제 2 스테이지(ST702)로부터의 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자는 제 2 스테이지(ST702)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the sixteenth switching device Tr16 included in the third stage ST703 of FIG. 10 may respond to the second gate on voltage Von2 from the second stage ST702. Discharges the third node QB2 to the second DC voltage source Vdc2. To this end, the gate terminal of the sixteenth switching element Tr16 provided in the third stage ST703 is connected to the second stage ST702, and the drain terminal thereof is the third node QB2 of the third stage ST703. Is connected to the power supply line for transmitting the second DC voltage source Vdc2.
제 17 스위칭소자(Tr17)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 게이트 온전압에 응답하여 자신이 속한 스테이지의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The seventeenth switching device Tr17 discharges the third node QB2 of the stage to which it belongs to the second DC voltage source Vdc2 in response to the gate-on voltage charged in the first node Q of the stage to which it belongs. Let's do it.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 17 스위칭소자(Tr17)는 제 1 노드(Q)에 충전된 제 1 게이트 온전압(Von1) 또는 제 2 게이트 온전압(Von2)에 응답하여 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 17 스위칭소자(Tr17)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For example, the seventeenth switching element Tr17 included in the third stage ST703 of FIG. 10 may have the first gate on voltage Von1 or the second gate on voltage Von2 charged in the first node Q. In response, the third node QB2 of the third stage ST703 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the seventeenth switching element Tr17 of the third stage ST703 is connected to the first node Q of the third stage ST703, and the drain terminal of the third stage ST703 is connected to the first node Q of the third stage ST703. It is connected to the third node QB2 of ST703, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
풀업 스위칭소자(Trpu)는, 자신이 속한 스테이지의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 게이트 온전압으로서 출력하고, 이 게이트 온전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. 이때, 상기 첫 번째 전단 스테이지로 출력된 게이트 온전압은 상기 첫 번째 전단 스테이지를 디스에이블시키기 위한 신호로서 기능하고, 상기 첫 번째 다음단 스테이지로 출력된 게이트 온전압은 상기 첫 번째 다음단 스테이지를 2차 인에이블시키기 위한 스타트 펄스로서 기능하고, 상기 두 번째 다음단 스테이지로 출력된 게이트 온전압은 상기 두 번째 다음단 스테이지를 1차 인에이블시키기 위한 스타트 펄스로서 기능한다. The pull-up switching device Trpu outputs the clock pulse as a gate on voltage in response to the first DC voltage source Vdc1 charged to the first node Q of the stage to which the pull-up switching device Trpu belongs, and outputs the gate on voltage to the corresponding gate. Feed to the line, the first shear stage, the first next stage, and the second next stage. In this case, the gate on voltage output to the first front stage serves as a signal for disabling the first front stage, and the gate on voltage output to the first next stage corresponds to the first next stage. It functions as a start pulse for enabling the difference, and the gate on voltage output to the second next stage stage serves as a start pulse for first enabling the second next stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 풀업 스위칭소자(Trpu)는 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 게이트 온전압(Von3)으로서 출력하고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 공급한다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 클럭펄스(CLK2)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 접속된다.For example, the pull-up switching device Trpu provided in the third stage ST703 of FIG. 10 receives the third clock pulse CLK3 in response to the first DC voltage source Vdc1 charged in the first node Q. The third gate on voltage Von3 is output as the third gate on voltage Von3, and the third gate on voltage Von3 is supplied to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage. To this end, the gate terminal of the pull-up switching device Trpu provided in the third stage ST703 is connected to the first node Q of the third stage ST703, and the drain terminal of the second clock pulse The source terminal is connected to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage.
제 1 풀다운 스위칭소자(Trpd1)는, 자신이 속한 스테이지의 제 2 노드(QB1) 에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. The first pull-down switching device Trpd1 outputs the second DC voltage source Vdc2 as a gate-off voltage in response to the first DC voltage source Vdc1 charged in the second node QB1 of the stage to which it belongs. The gate off voltage is supplied to the corresponding gate line, the first front stage, the first next stage, and the second next stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 3 스테이지(ST703)의 제 2 노드(QB1)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 공급한다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 풀다운 스위칭소자의 게이트단자는 상기 제 3 스테이지(ST703)의 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 접속된다.For example, the first pull-down switching device Trpd1 included in the third stage ST703 of FIG. 10 responds to the first DC voltage source Vdc1 charged in the second node QB1 of the third stage ST703. The second DC voltage source Vdc2 is output as a gate-off voltage, and the gate-off voltage is supplied to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage. To this end, the gate terminal of the pull-down switching device provided in the third stage ST703 is connected to the second node QB1 of the third stage ST703, and the source terminal of the pull-down switching element is connected to the second DC voltage source Vdc2. The drain terminal is connected to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage.
제 2 풀다운 스위칭소자(Trpd2)는, 자신이 속한 스테이지의 제 3 노드(QB2)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 해당 게이트 라인, 첫 번째 전단 스테이지, 첫 번째 다음단 스테이지, 및 두 번째 다음단 스테이지에 공급한다. The second pull-down switching device Trpd2 outputs the second DC voltage source Vdc2 as a gate-off voltage in response to the first DC voltage source Vdc1 charged in the third node QB2 of the stage to which the second pull-down switching device Trpd2 belongs. The gate off voltage is supplied to the corresponding gate line, the first front stage, the first next stage, and the second next stage.
예를들어, 도 10의 제 3 스테이지(ST703)에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 3 스테이지(ST703)의 제 3 노드(QB2)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 게이트 오프전압으로서 출력하고, 이 게이트 오프전압을 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이 지(ST704), 및 제 5 스테이지에 공급한다. 이를 위해, 상기 제 3 스테이지(ST703)에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 상기 제 3 스테이지(ST703)의 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 접속된다.For example, the second pull-down switching device Trpd2 included in the third stage ST703 of FIG. 10 responds to the first DC voltage source Vdc1 charged in the third node QB2 of the third stage ST703. The second DC voltage source Vdc2 is output as the gate off voltage, and the gate off voltage is supplied to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage. To this end, the gate terminal of the second pull-down switching device Trpd2 provided in the third stage ST703 is connected to the third node QB2 of the third stage ST703, and the source terminal of the second direct current The drain terminal is connected to the power source line for transmitting the voltage source Vdc2, and the drain terminal is connected to the third gate line, the second stage ST702, the fourth stage ST704, and the fifth stage.
제 1 커패시터(C1)는 상기 풀업 스위칭소자(Trpu)의 게이트단자와 소스단자 사이에 접속되어 상기 풀업 스위칭소자(Trpu)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.The first capacitor C1 is connected between the gate terminal and the source terminal of the pull-up switching device Trpu to facilitate a bootstrapping operation of the pull-up switching device Trpu.
제 2 커패시터(C2)는 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자와 드레인단자 사이에 접속되어 상기 제 1 풀다운 스위칭소자(Trpd1)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.The second capacitor C2 is connected between the gate terminal and the drain terminal of the first pull-down switching device Trpd1 to facilitate the bootstrapping operation of the first pull-down switching device Trpd1.
제 3 커패시터(C3)는 상기 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자와 드레인단자 사이에 접속되어 상기 제 2 풀다운 스위칭소자(Trpd2)의 부트스트랩핑 동작을 원활하게 하는 역할을 한다.The third capacitor C3 is connected between the gate terminal and the drain terminal of the second pull-down switching device Trpd2 to facilitate the bootstrapping operation of the second pull-down switching device Trpd2.
제 1 및 제 2 스테이지(ST701, ST702), 제 4 내지 제 m 스테이지(ST704 내지 ST70m), 그리고 더미 스테이지(ST70m+1)에 구비된 각 스위칭소자도 상술한 바와 같은 방식으로 동작한다.Each switching element provided in the first and second stages ST701 and ST702, the fourth to mth stages ST704 to ST70m, and the dummy stage ST70m + 1 also operates in the same manner as described above.
단, 제 1 스테이지(ST701)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST701)에 구비된 제 1, 제 9, 및 제 15 스위칭소자(Tr1, Tr9, Tr15)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)를 공급받아 동작한 다. 즉, 상기 제 1 스테이지(ST701)는 상기 제 1 스타트 펄스(Vst1)에 의해 1차 인에이블된다.However, since the stage does not exist in the second front end of the first stage ST701, the first, ninth, and fifteen switching elements Tr1, Tr9, and Tr15 included in the first stage ST701 may be timingd. The controller operates by receiving the first start pulse Vst1 from the controller. That is, the first stage ST701 is first enabled by the first start pulse Vst1.
또한, 상기 제 1 스테이지(ST701)의 첫 번째 전단에도 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST701)에 구비된 제 2, 제 11, 및 제 16 스위칭소자(Tr2, Tr11, Tr16)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)를 공급받아 동작한다. 즉, 상기 제 1 스테이지(ST701)는 상기 제 2 스타트 펄스(Vst2)에 의해 2차 인에이블된다.In addition, since the stage is not present at the first front end of the first stage ST701, the second, eleventh, and sixteenth switching elements Tr2, Tr11, and Tr16 included in the first stage ST701 may be provided. The second start pulse Vst2 is supplied from the timing controller to operate. That is, the first stage ST701 is secondary enabled by the second start pulse Vst2.
또한, 제 2 스테이지(ST702)의 두 번째 전단에도 스테이지가 존재하지 않기 때문에, 상기 제 2 스테이지(ST702)에 구비된 제 1, 제 9, 및 제 15 스위칭소자(Tr15)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)를 공급받아 동작한다. 즉, 상기 제 2 스테이지(ST702)는 상기 제 2 스타트 펄스(Vst2)에 의해 1차 인에이블된다.In addition, since the stage does not exist at the second front end of the second stage ST702, the first, ninth, and fifteenth switching elements Tr15 included in the second stage ST702 are separated from the timing controller. It operates by receiving the second start pulse Vst2. That is, the second stage ST702 is first enabled by the second start pulse Vst2.
또한, 상기 더미 스테이지(ST70m+1)의 첫 번째 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ST70m+1)에 구비된 제 3 스위칭소자(Tr3)는 상기 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)를 공급받아 동작한다. 즉, 상기 더미 스테이지(ST70m+1)는 상기 제 1 스타트 펄스(Vst1)에 의해 디스에이블된다.In addition, since there is no stage in the first next stage of the dummy
이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the second embodiment of the present invention configured as described above will be described in detail as follows.
도 11은 도 7의 제 1 내지 제 3 스테이지의 회로구성을 나타낸 도면이다.FIG. 11 is a diagram illustrating a circuit configuration of the first to third stages of FIG. 7.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.First, the operation of the first initial period T0A in the first frame is as follows.
여기서, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 고전압원으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 저전압원으로 유지된다고 가정하자.Here, assume that the first AC voltage source Vac1 is maintained as a high voltage source and the second AC voltage source Vac2 is maintained as a low voltage source during the first frame.
상기 제 1 초기 기간(T0A)동안에는, 도 8에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 1 스타트 펄스(Vst1), 및 상기 제 1 스타트 펄스(Vst1)에 동기된 제 3 클럭펄스(CLK3)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우상태를 유지한다.During the first initial period T0A, as shown in FIG. 8, the first start pulse Vst1 and the third clock pulse CLK3 synchronized with the first start pulse Vst1 are output from the timing controller. It stays high and the remaining clock pulses remain low.
상기 타이밍 콘트롤러로부터 출력된 제 1 스타트 펄스(Vst1)는 제 1 스테이지(ST701)에 입력된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 1 스타트 펄스(Vst1)는 상기 제 1 스테이지(ST701)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 15 스위칭소자(Tr15)의 게이트단자에 공급된다.The first start pulse Vst1 output from the timing controller is input to the first stage ST701. In detail, as illustrated in FIG. 11, the first start pulse Vst1 may include a gate terminal, a drain terminal, and a ninth switching device Tr9 of the first switching device Tr1 provided in the first stage ST701. ) And a gate terminal of the fifteenth switching element Tr15.
그러면, 상기 제 1, 제 9, 및 제 15 스위칭소자(Tr1, Tr9, Tr15)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 스타트 펄스(Vst1)가 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 6 스위칭소자(Tr6), 제 10 스위칭소자(Tr10), 제 12 스위칭소자(Tr12), 및 제 17 스위칭소자(Tr17)가 모두 턴-온된다.Then, the first, ninth, and fifteenth switching elements Tr1, Tr9, and Tr15 are turned on, and the first start pulse Vst1 is turned on through the turned-on first switching element Tr1. Is applied to the first node (Q). Accordingly, the first node Q is charged and the pull-up switching device Trpu, the sixth switching device Tr6, and the tenth switching device Tr10 having a gate terminal connected to the charged first node Q. ), The twelfth switching element Tr12, and the seventeenth switching element Tr17 are all turned on.
한편, 상술한 바와 같이, 제 1 프레임동안에는 상기 제 1 교류 전압원(Vac1) 이 고전압원으로 유지되므로, 이 제 1 교류 전압원(Vac1)을 공급받는 제 7 스위칭소자(Tr7)는 제 1 프레임동안 턴-온 상태를 유지한다. 따라서, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 공통노드(N1)도 상기 제 1 프레임동안 제 1 교류 전압원(Vac1)을 공급받는다. Meanwhile, as described above, since the first AC voltage source Vac1 is maintained as a high voltage source during the first frame, the seventh switching element Tr7 supplied with the first AC voltage source Vac1 is turned during the first frame. Keep it on. Therefore, the first common node N1, which receives the first AC voltage source Vac1 through the turned-on seventh switching element Tr7, is also supplied with the first AC voltage source Vac1 during the first frame.
이때, 상기 제 1 공통노드(N1)는 상기 제 1 교류 전압원(Vac1)뿐만 아니라, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 인가되는 제 2 직류 전압원(Vdc2)을 공급받는다. 결국, 상기 제 1 초기 기간(T0A)에 상기 제 1 공통노드(N1)는 상기 제 1 교류 전압원(Vac1)과 제 2 직류 전압원(Vdc2)을 동시에 공급받는다. 그런데, 상기 제 2 직류 전압원(Vdc2)을 스위칭하는 제 6 스위칭소자(Tr6)의 면적(채널폭)이 상기 제 1 교류 전압원(Vac1)을 스위칭하는 제 7 스위칭소자(Tr7)의 면적(채널폭)보다 더 크게 설정되므로, 상기 제 1 공통노드(N1)는 상기 제 6 스위칭소자(Tr6)로부터 스위칭된 제 2 직류 전압원(Vdc2)으로 유지된다. 이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 1 공통노드(N1) 방전되며, 이 제 1 공통노드(N1)에 게이트단자가 접속된 제 8 스위칭소자(Tr8)는 턴-오프된다.In this case, the first common node N1 receives not only the first AC voltage source Vac1 but also a second DC voltage source Vdc2 applied through the turned-on sixth switching element Tr6. As a result, the first common node N1 is simultaneously supplied with the first AC voltage source Vac1 and the second DC voltage source Vdc2 in the first initial period T0A. However, the area (channel width) of the sixth switching device Tr6 for switching the second DC voltage source Vdc2 is the area (channel width) of the seventh switching device Tr7 for switching the first AC voltage source Vac1. The first common node N1 is maintained as the second DC voltage source Vdc2 switched from the sixth switching element Tr6. Accordingly, the first common node N1 is discharged in the first initial period T0A, and the eighth switching device Tr8 having the gate terminal connected to the first common node N1 is turned off.
이에 반하여, 상기 제 1 프레임동안에는 상기 제 2 교류 전압원(Vac2)이 저전압원으로 유지되므로, 이 제 2 교류 전압원(Vac2)을 공급받는 제 13 스위칭소자(Tr13)는 제 1 프레임동안 턴-오프 상태를 유지한다. 따라서, 상기 제 2 공통노드(N2)는 상기 제 12 스위칭소자(Tr12)로부터 스위칭된 제 2 직류 전압원(Vdc2)으로 유지된다. 이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 2 공통노드(N2) 방전되며, 이 제 2 공통노드(N2)에 게이트단자가 접속된 제 14 스위칭소자(Tr14)는 턴-오 프된다.In contrast, since the second AC voltage source Vac2 is maintained as a low voltage source during the first frame, the thirteenth switching device Tr13 supplied with the second AC voltage source Vac2 is turned off during the first frame. Keep it. Therefore, the second common node N2 is maintained as the second DC voltage source Vdc2 switched from the twelfth switching element Tr12. Accordingly, the second common node N2 is discharged in the first initial period T0A, and the fourteenth switching element Tr14 having a gate terminal connected to the second common node N2 is turned off. .
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 8 및 제 14 스위칭소자(Tr14)가 턴-오프되고 상기 제 9, 제 15, 및 제 17 스위칭소자(Tr9, Tr15, Tr17)가 턴-온되므로, 상기 제 1 스테이지(ST701)의 제 2 및 제 3 노드(QB1, QB2)는 방전된다. As such, the eighth and fourteenth switching elements Tr14 are turned off and the ninth, fifteenth, and seventeenth switching elements Tr9, Tr15, and Tr17 are turned off in the first initial period T0A. Since it is turned on, the second and third nodes QB1 and QB2 of the first stage ST701 are discharged.
즉, 상기 턴-온된 제 9 및 제 10 스위칭소자(Tr9, Tr10)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 노드(QB1)에 공급됨으로써, 상기 제 2 노드(QB1)가 방전된다. 그리고, 상기 턴-온된 제 15 및 제 17 스위칭소자(Tr15, Tr17)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 3 노드(QB2)에 공급됨으로써, 상기 제 3 노드(QB2)가 방전된다.That is, the second DC voltage source Vdc2 is supplied to the second node QB1 through the turned-on ninth and tenth switching elements Tr9 and Tr10, thereby discharging the second node QB1. The third node QB2 is discharged by supplying a second DC voltage source Vdc2 to the third node QB2 through the turned-on fifteenth and seventeenth switching elements Tr15 and Tr17.
이에 따라, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 4 스위칭소자(Tr4)가 턴-오프된다. 또한, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.Accordingly, the first pull-down switching device Trpd1 and the fourth switching device Tr4 having the gate terminal connected to the second node QB1 are turned off. In addition, the second pull-down switching device Trpd2 and the fifth switching device Tr5 having the gate terminal connected to the third node QB2 are turned off.
요약하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST701)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전됨으로써, 상기 제 1 스테이지(ST701)는 1차 인에이블된다.In summary, in the first initial period T0A, the first node Q of the first stage ST701 is charged, and the second and third nodes QB1 and QB2 are discharged, whereby the first stage ( ST701) is primary enabled.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second initial period T0B will be described.
상기 제 2 초기 기간(T0B)동안에는, 도 8에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 2 스타트 펄스(Vst2), 상기 제 2 스타트 펄스(Vst2)에 동 기된 제 4 클럭펄스(CLK4)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우상태를 유지한다.During the second initial period T0B, as shown in FIG. 8, only the second start pulse Vst2 and the fourth clock pulse CLK4 synchronized with the second start pulse Vst2 are output from the timing controller. It remains high and the remaining clock pulses remain low.
상기 타이밍 콘트롤러로부터 출력된 제 2 스타트 펄스(Vst2)는 제 1 스테이지(ST701)에 입력된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 2 스타트 펄스(Vst2)는 상기 제 1 스테이지(ST701)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자, 제 11 스위칭소자(Tr11)의 게이트단자, 및 제 16 스위칭소자(Tr16)의 게이트단자에 공급된다.The second start pulse Vst2 output from the timing controller is input to the first stage ST701. In detail, as illustrated in FIG. 11, the second start pulse Vst2 includes the gate terminal and the drain terminal of the second switching device Tr2 provided in the first stage ST701, and the eleventh switching device Tr11. ) And a gate terminal of the sixteenth switching element Tr16.
그러면, 상기 제 2, 제 11, 및 제 16 스위칭소자(Tr2, Tr11, Tr16)는 턴-온되며, 이때, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 상기 제 2 스타트 펄스(Vst2)가 제 1 노드(Q)에 인가된다. 이에 따라, 상기 제 1 노드(Q)가 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 6 스위칭소자(Tr6), 제 10 스위칭소자(Tr10), 제 12 스위칭소자(Tr12), 및 제 17 스위칭소자(Tr17)가 모두 턴-온된다.Then, the second, eleventh, and sixteenth switching elements Tr2, Tr11, and Tr16 are turned on, and the second start pulse Vst2 is turned on through the turned-on second switching element Tr2. Is applied to the first node (Q). Accordingly, the first node Q is charged and the pull-up switching device Trpu, the sixth switching device Tr6, and the tenth switching device Tr10 having a gate terminal connected to the charged first node Q. ), The twelfth switching element Tr12, and the seventeenth switching element Tr17 are all turned on.
또한, 상기 턴-온된 제 11 스위칭소자(Tr11)를 통해 제 2 직류 전압원(Vdc2)이 제 2 노드(QB1)에 공급된다. 이에 따라 상기 제 2 노드(QB1)는 방전되며, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지한다. 또한, 상기 턴-온된 제 16 스위칭소자(Tr16)를 통해 제 2 직류 전압원(Vdc2)이 제 3 노드(QB2)에 공급된다. 이에 따라 상기 제 3 노드(QB2)가 방전되며, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 4 스위칭소자(Tr4)가 턴-오프상태를 유지한다. In addition, the second DC voltage source Vdc2 is supplied to the second node QB1 through the turned-on eleventh switching element Tr11. Accordingly, the second node QB1 is discharged, and the first pull-down switching device Trpd1 and the fourth switching device Tr4 having the gate terminal connected to the second node QB1 maintain a turn-off state. . In addition, the second DC voltage source Vdc2 is supplied to the third node QB2 through the turned-on sixteenth switching element Tr16. Accordingly, the third node QB2 is discharged, and the second pull-down switching device Trpd2 and the fourth switching device Tr4 having the gate terminal connected to the third node QB2 maintain the turn-off state. .
이와 같이, 상기 제 1 노드(Q)가 제 2 스타트 펄스(Vst2)에 의해 2차 충전됨에 따라, 상기 제 1 스테이지(ST701)의 제 2 및 제 3 노드(QB1, QB2)는 방전된다. 즉, 상기 제 2 초기 기간(T0B)에 상기 제 1 스테이지(ST701)는 2차 인에이블된다.As described above, as the first node Q is charged second by the second start pulse Vst2, the second and third nodes QB1 and QB2 of the first stage ST701 are discharged. That is, in the second initial period T0B, the first stage ST701 is secondary enabled.
또한, 상기 제 2 초기 기간(T0B)에 출력된 제 2 스타트 펄스(Vst2)는 제 2 스테이지(ST702)에도 공급된다. 구체적으로, 도 11에 도시된 바와 같이, 상기 제 2 스타트 펄스(Vst2)는 상기 제 2 스테이지(ST702)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 15 스위칭소자(Tr15)의 게이트단자에 공급된다. In addition, the second start pulse Vst2 output in the second initial period T0B is also supplied to the second stage ST702. In detail, as illustrated in FIG. 11, the second start pulse Vst2 may include a gate terminal, a drain terminal, and a ninth switching element Tr9 of the first switching element Tr1 provided in the second stage ST702. ) And a gate terminal of the fifteenth switching element Tr15.
따라서, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST702)는, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST701)가 1차 인에이블되듯이, 1차 인에이블된다. 즉, 상기 제 2 초기 기간(T0B)에, 상기 제 2 스테이지(ST702)의 제 1 노드(Q)는 1차 충전되고 제 2 및 제 3 노드(QB1, QB2)는 방전된다.Therefore, in the second initial period T0B, the second stage ST702 is first enabled as the first stage ST701 is first enabled in the first initial period T0A. That is, in the second initial period T0B, the first node Q of the second stage ST702 is first charged and the second and third nodes QB1 and QB2 are discharged.
이와 같이, 상기 제 2 초기 기간(T0B)동안에는, 도 8에 도시된 바와 같이, 상기 제 1 스테이지(ST701)의 제 1 노드(Q)가 2차 충전되고 상기 제 2 및 제 3 노드(QB1, QB2)가 방전됨으로써, 상기 제 1 스테이지(ST701)가 2차 인에이블된다. 또한, 이 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST702)는 1차 인에이블된다.As such, during the second initial period T0B, as illustrated in FIG. 8, the first node Q of the first stage ST701 is charged secondly and the second and third nodes QB1,. As the QB2) is discharged, the first stage ST701 is secondary enabled. In addition, in the second initial period T0B, the second stage ST702 is first enabled.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.
제 1 기간(T1)동안에는, 도 8에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 제 1 및 제 2 스타트 펄스(Vst1, Vst2)에 응답하여 상기 제 1 스테이 지(ST701)의 제 1, 제 2, 제 5, 제 9, 제 11, 제 15, 및 제 16 스위칭소자(Tr1, Tr2, Tr5, Tr9, Tr11, Tr15, Tr16)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST701)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 8, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Therefore, in response to the first and second start pulses Vst1 and Vst2 in the low state, the first, second, fifth, ninth, eleventh, and fifteenth stages of the first stage ST701 are provided. The 16 switching elements Tr1, Tr2, Tr5, Tr9, Tr11, Tr15, and Tr16 are turned off, and thus the first node Q of the first stage ST701 is kept in a floating state.
한편, 상기 제 1 스테이지(ST701)의 제 1 노드(Q)가 상기 제 1 및 제 2 초기 기간(T0B)동안 인가되었던 제 1 및 제 2 스타트 펄스(Vst1, Vst2)로 계속 유지됨에 따라, 상기 제 1 스테이지(ST701)의 풀업 스위칭소자(Trpu)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST701)의 제 1 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.Meanwhile, as the first node Q of the first stage ST701 is continuously maintained as the first and second start pulses Vst1 and Vst2 applied during the first and second initial periods T0B, The pull-up switching device Trpu of the first stage ST701 is turned on. In this case, as the first clock pulse CLK1 is applied to the drain terminal of the turned-on pull-up switching device Trpu, a first DC voltage source charged in the first node Q of the first stage ST701. Vdc1 is amplified by bootstrapping.
따라서, 상기 제 1 스테이지(ST701)의 풀업 스위칭소자(Trpu)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 게이트 온전압(Von1)으로서 기능한다.Therefore, the first clock pulse CLK1 applied to the drain terminal of the pull-up switching device Trpu of the first stage ST701 is stably output through the source terminal of the pull-up switching device Trpu. In this case, the output first clock pulse CLK1 is applied to a first gate line to function as a first gate on voltage Von1 driving the first gate line.
또한, 상기 제 1 기간(T1)에 제 1 스테이지(ST701)로부터 출력된 제 1 게이트 온전압(Von1)은, 제 2 스테이지(ST702)에도 입력된다. 구체적으로, 상기 제 1 게이트 온전압(Von1)은 상기 제 2 스테이지(ST702)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자, 제 11 스위칭소자(Tr11)의 게이트단자, 및 제 16 스위칭소자(Tr16)의 게이트단자에 입력된다.The first gate on voltage Von1 output from the first stage ST701 in the first period T1 is also input to the second stage ST702. In detail, the first gate on voltage Von1 may include a gate terminal of the second switching element Tr2, a gate terminal of the eleventh switching element Tr11, and a sixteenth switching element of the second stage ST702. It is input to the gate terminal of (Tr16).
따라서, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST702)는, 상기 제 2 초 기 기간(T0B)에 상기 제 1 스테이지(ST701)가 2차 인에이블되듯이, 2차 인에이블된다. 즉, 상기 제 1 기간(T1)에, 상기 제 2 스테이지(ST702)의 제 1 노드(Q)는 2차 충전되고 제 2 및 제 3 노드(QB1, QB2)가 방전된다.Therefore, in the first period T1, the second stage ST702 is secondly enabled as if the first stage ST701 is secondly enabled in the second initial period T0B. That is, in the first period T1, the first node Q of the second stage ST702 is charged second and the second and third nodes QB1 and QB2 are discharged.
또한, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST701)로부터 출력된 제 1 게이트 온전압(Von1)은 제 3 스테이지(ST703)에도 공급된다. 구체적으로, 상기 제 1 게이트 온전압(Von1)은 상기 제 3 스테이지(ST703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 9 스위칭소자(Tr9)의 게이트단자, 및 제 15 스위칭소자(Tr15)의 게이트단자에 입력된다.In addition, the first gate on voltage Von1 output from the first stage ST701 in the first period T1 is also supplied to the third stage ST703. In detail, the first gate on voltage Von1 may include a gate terminal of the first switching element Tr1, a gate terminal of the ninth switching element Tr9, and a fifteenth switching element of the third stage ST703. It is input to the gate terminal of (Tr15).
따라서, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST703)는, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST701)가 1차 인에이블되듯이, 1차 인에이블된다. 즉, 상기 제 1 기간(T1)에, 상기 제 3 스테이지(ST703)의 제 1 노드(Q)는 1차 충전되고 제 2 노드(QB1) 및 제 3 노드(QB2)는 방전된다.Therefore, the third stage ST703 is first enabled in the first period T1 as if the first stage ST701 is first enabled in the first initial period T0A. That is, in the first period T1, the first node Q of the third stage ST703 is first charged and the second node QB1 and the third node QB2 are discharged.
이와 같이, 상기 제 1 기간(T1)동안에는, 상기 제 1 스테이지(ST701)가 제 1 게이트 온전압(Von1)을 출력한다. 그리고, 이 제 1 게이트 온전압(Von1)에 따라 제 2 스테이지(ST702)는 2차 인에이블되고, 제 3 스테이지(ST703)는 1차 인에이블된다.In this manner, during the first period T1, the first stage ST701 outputs the first gate on voltage Von1. The second stage ST702 is secondly enabled and the third stage ST703 is firstly enabled according to the first gate-on voltage Von1.
다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.
상기 제 2 기간(T2)동안에는, 도 8에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 8, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.
이 제 2 기간(T2)동안에는, 상기 2차 인에이블된 제 2 스테이지(ST702)가 상 기 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 온전압(Von2)으로서 출력한다. 그리고, 이 제 2 게이트 온전압(Von2)을 제 2 게이트 라인, 상기 제 1 스테이지(ST701), 제 3 스테이지(ST703), 및 제 4 스테이지(ST704)에 공급한다.During the second period T2, the second stage enabled STST702 receives the second clock pulse CLK2 and outputs the second clock pulse CLK2 as the second gate on voltage Von2. The second gate on voltage Von2 is supplied to the second gate line, the first stage ST701, the third stage ST703, and the fourth stage ST704.
따라서, 상기 제 2 기간(T2)동안에 상기 제 3 스테이지(ST703)는 2차 인에이블되고, 제 4 스테이지(ST704)는 1차 인에이블된다.Therefore, during the second period T2, the third stage ST703 is secondary enabled, and the fourth stage ST704 is primary enabled.
한편, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST702)로부터 출력된 제 2 게이트 온전압(Von2)은 상기 제 1 스테이지(ST701)에 공급되어 상기 제 2 스테이지(ST702)를 디스에이블시킨다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the second gate on voltage Von2 output from the second stage ST702 in the second period T2 is supplied to the first stage ST701 to disable the second stage ST702. . If this is explained in more detail as follows.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST702)로부터 출력된 제 2 게이트 온전압(Von2)은 상기 제 1 스테이지(ST701)의 제 3 스위칭소자(Tr3)에 공급된다. 구체적으로, 상기 제 2 게이트 온전압(Von2)은 상기 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST701)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 1 노드(Q)는 방전되고, 상기 방전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu), 제 6 스위칭소자(Tr6), 제 10 스위칭소자(Tr10), 제 12 스위칭소자(Tr12), 및 제 17 스위칭소자(Tr17)가 턴-오프된다.The second gate on voltage Von2 output from the second stage ST702 in the second period T2 is supplied to the third switching device Tr3 of the first stage ST701. Specifically, the second gate on voltage Von2 is supplied to the gate terminal of the third switching element Tr3. Then, the third switching device Tr3 is turned on, and the second DC voltage source Vdc2 is turned on by the first node Q of the first stage ST701 through the turned-on third switching device Tr3. Is supplied. Accordingly, the first node Q is discharged and the pull-up switching device Trpu, the sixth switching device Tr6, and the tenth switching device Tr10 having a gate terminal connected to the discharged first node Q. , The twelfth switching element Tr12 and the seventeenth switching element Tr17 are turned off.
여기서, 상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST701)의 제 1 공통노드(N1)는 제 7 스위칭소자(Tr7)를 통해 스위칭된 제 1 교류 전압원(Vac1)으로 유지된다. 이에 따라 상기 제 1 공통노드(N1)가 충전되고, 이 충전된 제 1 공통노드(N1)에 게이트단자가 접속된 제 8 스위칭소자(Tr8)가 턴-온된다.Here, as the sixth switching device Tr6 is turned off, the first common node N1 of the first stage ST701 switches the first AC voltage source Vac1 switched through the seventh switching device Tr7. Is maintained. Accordingly, the first common node N1 is charged, and the eighth switching device Tr8 having a gate terminal connected to the charged first common node N1 is turned on.
그러면, 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 제 1 교류 전압원(Vac1)이 제 2 노드(QB1)에 공급된다. 이에 따라 상기 제 2 노드(QB1)는 충전되고, 이 충전된 제 2 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 4 스위칭소자(Tr4)가 턴-온된다.Then, the first AC voltage source Vac1 is supplied to the second node QB1 through the turned-on eighth switching device Tr8. Accordingly, the second node QB1 is charged, and the first pull-down switching device Trpd1 and the fourth switching device Tr4 having the gate terminal connected to the charged second node QB1 are turned on.
한편, 상기 제 2 기간(T2)에 상기 제 12 및 제 13 스위칭소자(Tr12, Tr13)가 턴-오프됨에 따라, 제 2 공통노드(N2)는 이전에 공급된 제 2 직류 전압원(Vdc2)으로 유지된다. 이에 따라 상기 제 2 공통노드(N2)는 방전되고, 이 방전된 제 2 공통노드(N2)에 게이트단자가 접속된 제 14 스위칭소자(Tr14)는 여전히 턴-오프상태를 유지한다. 따라서, 상기 제 1 스테이지(ST701)의 제 3 노드(QB2)는 이전에 공급되었던 제 2 직류 전압원(Vdc2)에 의해 여전히 방전상태를 나타내며, 이 제 3 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2) 및 제 5 스위칭소자(Tr5)는 턴-오프 상태를 유지한다.Meanwhile, as the twelfth and thirteenth switching elements Tr12 and Tr13 are turned off in the second period T2, the second common node N2 is connected to the previously supplied second DC voltage source Vdc2. maintain. Accordingly, the second common node N2 is discharged, and the fourteenth switching element Tr14 having the gate terminal connected to the discharged second common node N2 remains turned off. Accordingly, the third node QB2 of the first stage ST701 is still in a discharge state by the second DC voltage source Vdc2 that was previously supplied, and the third node QB2 has a gate terminal connected to the third node QB2. The second pull-down switching device Trpd2 and the fifth switching device Tr5 maintain a turn-off state.
이때, 상기 턴-온된 제 1 풀다운 스위칭소자(Trpd1)를 통해 제 2 직류 전압원(Vdc2)이 제 1 게이트 라인에 게이트 오프전압으로서 공급된다. 한편, 상기 턴-온된 제 4 스위칭소자(Tr4)는 상기 제 2 직류 전압원(Vdc2)을 상기 제 1 스테이지(ST701)의 제 1 노드(Q)에 공급함으로써, 상기 제 1 노드(Q)의 방전속도를 가속화시킨다.At this time, the second DC voltage source Vdc2 is supplied as a gate-off voltage to the first gate line through the turned-on first pull-down switching device Trpd1. Meanwhile, the turned-on fourth switching device Tr4 discharges the first node Q by supplying the second DC voltage source Vdc2 to the first node Q of the first stage ST701. Accelerate the speed.
이후, 제 3 기간(T3)에는 제 3 스테이지(ST703)가 제 3 게이트 온전압(Von3) 을 출력하고, 이 제 3 게이트 온전압(Von3)을 제 3 게이트 라인, 제 2 스테이지(ST702), 제 4 스테이지(ST704), 및 제 5 스테이지에 공급한다. 따라서, 상기 제 3 기간(T3)에는 상기 제 2 스테이지(ST702)가 디스에이블되고, 상기 제 4 스테이지(ST704)는 2차 인에이블되며, 상기 제 5 스테이지는 1차 인에이블된다. Thereafter, in the third period T3, the third stage ST703 outputs the third gate on voltage Von3, and the third gate on voltage Von3 is converted into the third gate line, the second stage ST702, It supplies to the 4th stage ST704 and the 5th stage. Therefore, in the third period T3, the second stage ST702 is disabled, the fourth stage ST704 is secondary enabled, and the fifth stage is primary enabled.
이와 마찬가지 방식으로, 제 1 프레임동안 나머지 제 4 내지 제 m 스테이지(ST704 내지 ST70m)가 동작한다.In the same manner, the remaining fourth to mth stages ST704 to ST70m operate during the first frame.
한편, 제 2 프레임에는 상기 제 1 교류 전압원(Vac1)이 저전압원으로 변경되고 제 2 교류 전압원(Vac2)이 고전압으로 변경됨에 따라, 상기 제 2 프레임동안 각 스테이지(ST701 내지 ST70m+1)의 제 7 스위칭소자(Tr7)는 턴-오프상태를 유지하며 제 13 스위칭소자(Tr13)는 턴-온상태를 유지한다.Meanwhile, in the second frame, as the first AC voltage source Vac1 is changed to a low voltage source and the second AC voltage source Vac2 is changed to a high voltage, the first frame of each stage ST701 to ST70m + 1 during the second frame. The seventh switching element Tr7 maintains the turn-off state and the thirteenth switching element Tr13 maintains the turn-on state.
따라서, 디스에이블 동작시 각 스테이지(ST701 내지 ST70m+1)의 제 2 노드(QB1)는 방전상태를 유지하고, 제 3 노드(QB2)가 제 2 교류 전압원(Vac2)에 의해 충전된다. 즉, 이 제 2 프레임동안에는 각 스테이지(ST701 내지 ST70m+1)의 제 1 풀다운 스위칭소자(Trpd1)가 휴지기간을 가지며, 제 2 풀다운 스위칭소자(Trpd2)가 동작한다. 이때, 상기 각 스테이지(ST701 내지 ST70m+1)의 제 3 노드(QB2)는 제 14 스위칭소자(Tr14)를 통해 공급되는 제 2 교류 전압원(Vac2)에 의해서 충전된다.Accordingly, in the disable operation, the second node QB1 of each stage ST701 to ST70m + 1 maintains a discharge state, and the third node QB2 is charged by the second AC voltage source Vac2. That is, during this second frame, the first pull-down switching device Trpd1 of each of the stages ST701 to ST70m + 1 has a rest period, and the second pull-down switching device Trpd2 operates. In this case, the third node QB2 of each of the stages ST701 to ST70m + 1 is charged by the second AC voltage source Vac2 supplied through the fourteenth switching element Tr14.
한편, 상기 제 1 스테이지(ST701)는 하나의 스타트 펄스를 공급받아 동작할 수도 있다. 즉, 상기 제 1 스테이지(ST701)는 상기 제 2 스타트 펄스(Vst2)를 공급받아 동작할 수도 있다. 이때, 상기 제 1 스테이지(ST701)는 상기 제 2 스타트 펄스(Vst2)를 공급받아 한번만 인에이블된다.Meanwhile, the first stage ST701 may operate by receiving one start pulse. That is, the first stage ST701 may operate by receiving the second start pulse Vst2. In this case, the first stage ST701 is enabled only once by receiving the second start pulse Vst2.
이와 같은 경우, 상기 제 1 스테이지(ST701)에 구비된 제 1, 제 9, 및 제 15 스위칭소자(Tr1, Tr9, Tr15)는 제거된다.In this case, the first, ninth, and fifteenth switching elements Tr1, Tr9, and Tr15 included in the first stage ST701 are removed.
이상에서 설명한 바와 같이, 본 발명의 제 1 및 제 2 실시예에 따른 쉬프트 레지스터는 각 스테이지(ST701 내지 ST70m+1)의 제 1 노드(Q)를 확실하게 충전시키고, 또한 빠르게 충전시킨다.As described above, the shift registers according to the first and second embodiments of the present invention reliably charge the first node Q of each of the stages ST701 to
도 12는 각 스테이지의 제 1 노드의 전압을 변화를 설명하기 위한 시뮬레이션 파형도로서, 동 도면에 도시된 바와 같이, 현재단 스테이지의 제 1 노드(Q)는 제 1 충전기간(Tc1)에 두 번째 전단 스테이지로부터의 게이트 온전압에 따라 소정 전압으로 1차 충전되고, 이어서 제 2 충전기간(Tc2)에 첫 번째 전단 스테이지로부터의 게이트 온전압에 따라 소정 전압으로 2차 충전된다. 이후, 출력기간(Tb)에 상기 제 1 노드(Q)의 전압은 부트스트랩핑에 의해 더욱 증가한다. 한편, 상기 제 1 및 제 2 충전기간(Tc1, Tc2)에 제 2 노드(QB1)(또는 제 3 노드(QB2))는 소정 전압으로 방전된다.12 is a simulation waveform diagram for explaining the change in voltage of the first node of each stage. As shown in the figure, the first node Q of the current stage is placed between the first chargers Tc1. First charging is performed at a predetermined voltage according to the gate on voltage from the first front stage, and then second charging is performed at a predetermined voltage according to the gate on voltage from the first front stage between the second chargers Tc2. Thereafter, in the output period Tb, the voltage of the first node Q is further increased by bootstrapping. Meanwhile, the second node QB1 (or the third node QB2) is discharged to a predetermined voltage between the first and second chargers Tc1 and Tc2.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과가 있다.The shift register according to the present invention as described above has the following advantages.
본 발명에 따른 쉬프트 레지스터에 구비된 각 스테이지는, 두 번째 전단 스테이지로부터의 게이트 온전압에 의해 1차 인에이블되고, 첫 번째 전단 스테이지로부터의 게이트 온전압에 의해 2차 인에이블되어 각 스테이지의 제 1 노드가 충분히 큰 전압으로 빠르게 충전된다. 따라서, 본 발명에 따른 쉬프트 레지스터는 각 스테이지의 출력 특성을 향상시킬 수 있다.Each stage provided in the shift register according to the present invention is first enabled by the gate on voltage from the second front stage, and secondly enabled by the gate on voltage from the first front stage, and thus the first stage of each stage is provided. One node is quickly charged to a sufficiently large voltage. Therefore, the shift register according to the present invention can improve the output characteristic of each stage.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050101286A KR20070044942A (en) | 2005-10-26 | 2005-10-26 | A shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050101286A KR20070044942A (en) | 2005-10-26 | 2005-10-26 | A shift register |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070044942A true KR20070044942A (en) | 2007-05-02 |
Family
ID=38270942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050101286A KR20070044942A (en) | 2005-10-26 | 2005-10-26 | A shift register |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070044942A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101327858B1 (en) * | 2007-03-30 | 2013-11-13 | 엘지디스플레이 주식회사 | The shift resistor and the image display device using the same |
KR101363194B1 (en) * | 2012-04-13 | 2014-02-13 | 엘지디스플레이 주식회사 | Display Device |
-
2005
- 2005-10-26 KR KR1020050101286A patent/KR20070044942A/en not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101327858B1 (en) * | 2007-03-30 | 2013-11-13 | 엘지디스플레이 주식회사 | The shift resistor and the image display device using the same |
KR101363194B1 (en) * | 2012-04-13 | 2014-02-13 | 엘지디스플레이 주식회사 | Display Device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101562046B (en) | Shift register | |
JP4512064B2 (en) | Display device drive circuit | |
KR101385478B1 (en) | Gate driver | |
KR101319356B1 (en) | A shift register of a liquid crystal display device and a method for driving the same | |
US20150002504A1 (en) | Shift register | |
KR101308440B1 (en) | A shift register | |
KR101182323B1 (en) | A shifter register | |
KR20080001856A (en) | A shift register | |
KR101201308B1 (en) | A shift register | |
KR101192760B1 (en) | A shift register and a method for driving the same | |
KR101166816B1 (en) | A shift register and a method for driving the same | |
KR101232152B1 (en) | A gate driver and a method for driving the same | |
KR101137829B1 (en) | A shift register | |
KR101243806B1 (en) | A shift register | |
KR20070044942A (en) | A shift register | |
KR101232155B1 (en) | A shift register | |
KR101535820B1 (en) | Shift register | |
KR20100065523A (en) | Shift register | |
KR101166820B1 (en) | A shift register | |
KR101055208B1 (en) | Shift register | |
KR20090015275A (en) | A shift register | |
KR20070072011A (en) | A shift register | |
KR20080062182A (en) | A liquid crystal display device | |
KR101137846B1 (en) | A shift register | |
KR101157964B1 (en) | A shift resgister and a method for driving the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |