KR20080086273A - 박막 트랜지스터를 갖는 액정표시장치 및 그 제조방법 - Google Patents

박막 트랜지스터를 갖는 액정표시장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 패널 위치별 오프셋 전압값(△Vp)을 일정하게 유지되도록 설계된 박막트랜지스터를 가진 액정표시장치 및 그 제조방법에 관해 개시한다. 개시된 액정표시장치는 절연기판과, 상기 기판 상에 서로 교차하여 화소영역을 정의하는 게이트배선 및 데이터배선과, 상기 게이트배선 및 데이터배선 사이에 배치된 게이트 절연막과, 상기 게이트배선으로부터 연장되도록 형성된 게이트전극과, 상기 데이터배선으로부터 연장되도록 형성되며, 상기 게이트전극 상부에 오버랩되는 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과, 상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결되는 도전패턴과, 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트전극과 상기 소오스전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터와, 상기 화소영역 상에 형성되며, 상기 소오스전극과 연결되는 투명전극을 포함한다.
상기한 본 발명의 구성에 의하면, 상기 게이트전극과 소오스전극 간의 기생 캐패시턴스를 보상함으로써 전 패널에서의 △Vp가 균일하게 유지된다. 따라서, 플리커, 잔상, 화면 밝기의 불균일 등의 문제점을 해결하여 표시소자의 화상품질이 향상된 이점이 있다.

Description

박막 트랜지스터를 갖는 액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE HAVING THIN FILM TRANSISTOR AND METHOD OF FABRICATING THEREOF}
도 1은 종래 기술에 의한 횡전계방식 액정표시장치의 단위 화소 평면도.
도 2는 도 1의 T 부분을 확대한 평면도.
도 3은 본 발명의 제 1실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도.
도 4는 도 3의 Ι-Ι`선을 따라 절단한 공정 단면도.
도 5는 본 발명의 제 2실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도.
도 6는 도 5의 Ⅱ-Ⅱ`선을 따라 절단한 공정 단면도.
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 상세하게는 패널 위치별 오프셋 전압값(△Vp)값을 일정하게 유지되도록 설계된 박막트랜지스터를 가진 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보화 시대를 맞이하여 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었고, 이에 해상도, 컬러표시, 화질 등에서 특히 우수한 액정표시장치(liquid crystal display)가 개발되어, 노트북(potable computer)이나 데스크탑(desktop) 모니터(monitor) 등에 활발하게 적용되고 있다.
액정표시장치란 각각 일면에 화소전극을 가지는 하부 어레이기판(lower substrate)과 컬러필터를 상부 컬러필터 기판(upper colorfilter substrate)을 구비하여, 이들 전극을 서로 마주보도록 배열한 상태에서 그 사이에 액정을 충진하여 구성한다.
상기 충진된 액정은 광학적 이방성과 분극성질을 가지고 있어서, 서로 대향되는 두 전극에 전압을 인가하게 되면 발생된 전기장의 변화에 의해 구동하게 된다. 즉, 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 이에 따라 달라지는 빛의 투과율을 통해 화상을 표현하는 장치이다.
따라서 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
상기 액정표시장치는 액정의 성질과 패턴의 구조에 따라서 여러 가지 다양한 모드가 있다. 구체적으로, 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 한 화소를 여러 도메인으로 나눠 각각의 도메인의 주시야각 방향을 달리하여 광시야각을 구현하는 멀티도메인 모드(Multi-Domain Mode)와, 보상필름을 기판 외주면에 부착하여 빛의 진행방향에 따른 빛의 위상변화를 보상하는 OCB 모드(Optically Compensated Birefringence Mode)와, 한 기판 상에 두개의 전극을 형성하여 액정의 방향자가 배향막의 나란한 평면에서 꼬이게 하는 횡전계방식(In-Plane Switching Mode)과, 네가티브형 액정과 수직배향막을 이용하여 액정 분자의 장축이 배향막 평면에 수직 배열되도록 하는 VA 모드(Vertical Alignment) 등 다양하다.
이중에서, 상기 횡전계방식 액정표시장치는 통상, 서로 대향 배치되어 그 사이에 액정층을 구비한 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판으로 구성된다. 구체적으로는, 상기 컬러필터 어레이 기판에는 빛샘을 방지하기 위한 블랙 매트릭스와, 상기 블랙 매트릭스 상에 색상을 구현하기 위한 R,G,B의 컬러필터층이 형성된다. 또한, 상기 박막트랜지스터 어레이 기판에는 단위 화소를 정의하는 게이트 배선 및 데이터 배선과, 상기 게이트 배선 및 데이터 배선의 교차 지점에 형성된 스위칭 소자인 박막 트랜지스터와, 서로 엇갈리게 교차되어 횡전계를 발생시키는 공통 전극 및 화소 전극이 형성된다.
이하, 도면을 참조하여 종래 기술의 횡전계방식 액정표시장치를 설명하면 다음과 같다.
도 1은 종래 기술에 의한 횡전계방식 액정표시장치의 단위 화소 평면도이다. 또한, 도 2는 도 1의 박막 트랜지스터(T)를 확대한 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 횡전계방식 액정표시장치의 박막트랜지스터 어레이 기판은 일렬로 배치된 복수 개의 게이트 배선(2)과, 상기 게이트 배 선(2)에 수직 교차하여 화소영역을 정의하는 복수개의 데이터 배선(4)을 포함한다.
또한, 횡전계방식 액정표시소자의 박막트랜지스터 어레이 기판은 상기 단위 화소에 스위칭 역할을 하는 박막트랜지스터(Thin Film Transistor)(T)와, 상기 게이트 배선(2)에 평행하는 복수 개의 공통 전극(18)을 구비한 공통 배선(16) 및 상기 공통전극(18) 사이에 교번되도록 형성되며 상기 공통 전극(18)에 평행하게 배치된 투명 전극(14)을 더 포함한다.
상기 박막 트랜지스터(T)는 게이트 전극(8)과, 드레인전극(10) 및 소오스 전극(12)으로 구성된다. 여기서, 상기 데이터전극(10)은 데이터 배선(4)과 연결되며, 상기 게이트 전극(8)은 상기 데이터 배선(4)과 교차하여 화소영역을 정의하는 게이트 배선(2)과 연결되도록 구성된다.
상세하게는, 상기 드레인전극(10)은 상기 데이터 배선(4)에서 돌출 형성되어 있으며, 상기 드레인 전극(10)은 소오스 전극(12)과 소정 간격 이격되어 형성된다. 또한, 상기 소오스 전극(12)은 보호막(미도시)에 형성된 제 1 콘택홀(first contact hole)(13)을 통해 투명 전극(14)과 연결되어 있다. 이때, 상기 투명 전극(14)은 화소 전극일 수 있다.
더욱 상세하게는, 상기 돌출 형태의 드레인전극(10)은 "⊂"자 형상으로 패터닝되며, 상기 게이트 전극(8) 상부에 오버랩되도록 위치한다. 또한, 상기 소오스 전극(12)은 상기 "ㄷ자" 형상의 상기 드레인 전극(10)의 만입부 안쪽에 상기 드레인 전극(10)과 소정간격 이격하여 위치한다.
또한, 상기 공통 전극(18)은 제 2 콘택홀(21)에 의해 공통 배선(16)과 접속 하여 외부 구동회로로부터 Vcom 신호를 전달받는다.
일반적으로, 상기 박막 트랜지스터(T)의 소오스 전극(12)은 상기 게이트 전극(8)과 오버랩되도록 형성되며, 도 2에 도시된 바와 같이, 이들 소오스 전극(12)과 게이트 전극(8) 사이의 겹침 면적(D)에 의해 발생하는 기생 캐패시턴스(parasitic capacitance)인 Cgs이 형성된다.
상기 Cgs값은 이하 식 (1)에 의해 계산될 수 있다.
Figure 112007022867130-PAT00001
-------- (1)
이때, 상기 Ags는 상기 게이트 전극(8)과 소오스 전극(12)이 겹치는 면적(D)을 나타내며, 상기 dgs는 상기 게이트 전극(8)과 소오스 전극(12) 간의 거리를 의미한다. 따라서, 상기 게이트 전극(8)과 소오스 전극(12)의 겹치는 면적이 작을수록 바람직한 구성임을 알 수 있다.
또한, 상기 Cgs는 교류로 구동하는 어레이 기판에서 액정을 열화시키고, 잔상을 유발하는 주된 원인인 직류성분의 오프셋 전압(ΔVP)과 밀접한 관련을 가진다.
상기 Cgs와 ΔVP와 관계는 이하 식 (2)에 의해 알 수 있다.
Figure 112007022867130-PAT00002
------- (2)
전술한 (2) 식에서, 상기 VGH는 게이트 배선(2)에 걸리는 신호전압의 최고치이며, 전압 VGL은 게이트 배선(2)에 걸리는 전압의 최저치이고, 전압 Vg는 게이트 전극(8)에 걸리는 전압이고, 상기 CLC+CST+Cgs는 전체 용량으로서 CT로 나타낼 수 있다. 이때, 상기 Cgs는 게이트 전극(6)과 드레인 전극(12) 간의 기생 캐패시턴스이며, 상기 CST는 스토리지 캐패시터 보조 캐패시턴스이고, 상기 CLC는 액정 용량을 나타낸다.
상기 식 (2)에 의해 상기 오프셋 전압값(ΔVP)은 상기 게이트 전극(8)과 소오스 전극(12) 사이에 발생하는 Cgs값에 비례한다는 결론을 얻을 수 있다. 따라서, 상기 Cgs값은 작을수록 어레이 기판의 동작특성이 바람직하다.
한편, 박막 트랜지스터(T)의 구성 상 상기 Cgs값은 항상 존재하게 되며, 일반적으로 상기 Cgs값이 일정하다는 가정 아래 공통전압을 이용하여 상기 ΔVP값을 보정하게 된다.
그러나 상기 식 (2)에서 CLC와 CST 값은 그 변동폭이 적으며 어느 일정한 값을 갖는 반면, 게이트 전극(8)과 소오스 전극(12) 간의 겹침면적(D)에 의해 결정되는 Cgs 값은 소오스 전극(12)이 패터닝될 때 좌우(左右) 오정렬 (misalignment) 또는 좌우(左右)변동(shift)에 의해 큰 변동폭을 가지는 것이 현실이다. 즉, 포토 공정의 공정 오차에 의해 스위칭소자의 게이트 전극(8)과 소오스 전극(12)이 겹치는 면적(D)이 설계치보다도 커질 수 있는데, 이로 인해 Cgs값이 커져 균일한 ΔVP값을 얻을 수 없게 된다. 이와 같이, 상기 Cgs값의 변동으로 인해 ΔVP값이 달라질 수 있다.
따라서, 패널(panel) 위치별 ΔVP값의 분포가 균일하지 못하고 그 차이가 클 경우, VLC(액정에서의 전압)역시 위치별로 차이가 나게 되므로 광 투과량의 위치별 불균형을 초래한다. 이는 최적 설계를 어렵게 하여 국부적 플리커(flicker) 악화 등과 같은 화질 저하를 야기하게 된다. 결과적으로, 제대로 된 보정을 할 수 없으므로 화면에 잔상 또는 화소간의 불균일이 발생하는 문제점이 있다.
그러므로, 패널 위치별 ΔVP값의 분포를 일정하게 하는 기술이 요구된다.
상기 문제점을 해결하기 위해, 본 발명의 목적은 상기 게이트 전극과 소오스 전극 간의 겹침 면적에 의해 결정되는 Cgs 값을 보상함으로써, 패널 위치별 ΔVP값의 분포가 균일한 박막 트랜지스터를 가진 액정표시장치 및 그 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 액정표시장치는 절연기판과, 상기 기판 상에 서로 교차하여 화소영역을 정의하는 게이트배선 및 데이터배선과, 상기 게이트배선 및 데이터배선 사이에 배치된 게이트 절연막과, 상기 게이트배선으로부터 연장되도록 형성된 게이트전극과, 상기 데이터배선으로부터 연장되도록 형성되며, 상기 게이트전극 상부에 오버랩되는 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과, 상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결되는 도전패턴과, 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트전극과 상기 소오스전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터와, 상기 화소영역 상에 형성되며, 상기 소오스전극과 연결되는 투명전극을 포함한다.
상기 도전 패턴은 적어도 하나 이상 배치된다.
상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝되며, 상기 막으로는 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다.
상기 게이트 배선과 평행하게 배열된 공통배선을 더 포함한다.
상기 소오스전극은 일부위가 연장된 연장부를 갖되, 상기 연장부는 상기 공통 배선과 연결된다.
상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된다. 이때, 상기 드레인 전극은 "⊂"자형으로 패터닝된다. 또한, 상기 도전 패턴은 상기 소오스전극와 동일 레벨 선상에 배치된다.
상기 게이트전극은 사각 형태로 패터닝된다. 이때, 상기 드레인 전극은 "U"자형으로 패터닝되고, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된다.
본 발명에 따른 박막 트랜지스터는 절연기판과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트 전극을 가진 기판 상에 형성된 게이트 절연막과, 상기 게이트전극 상부에 오버랩되도록 형성된 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과, 상기 게이트 전극 상부에 오버랩되며 상기 소오스전극과 연결된 도전 패턴과, 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며 상기 게이트 전극과 상기 소오스 전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터를 포함한다.
본 발명에 따른 액정표시장치의 제조방법은 게이트전극을 가진 게이트 배선이 구비된 절연 기판을 제공하는 단계와, 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트전극과 오버랩되도록 상기 게이트 절연막 상에 드레인전극 및 상기 드레인전극과 이격배치된 소오스전극을 구비한 데이터 배선 및 상기 소오스전극과 연결되는 도전 패턴을 각각 형성하며, 이와 동시에 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어진 스토리지 캐패시터가 형성되는 단계와, 상기 스토리지 캐패시터를 가진 기판 상에 상기 소오스전극과 연결되는 투명전극을 형성하는 단계를 포함한다.
상기 드레인전극 및 소오스 전극을 구비한 데이터 배선 및 도전 패턴 형성은 상기 게이트 절연막 상에 금속막을 형성하는 단계와, 상기 금속막을 패터닝하는 단계를 더 포함한다. 이때, 상기 금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나이다.
상기 게이트 배선과 평행하게 배열된 공통배선을 형성하는 단계를 더 포함한다. 또한, 상기 소오스 전극은 일부위가 연장된 연장부를 갖도록 패터닝하며, 상기 연장부는 상기 공통 배선과 연결되도록 형성한다.
상기 게이트전극은 상기 도전 패턴과 연결되는 상기 소오스전극의 일부위를 노출하는 개구부를 갖도록 패터닝한다. 이때, 상기 드레인 전극은 "⊂"자형으로 패 터닝한다. 또한, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치되도록 형성한다.
상기 게이트 전극은 사각 형태로 패터닝한다. 이때, 상기 드레인전극은 "U"자형으로 패터닝한다. 또한, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되도록 패터닝한다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 액정표시소자에 대해 상세히 설명하면 다음과 같다.
본 발명은 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터를 제공한다. 이때, 상기 스토리지 캐패시터는 상기 소오스 전극과 연결되는 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 구성된다. 여기서, 상기 도전 패턴은 스토리지 캐패시터의 상부 전극 역할을 수행하고, 상기 게이트 절연막은 유전체층 역할을 수행하며, 상기 게이트 전극은 스토리지 캐패시터 하부전극 역할을 수행한다.
상기와 같은 구성을 가진 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일된다.
즉, 각 화소 내의 기생 캐패시턴스의 변화분이 불균일해지면 각 화소 내에에 서의 △Vp가 달라져 플리커, 잔상 등의 화상 불량이 발생할 수 있는데, 본 발명에서는 각 화소 내의 기생 캐패시턴스의 변화분을 보상하여 전 패널에서의 △Vp를 균일하게 해 주기 위한 스토리지 캐패시터가 마련된다. 따라서, 본 발명에서는 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 증가하면 상기 스토리지 캐패시터의 캐패시턴스를 증가시키고, 상기 기생 캐패시턴스가 감소하면 스토리지 캐패시터의 캐패시턴스를 감소시키게 된다.
한편, 본 발명에서는 상기 스토리지 캐패시터의 도전 패턴의 길이를 적절히 조절하여 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 변경시켜 전(全) 패널에서의 △Vp를 균일하게 유지할 수 있다.
도 3은 본 발명의 제 1실시예에 따른 박막 트랜지스터를 가진 액정표시장치를 개략적으로 나타낸 평면도이다. 또한, 도 4는 도 3의 Ι-Ι`선을 따라 절단한 공정 단면도이다. 이하, 도 3 및 도 4를 참고로 하여 본 발명의 제 1실시예에 따른 박막 트랜지스터를 가진 액정표시장치에 대해 설명한다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 제 1실시예에 따른 액정표시장치는 절연 기판(1), 게이트 배선(22), 데이터 배선(24), 박막 트랜지스터(T1), 도전 패턴(32P)을 포함한 스토리지 캐패시터(B), 투명 전극(34) 및 공통 배선(36)을 포함하여 구성된다.
상기 게이트 배선(22) 및 데이터 배선(24)은 투명한 절연 기판(1) 상에 게이트 절연막(26)을 사이에 두고 형성된다. 이때, 게이트 신호를 공급하는 게이트 배선(22)과 데이터 신호를 공급하는 데이터 배선(24)은 교차 구조로 형성되어 화소 영역을 정의한다. 또한, 상기 교차부에는 트랜지스터(T1)가 배치된다. 상기 박막 트랜지스터(T1)는 게이트 배선(22)의 게이트 신호에 응답하여 데이터 배선(24)의 화소 신호가 투명 전극(34)에 충전되어 유지되도록 한다. 이러한 상기 박막 트랜지스터(T1)는 게이트 전극(28)과, 드레인 전극(30) 및 소오스 전극(32)을 구비한다.
여기서, 상기 게이트 전극(28)은 상기 게이트 배선(22)으로부터 연장된 형태를 가진다. 또한, 상기 드레인 전극(30)은 "⊂"자 형상으로 패터닝되며, 상기 게이트 전극(28) 상부에 오버랩된 구조를 가진다.
한편, 상기 소오스 전극(32)은 상기 드레인 전극(30)과 일정 간격으로 이격되도록 배치되며, 상기 게이트전극(28) 상부에 오버랩된 구조를 가진다. 또한, 상기 소오스 전극(32)은 상기 소오스 전극(32)의 연장된 일부위인 연장부를 갖도록 배치된다.
상기 도전 패턴(32P)은 상기 소오스 전극(32)과 동일 레벨 선 상에 배치될 수 있다. 여기서, 상기 도전 패턴(32P), 상기 도전 패턴(32P) 하부의 게이트 절연막(26) 및 게이트 전극(28)은 스토리지 캐패시터(B)를 이루며, 상기 스토리지 캐패시터(B)는 상기 게이트 전극(28)과 상기 소오스 전극(32) 간의 겹침면적(A)에 따른 기생 캐패시턴스를 보상하는 역할을 한다. 즉, 상기 스토리지 캐패시터(B)에는 상기 도전 패턴(32P)을 통해 상기 게이트 전극(28)으로 인가된 전압과 상기 소오스 전극(32)에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 스토리지 캐패시턴스는 게이트 전극(28)과 드레인 전극(30) 간의 기생 캐패시턴스를 보상하여 전 패널에서의 △Vp를 균일하게 유지하도록 해 준다.
여기서, 상기 데이터배선(22), 드레인 전극(30), 소오스 전극(28O) 및 도전 패턴(32P)은 동일 금속막으로 패터닝될 수 있다. 상기 금속막으로는 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 들 수 있다.
한편, 상기 게이트 전극(28)은 개구부(28O)를 가지되, 상기 개구부(28O)는 적어도 상기 도전 패턴(32P)과 인접한 상기 소오스 전극(32) 부위를 노출하도록 배치된다.
또한, 상기 박막 트랜지스터(T1)는 게이트 절연막(26)을 사이에 두고 게이트전극(28)과 중첩되면서 소오스 전극(28O)과 드레인 전극(30) 사이에 채널을 형성하는 활성층(미도시)을 더 구비한다.
상기 투명 전극(34)은 상기 게이트 배선(22) 및 데이터 배선(24)의 교차부에 마련된 화소영역에 형성되며, 보호막(미도시)을 관통하는 제1 콘택홀(33)을 통해 박막 트랜지스터(T1)의 소오스 전극(32)의 연장부와 연결되고, 보호막을 관통하는 제 2콘택홀(41)을 통해 공통 배선(36)과 연결된다. 특히, 상기 투명 전극(34)은 소오스 전극(32)과 연결되고 인접한 게이트 배선(22)과 나란하게 형성된 제1 수평부(34A)와, 후술될 공통 배선(36)과 중첩되게 형성된 제2 수평부(34C)와, 제1 및 제2 수평부(34A, 34C) 사이에 나란하게 형성된 핑거부(34B)를 구비한다. 여기서, 상기 투명 전극(34)은 화소 전극에 해당된다.
이외에도, 상기 교차부에 마련된 화소영역에 상기 투명 전극(34)과 더불어 수평 전계를 형성하도록 형성된 공통 전극(38)과, 공통 전극(38)과 접속된 공통 배선(36)을 더 구비한다. 상기 공통 배선(36)은 액정 구동을 위한 기준 전압을 공급 하는 것으로서, 화소 영역을 사이에 두고 게이트 배선(22)과 나란하게 형성된다. 이때, 상기 공통 배선(36) 및 공통전극(38)은 상기 게이트 배선(22), 게이트 전극(28)과 동일 금속막으로 패터닝된다. 상기 금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다.
상기 구성을 가진 본 발명의 제 1실시예에 따른 액정표시소자를 제조하는 방법에 대해 간략하게 설명한다.
도 3 및 도 4에 도시된 바와 같이, 투명한 절연 기판(1) 상에 제 1금속막을 형성하고 나서, 상기 제 1금속막을 패터닝하여 게이트 배선(22) 및 상기 게이트 배선(22)과 평행하게 배열되도록 공통 배선(36)을 형성한다. 이때, 상기 게이트 배선(22)은 상기 게이트 배선(22)으로부터 연장된 게이트 전극(28)을 포함한다. 여기서, 상기 게이트 전극(28)은 개구부(28O)를 갖되, 상기 개구부는 이후의 공정에서 형성될 도전 패턴(32P)과 인접한 소오스 전극(32)의 일부위와 대응된 부위를 노출하도록 패터닝된다. 또한, 상기 공통 배선(36)은 공통 배선(36)으로부터 연장된 복수개의 공통 전극(38)을 포함한다. 한편, 상기 제 1금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다.
이어, 상기 공통 배선(36)을 가진 기판 상에 게이트 절연막(26)을 형성한다. 이때, 상기 게이트 절연막(26)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
그 다음, 상기 게이트 절연막(26) 상에 제 2금속막을 형성한다. 그 후, 상기 제 2금속막을 패터닝하여 데이터 배선(24) 및 도전 패턴(32P)을 형성한다. 이때, 상기 데이터 배선(24)은 상기 게이트 전극(28) 상부에 오버랩되며, 드레인 전극(30) 및 상기 드레인 전극(30)과 일정 간격으로 이격 배치된 소오스 전극(32)을 구비한다. 여기서, 상기 드레인 전극(30)은 "⊂"자형으로 패터닝된다. 또한, 상기 도전 패턴(32P)은 상기 게이트 전극(28) 상부에 오버랩되고 상기 소오스 전극(32)과 동일 레벨 선 상에 배치되도록 패터닝된다. 그 결과, 상기 도전 패턴(32P), 상기 도전 패턴(32P) 하부의 게이트 절연막(26) 및 게이트 전극(28)으로 이루어진 스토리지 캐패시터(B)가 마련된다. 한편, 상기 제 2금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다.
이어, 상기 스토리지 캐패시터(B)를 가진 기판 상에 보호막(미도시)을 형성한다. 이때, 상기 보호막은 게이트 절연막(26)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 그 다음, 상기 보호막을 패터닝하여 상기 소오스 전극(32)의 연장부를 노출하는 제 1콘택홀(33) 및 공통 배선(36)의 일부위를 노출하는 제 2콘택홀(41)을 각각 형성한다.
이 후, 상기 제 1및 제 2콘택홀(33)(41)을 가진 기판 상에 투명 도전막을 형성한다. 이때, 상기 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
이어, 상기 투명 도전막을 패터닝하여 상기 제 1콘택홀(33)을 통해 소오스 전극(32)의 연장부와 연결되고 상기 제 2콘택홀(41)을 통해 상기 공통 배선(36)과 연결되는 복수개의 투명 전극(34)을 형성한다. 구체적으로, 상기 투명 전극(34)은 소오스 전극(32)과 연결되고 인접한 게이트 배선(22)과 나란하게 형성된 제1 수평부(34A)와, 공통 배선(36)과 중첩되게 형성된 제2 수평부(34C)와, 제1 및 제2 수평부(34A, 34C) 사이에 나란하게 형성된 핑거부(34B)를 구비하도록 패터닝된다.
상술한 바와 같이, 본 발명의 제 1실시예에서는 각 화소 내에 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터가 마련된다. 여기서, 상기 스토리지 캐패시터는 상기 소오스 전극과 일체형으로 연결되는 상부 전극 역할을 하는 도전 패턴, 상기 도전 패턴 하부의 형성되어 유전체층 역할을 하는 게이트 절연막 및 하부 전극 역할을 하는 게이트 전극으로 구성된다.
따라서, 상기와 같은 구성을 가진 본 발명의 제 1실시예에 따른 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일하게 되는 효과를 얻을 수 있다.
한편, 본 발명의 제 1실시예에서는 상기 도전 패턴의 길이를 적절히 조절함으로써, 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다.
이와 같이, 본 발명의 제 1실시예에서는 개구부를 가진 게이트전극 구조에 소오스전극과 일체형의 도전 패턴을 구비한 스토리지 캐패시터를 적용한 것을 보였다. 이외에도, 하기에서 언급되는 본 발명의 제 2실시예에서는 상기 소오 스 전극과 일체형된 도전 패턴을 구비한 스토리지 캐패시터를 일반적인 사각 형태의 게이트 전극 구조에 적용 가능하였다. 이 경우, 마찬가지로 상기 도전 패턴의 길이를 조절하여 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다.
도 5는 본 발명의 제 2실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이다. 또한, 도 6는 도 5의 Ⅱ-Ⅱ`선을 따라 절단한 공정 단면도이다. 이하, 도 5 및 도 6를 참고로 하여 본 발명의 제 2실시예에 따른 액정표시장치 및 그 제조방법에 대해 알아본다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 제 2실시예에 따른 액정표시장치는 절연기판(1`), 게이트 배선(42), 데이터 배선(44), 박막 트랜지스터(T2), 도전 패턴(52P)을 포함한 스토리지 캐패시터(D), 투명 전극(54) 및 공통 배선(56)을 포함하여 구성된다.
상기 게이트 배선(42) 및 데이터 배선(44)은 절연기판(1`) 상에 게이트 절연막(46)을 사이에 두고 교차하며, 상기 교차된 부위는 화소 영역에 해당된다.
상기 박막 트랜지스터(T2)는 상기 교차부에 배치되며, 게이트 전극(48)과, 드레인 전극(50) 및 소오스 전극(52)을 구비한다. 여기서, 상기 게이트 전극(48)은 상기 게이트 배선(42)으로부터 연장된 형태를 가지며, 사각 형태로 패터닝된다. 또한, 상기 드레인 전극(50)은 상기 데이터 배선(44)에 연장되어 "∪"자 형상으로 형성되며, 상기 게이트 전극(48) 상부에 오버랩된 형태를 가진다. 그리고, 상기 소오스 전극(52)은 상기 "∪"자 형상의 드레인 전극(50)과 일정 간격으로 이격되도록 배치되며, 상기 게이트전극(48) 상부에 오버랩 구조를 가진다. 또한, 상기 소오스 전극(52)은 상기 소오스 전극(52)의 연장된 일부위인 연장부를 갖도록 배치된다.
더하여, 상기 박막 트랜지스터(T2)는 게이트 절연막(46)을 사이에 두고 게이트 전극(48)과 중첩되면서 소오스 전극(52)과 드레인 전극(50) 사이에 채널을 형성하는 활성층(미도시)을 더 구비한다.
상기 도전 패턴(52P)은 상기 소오스 전극(52)과 일체형 구조를 가지되, 상기 소오스 전극(52)과 일정 간격을 두고 평행하게 배치된다. 여기서, 상기 도전 패턴(52P), 상기 도전 패턴(52P) 하부의 게이트 절연막(46) 및 게이트 전극(48)은 스토리지 캐패시터(D)를 이루며, 상기 스토리지 캐패시터(D)는 상기 게이트 전극(48)과 상기 소오스 전극(52) 간의 기생 캐패시턴스를 보상하는 역할을 한다. 즉, 상기 스토리지 캐패시터(D)에는 상기 도전 패턴(52P)을 통해 상기 게이트 전극(48)으로 인가된 전압과 상기 소오스 전극(52)에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 스토리지 캐패시턴스는 게이트 전극(48)과 드레인 전극(50) 간의 겹침면적(C)에 따른 기생 캐패시턴스를 보상하여 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지하도록 해 준다.
상기 투명 전극(54)은 상기 게이트 배선(42) 및 데이터 배선(44)의 교차부에 마련된 화소영역에 형성되며, 보호막(미도시)을 관통하는 제1 콘택홀(53)을 통해 박막 트랜지스터(T2)의 소오스 전극(52)의 연장부와 연결되고, 보호막을 관통하는 제 2컨택홀(61)을 통해 공통 배선(56)과 연결된다. 특히, 상기 투명 전극(54)은 소오스 전극(52)과 연결되고 인접한 게이트 배선(42)과 나란하게 형성된 제1 수평 부(54A)와, 후술될 공통 배선(56)과 중첩되게 형성된 제2 수평부(54C)와, 제1 및 제2 수평부(54A, 54C) 사이에 나란하게 형성된 핑거부(54B)를 구비한다. 여기서, 상기 투명 전극(54)은 화소 전극에 해당된다.
또한, 상기 보호막은 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이외에도, 상기 교차부에 마련된 화소영역에 상기 투명 전극(54)과 더불어 수평 전계를 형성하도록 복수개 형성된 공통 전극(58)과, 공통 전극(58)과 접속된 공통 배선(56)을 더 구비한다. 이때, 상기 공통 배선(56)은 액정 구동을 위한 기준 전압을 공급하는 것으로서, 화소 영역을 사이에 두고 게이트 배선(42)과 나란하게 형성된다. 또한, 상기 공통 배선(56) 및 공통 전극(58)은 상기 게이트 배선(42), 게이트 전극(48)과 동일 금속막으로 패터닝된다. 상기 금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다.
상기 구성을 가진 본 발명의 제 2실시예에 따른 액정표시소자를 제조하는 방법에 대해 간략하게 설명한다.
도 5 및 도 6에 도시된 바와 같이, 투명한 절연 기판(1`) 상에 제 1금속막을 형성하고 나서, 상기 제 1금속막을 패터닝하여 게이트 배선(42) 및 상기 게이트 배선(42)과 평행하게 배열되도록 공통 배선(56)을 형성한다. 이때, 상기 게이트 배선(42)은 상기 게이트 배선(42)으로부터 연장된 게이트 전극(48)을 포함한다. 여기 서, 상기 게이트 전극(48)은 사각 형태로 패터닝한다. 또한, 상기 공통 배선(56)은 공통 배선(56)으로부터 연장된 복수개의 공통 전극(58)을 포함한다. 한편, 상기 제 1금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다.
이어, 상기 공통 배선(56)을 가진 기판 상에 게이트 절연막(46)을 형성한다. 이때, 상기 게이트 절연막(46)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
그 다음, 상기 게이트 절연막(46) 상에 제 2금속막을 형성한다. 이때, 상기 제 2금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다. 그 후, 상기 제 2금속막을 패터닝하여 데이터 배선(44) 및 도전 패턴(52P)을 형성한다. 이때, 상기 데이터 배선(44)은 상기 게이트 전극(48) 상부에 오버랩되는 드레인 전극(50) 및 소오스 전극(52)을 구비한다. 여기서, 상기 드레인 전극(50)은 "∪"자형으로 패터닝한다. 그리고, 상기 소오스 전극(52)은 상기 드레인 전극(50)과 일정 간격으로 이격 배치되며, 일부위가 연장된 연장부를 구비한다. 또한, 상기 도전 패턴(52P)은 상기 게이트 전극(48) 상부에 오버랩되고 상기 소오스 전극(52)과 일정 간격을 두고 평행하게 패터닝한다. 그 결과, 상기 도전 패턴(52P), 상기 도전 패턴(52P) 하부의 게이트 절연막(46) 및 게이트 전극(48)으로 이루어진 스토리지 캐패시터(D)가 마련된다.
한편, 상기 도전 패턴(52P)의 길이를 적절히 조절함으로써, 게이트 전극(48)과 소오스 전극(52) 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전 압값(△Vp)값을 균일하게 유지할 수도 있다.
이어, 상기 스토리지 캐패시터(D)를 가진 기판 상에 보호막(미도시)을 형성한다. 이때, 상기 보호막은 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 그 다음, 상기 보호막을 패터닝하여 상기 소오스 전극(52)의 연장부를 노출하는 제 1콘택홀(53) 및 공통 배선(56)의 일부위를 노출하는 제 2콘택홀(61)을 각각 형성한다.
이 후, 상기 제 1및 제 2콘택홀(53)(61)을 가진 기판 상에 투명 도전막을 형성한다. 이때, 상기 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
그 다음, 상기 투명 도전막을 패터닝하여 상기 제 1콘택홀(53)을 통해 소오스 전극(52)의 연장부와 연결되고 상기 제 2콘택홀(61)을 통해 상기 공통 배선(56)과 연결되는 투명 전극(54)을 형성한다. 구체적으로, 상기 투명 전극(54)은 소오스 전극(52)과 연결되고 인접한 게이트 배선(42)과 나란하게 형성된 제1 수평부(54A)와, 공통 배선(56)과 중첩되게 형성된 제2 수평부(54C)와, 제1 및 제2 수평부(54A, 54C) 사이에 나란하게 형성된 핑거부(54B)를 구비하도록 패터닝된다.
상술한 바와 같이, 본 발명의 제 2실시예에서는 각 화소 내에 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터가 마련된다. 여기서, 상기 스토리지 캐패시터는 상기 소오스 전극과 일체형으로 연결되면서 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되는 상부 전극 역할을 하는 도전 패턴, 상기 도전 패턴 하부의 형성되어 유전체층 역할을 하는 게이트 절연막 및 사각 형태의 하부 전극 역할을 하는 게이트 전극으로 구성된다.
따라서, 상기와 같은 구성을 가진 본 발명의 제 1실시예에 따른 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일하게 되는 효과를 얻을 수 있다.
한편, 본 발명의 제 2실시예에서는 상기 도전 패턴의 길이를 적절히 조절함으로써, 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다.
본 발명에 따르면, 소오스전극과 연결되며 상기 게이트전극과 상기 드레인전극 간의 기생용량을 보상하기 위한 도전 패턴을 포함한 스토리지 캐패시터를 제공한다. 따라서, 상기 스토리지 캐패시터를 통해 상기 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 보상함으로써, 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지시켜 준다. 이로써, 본 발명은 플리커, 잔상, 화면 밝기의 불균일 등의 문제점이 해결되어 표시소자의 화상품질이 향상된 이점이 있다.

Claims (35)

  1. 절연기판과,
    상기 기판 상에 서로 교차하여 화소영역을 정의하는 게이트배선 및 데이터배선과,
    상기 게이트배선 및 데이터배선 사이에 배치된 게이트 절연막과,
    상기 게이트배선으로부터 연장되도록 형성된 게이트전극과,
    상기 데이터배선으로부터 연장되도록 형성되며, 상기 게이트전극 상부에 오버랩되는 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과,
    상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결되는 도전패턴과,
    상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트전극과 상기 소오스전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터와,
    상기 화소영역 상에 형성되며, 상기 소오스전극과 연결되는 투명전극을 포함한 액정표시장치.
  2. 제 1항에 있어서, 상기 도전 패턴은 적어도 하나 이상 배치된 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서, 상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝된 것을 특징으로 하는 액정표시장치.
  4. 제 3항에 있어서, 상기 도전 패턴은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용하는 것을 특징으로 하는 액정표시장치.
  5. 제 1항에 있어서, 상기 게이트 배선과 평행하게 배열된 공통배선을 더 포함하는 액정표시장치.
  6. 제 5항에 있어서, 상기 소오스전극은 일부위가 연장된 연장부를 갖되, 상기 연장부는 상기 공통 배선과 연결되는 것을 특징으로 하는 액정표시장치.
  7. 제 6항에 있어서, 상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된 것을 특징으로 하는 액정표시장치.
  8. 제 7항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 액정표시장치.
  9. 제 8항에 있어서, 상기 도전 패턴은 상기 소오스전극와 동일 레벨 선상에 배 치된 것을 특징으로 하는 액정표시장치.
  10. 제 1항에 있어서, 상기 게이트전극은 사각 형태로 패터닝된 것을 특징으로 하는 액정표시장치.
  11. 제 10항에 있어서, 상기 드레인 전극은 "U"자형으로 패터닝된 것을 특징으로 하는 액정표시장치.
  12. 제 11항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된 것을 특징으로 하는 액정표시장치.
  13. 제 1항에 있어서, 상기 스토리지 캐패시터에는 상기 게이트배선을 통해 상기 게이트전극으로 인가된 전압과 상기 데이터 배선을 통해 상기 소오스전극에 인가된 전압에 의해 전하가 축적된 것을 특징으로 하는 액정표시장치.
  14. 절연기판과,
    상기 기판 상에 형성된 게이트전극과,
    상기 게이트 전극을 가진 기판 상에 형성된 게이트 절연막과,
    상기 게이트전극 상부에 오버랩되도록 형성된 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과,
    상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결된 도전 패턴과,
    상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트 전극과 상기 소오스 전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터를 포함한 박막 트랜지스터.
  15. 제 14항에 있어서, 상기 도전 패턴은 적어도 하나 이상 배치된 것을 특징으로 하는 박막 트랜지스터.
  16. 제 14항에 있어서, 상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.
  17. 제 14항에 있어서, 상기 도전 패턴은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터.
  18. 제 14항에 있어서, 상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된 것을 특징으로 하는 박막 트랜지스터.
  19. 제 18항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.
  20. 제 19항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치된 것을 특징으로 하는 박막 트랜지스터.
  21. 제 14항에 있어서, 상기 게이트 전극은 사각 형태로 패터닝된 것을 특징으로 하는 박막 트랜지스터.
  22. 제 21항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.
  23. 제 22항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된 것을 특징으로 하는 박막 트랜지스터.
  24. 제 14항에 있어서, 상기 스토리지 캐패시터에는 상기 게이트배선을 통해 상기 게이트전극으로 인가된 전압과 상기 데이터 배선을 통해 상기 소오스전극에 인가된 전압에 의해 전하가 축적된 것을 특징으로 하는 박막 트랜지스터.
  25. 게이트전극을 가진 게이트 배선이 구비된 절연 기판을 제공하는 단계와,
    상기 기판 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트전극과 오버랩되도록 상기 게이트 절연막 상에 드레인전극 및 상기 드레인전극과 이격배치된 소오스전극을 구비한 데이터 배선 및 상기 소오스전극과 연결되는 도전 패턴을 각각 형성하며, 이와 동시에 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어진 스토리지 캐패시터가 형성되는 단계와,
    상기 스토리지 캐패시터를 가진 기판 상에 상기 소오스전극과 연결되는 투명전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  26. 제 25항에 있어서, 상기 드레인전극 및 소오스 전극을 구비한 데이터 배선 및 도전 패턴 형성은,
    상기 게이트 절연막 상에 금속막을 형성하는 단계와,
    상기 금속막을 패터닝하는 단계를 더 포함하는 액정표시장치의 제조방법.
  27. 제 26항에 있어서, 상기 금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나인 것을 특징으로 하는 액정표시장치의 제조방법.
  28. 제 25항에 있어서, 상기 게이트 배선과 평행하게 배열된 공통배선을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
  29. 제 28항에 있어서, 상기 소오스 전극은 일부위가 연장된 연장부를 갖도록 패터닝하며, 상기 연장부는 상기 공통 배선과 연결되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  30. 제 25항에 있어서, 상기 게이트전극은 상기 도전 패턴과 연결되는 상기 소오스전극의 일부위를 노출하는 개구부를 갖도록 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
  31. 제 30항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
  32. 제 31항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  33. 제 25항에 있어서, 상기 게이트 전극은 사각 형태로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
  34. 제 33항에 있어서, 상기 드레인전극은 "U"자형으로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
  35. 제 34항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되도록 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
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