KR20080086273A - Liquid crystal display device having thin film transistor and method of fabricating thereof - Google Patents

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Abstract

An LCD(Liquid Crystal Display) and a method for manufacturing the same are provided to compensate for a parasitic capacitance caused by overlapping a gate electrode and a source electrode each other, thereby uniformizing the distribution of off-set voltage levels of thin film transistors throughout the entire region of a panel. A gate line(22) and a data line(24) cross each other to define a pixel region above a substrate. A gate-insulating layer is disposed between the gate line and the data line. A gate electrode(28) is extended from the gate line. A drain electrode(30) is extended from the data line while the drain electrode overlaps the gate electrode. A source electrode(32) is distanced from the drain electrode at a uniform interval. A conductive pattern(32P) is connected to the source electrode while the conductive pattern overlaps the gate electrode. A storage capacitor(B) is composed of the conductive pattern, the gate-insulating layer, and a gate electrode to compensate for a parasitic capacitance between the gate electrode and the source electrode. A transparent electrode(34) is formed in the pixel region, wherein the pixel electrode is connected to the source electrode.

Description

박막 트랜지스터를 갖는 액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE HAVING THIN FILM TRANSISTOR AND METHOD OF FABRICATING THEREOF}Liquid crystal display device having thin film transistor and manufacturing method therefor {LIQUID CRYSTAL DISPLAY DEVICE HAVING THIN FILM TRANSISTOR AND METHOD OF FABRICATING THEREOF}

도 1은 종래 기술에 의한 횡전계방식 액정표시장치의 단위 화소 평면도.1 is a plan view of a unit pixel of a transverse electric field type liquid crystal display device according to the related art.

도 2는 도 1의 T 부분을 확대한 평면도.2 is an enlarged plan view of a portion T of FIG. 1;

도 3은 본 발명의 제 1실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도.3 is a plan view schematically showing a liquid crystal display device according to a first embodiment of the present invention;

도 4는 도 3의 Ι-Ι`선을 따라 절단한 공정 단면도.4 is a cross-sectional view taken along the line Ι-Ι ′ of FIG. 3.

도 5는 본 발명의 제 2실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도.5 is a plan view schematically showing a liquid crystal display device according to a second embodiment of the present invention;

도 6는 도 5의 Ⅱ-Ⅱ`선을 따라 절단한 공정 단면도.6 is a cross-sectional view taken along the line II-II ′ of FIG. 5.

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 상세하게는 패널 위치별 오프셋 전압값(△Vp)값을 일정하게 유지되도록 설계된 박막트랜지스터를 가진 액정표시장치 및 그 제조방법에 관한 것이다. The present invention relates to a liquid crystal display device and a method for manufacturing the same, and more particularly, to a liquid crystal display device having a thin film transistor designed to maintain a constant offset voltage (ΔVp) value for each panel position and a method of manufacturing the same.

최근 정보화 시대를 맞이하여 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었고, 이에 해상도, 컬러표시, 화질 등에서 특히 우수한 액정표시장치(liquid crystal display)가 개발되어, 노트북(potable computer)이나 데스크탑(desktop) 모니터(monitor) 등에 활발하게 적용되고 있다. Recently, the necessity of a flat panel display having excellent characteristics such as thinning, light weight, and low power consumption has emerged in the information age, and thus a liquid crystal display (liquid crystal display), which is particularly excellent in resolution, color display, and image quality, has emerged. Has been developed and is actively applied to laptop computers, desktop monitors, and the like.

액정표시장치란 각각 일면에 화소전극을 가지는 하부 어레이기판(lower substrate)과 컬러필터를 상부 컬러필터 기판(upper colorfilter substrate)을 구비하여, 이들 전극을 서로 마주보도록 배열한 상태에서 그 사이에 액정을 충진하여 구성한다. A liquid crystal display device includes a lower array substrate having a pixel electrode on one surface and an upper color filter substrate having an upper color filter substrate, and the liquid crystal is interposed therebetween with the electrodes arranged to face each other. Configure by filling.

상기 충진된 액정은 광학적 이방성과 분극성질을 가지고 있어서, 서로 대향되는 두 전극에 전압을 인가하게 되면 발생된 전기장의 변화에 의해 구동하게 된다. 즉, 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 이에 따라 달라지는 빛의 투과율을 통해 화상을 표현하는 장치이다.The filled liquid crystal has optical anisotropy and polarization, and is driven by a change in electric field generated when a voltage is applied to two electrodes facing each other. That is, since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal. Accordingly, the device expresses an image through a light transmittance that varies accordingly.

따라서 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다. Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

상기 액정표시장치는 액정의 성질과 패턴의 구조에 따라서 여러 가지 다양한 모드가 있다. 구체적으로, 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 한 화소를 여러 도메인으로 나눠 각각의 도메인의 주시야각 방향을 달리하여 광시야각을 구현하는 멀티도메인 모드(Multi-Domain Mode)와, 보상필름을 기판 외주면에 부착하여 빛의 진행방향에 따른 빛의 위상변화를 보상하는 OCB 모드(Optically Compensated Birefringence Mode)와, 한 기판 상에 두개의 전극을 형성하여 액정의 방향자가 배향막의 나란한 평면에서 꼬이게 하는 횡전계방식(In-Plane Switching Mode)과, 네가티브형 액정과 수직배향막을 이용하여 액정 분자의 장축이 배향막 평면에 수직 배열되도록 하는 VA 모드(Vertical Alignment) 등 다양하다. The LCD has a variety of modes depending on the nature of the liquid crystal and the structure of the pattern. Specifically, the TN mode (Twisted Nematic Mode) for arranging the liquid crystal directors to be twisted by 90 ° and then applying a voltage to the liquid crystal directors, and dividing one pixel into several domains to change the viewing angle of each domain to change the wide viewing angle. Multi-domain mode to implement, OCB mode (Optically Compensated Birefringence Mode) to compensate the phase change of light according to the direction of light by attaching the compensation film to the outer peripheral surface of the substrate, and two on one substrate In-Plane Switching Mode, which forms an electrode so that the directors of the liquid crystal are twisted in parallel planes of the alignment layer, and VA mode, in which the long axis of the liquid crystal molecules is vertically aligned with the alignment layer plane by using a negative liquid crystal and a vertical alignment layer. (Vertical Alignment), etc.

이중에서, 상기 횡전계방식 액정표시장치는 통상, 서로 대향 배치되어 그 사이에 액정층을 구비한 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판으로 구성된다. 구체적으로는, 상기 컬러필터 어레이 기판에는 빛샘을 방지하기 위한 블랙 매트릭스와, 상기 블랙 매트릭스 상에 색상을 구현하기 위한 R,G,B의 컬러필터층이 형성된다. 또한, 상기 박막트랜지스터 어레이 기판에는 단위 화소를 정의하는 게이트 배선 및 데이터 배선과, 상기 게이트 배선 및 데이터 배선의 교차 지점에 형성된 스위칭 소자인 박막 트랜지스터와, 서로 엇갈리게 교차되어 횡전계를 발생시키는 공통 전극 및 화소 전극이 형성된다. Among them, the transverse electric field type liquid crystal display device is generally composed of a color filter array substrate and a thin film transistor array substrate disposed opposite to each other and having a liquid crystal layer therebetween. Specifically, the color filter array substrate is formed with a black matrix for preventing light leakage, and a color filter layer of R, G, and B for implementing colors on the black matrix. The thin film transistor array substrate may further include a gate wiring and a data wiring defining a unit pixel, a thin film transistor, which is a switching element formed at an intersection point of the gate wiring and the data wiring, a common electrode alternately crossing each other to generate a transverse electric field; Pixel electrodes are formed.

이하, 도면을 참조하여 종래 기술의 횡전계방식 액정표시장치를 설명하면 다음과 같다.Hereinafter, a transverse electric field type liquid crystal display device according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 의한 횡전계방식 액정표시장치의 단위 화소 평면도이다. 또한, 도 2는 도 1의 박막 트랜지스터(T)를 확대한 평면도이다. 1 is a plan view of a unit pixel of a transverse electric field type liquid crystal display device according to the related art. 2 is an enlarged plan view of the thin film transistor T of FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 횡전계방식 액정표시장치의 박막트랜지스터 어레이 기판은 일렬로 배치된 복수 개의 게이트 배선(2)과, 상기 게이트 배 선(2)에 수직 교차하여 화소영역을 정의하는 복수개의 데이터 배선(4)을 포함한다. 1 and 2, a thin film transistor array substrate of a transverse electric field type liquid crystal display device includes a plurality of gate lines 2 arranged in a line and a pixel area perpendicular to the gate lines 2. A plurality of data wires 4 are defined.

또한, 횡전계방식 액정표시소자의 박막트랜지스터 어레이 기판은 상기 단위 화소에 스위칭 역할을 하는 박막트랜지스터(Thin Film Transistor)(T)와, 상기 게이트 배선(2)에 평행하는 복수 개의 공통 전극(18)을 구비한 공통 배선(16) 및 상기 공통전극(18) 사이에 교번되도록 형성되며 상기 공통 전극(18)에 평행하게 배치된 투명 전극(14)을 더 포함한다. In addition, a thin film transistor array substrate of a transverse electric field type liquid crystal display device includes a thin film transistor T serving as a switching function of the unit pixel, and a plurality of common electrodes 18 parallel to the gate line 2. It further includes a transparent electrode 14 formed to be alternated between the common wiring 16 having the common electrode and the common electrode 18 and disposed in parallel to the common electrode 18.

상기 박막 트랜지스터(T)는 게이트 전극(8)과, 드레인전극(10) 및 소오스 전극(12)으로 구성된다. 여기서, 상기 데이터전극(10)은 데이터 배선(4)과 연결되며, 상기 게이트 전극(8)은 상기 데이터 배선(4)과 교차하여 화소영역을 정의하는 게이트 배선(2)과 연결되도록 구성된다. The thin film transistor T includes a gate electrode 8, a drain electrode 10, and a source electrode 12. The data electrode 10 is connected to the data line 4, and the gate electrode 8 is connected to the gate line 2 crossing the data line 4 to define a pixel area.

상세하게는, 상기 드레인전극(10)은 상기 데이터 배선(4)에서 돌출 형성되어 있으며, 상기 드레인 전극(10)은 소오스 전극(12)과 소정 간격 이격되어 형성된다. 또한, 상기 소오스 전극(12)은 보호막(미도시)에 형성된 제 1 콘택홀(first contact hole)(13)을 통해 투명 전극(14)과 연결되어 있다. 이때, 상기 투명 전극(14)은 화소 전극일 수 있다. In detail, the drain electrode 10 protrudes from the data line 4, and the drain electrode 10 is formed to be spaced apart from the source electrode 12 by a predetermined interval. In addition, the source electrode 12 is connected to the transparent electrode 14 through a first contact hole 13 formed in a protective film (not shown). In this case, the transparent electrode 14 may be a pixel electrode.

더욱 상세하게는, 상기 돌출 형태의 드레인전극(10)은 "⊂"자 형상으로 패터닝되며, 상기 게이트 전극(8) 상부에 오버랩되도록 위치한다. 또한, 상기 소오스 전극(12)은 상기 "ㄷ자" 형상의 상기 드레인 전극(10)의 만입부 안쪽에 상기 드레인 전극(10)과 소정간격 이격하여 위치한다. More specifically, the protruding drain electrode 10 is patterned in a “⊂” shape and positioned to overlap the upper portion of the gate electrode 8. In addition, the source electrode 12 is positioned at a predetermined distance from the drain electrode 10 inside the indentation portion of the drain electrode 10 having a “C” shape.

또한, 상기 공통 전극(18)은 제 2 콘택홀(21)에 의해 공통 배선(16)과 접속 하여 외부 구동회로로부터 Vcom 신호를 전달받는다.In addition, the common electrode 18 is connected to the common wire 16 by the second contact hole 21 to receive a Vcom signal from an external driving circuit.

일반적으로, 상기 박막 트랜지스터(T)의 소오스 전극(12)은 상기 게이트 전극(8)과 오버랩되도록 형성되며, 도 2에 도시된 바와 같이, 이들 소오스 전극(12)과 게이트 전극(8) 사이의 겹침 면적(D)에 의해 발생하는 기생 캐패시턴스(parasitic capacitance)인 Cgs이 형성된다. In general, the source electrode 12 of the thin film transistor T is formed to overlap the gate electrode 8, and as shown in FIG. 2, between the source electrode 12 and the gate electrode 8. Cgs, which are parasitic capacitances generated by the overlap area D, are formed.

상기 Cgs값은 이하 식 (1)에 의해 계산될 수 있다. The Cgs value can be calculated by the following equation (1).

Figure 112007022867130-PAT00001
-------- (1)
Figure 112007022867130-PAT00001
-------- (One)

이때, 상기 Ags는 상기 게이트 전극(8)과 소오스 전극(12)이 겹치는 면적(D)을 나타내며, 상기 dgs는 상기 게이트 전극(8)과 소오스 전극(12) 간의 거리를 의미한다. 따라서, 상기 게이트 전극(8)과 소오스 전극(12)의 겹치는 면적이 작을수록 바람직한 구성임을 알 수 있다.In this case, Ags represents an area D where the gate electrode 8 and the source electrode 12 overlap, and dgs means a distance between the gate electrode 8 and the source electrode 12. Therefore, it can be seen that the smaller the overlapping area of the gate electrode 8 and the source electrode 12, the better the configuration.

또한, 상기 Cgs는 교류로 구동하는 어레이 기판에서 액정을 열화시키고, 잔상을 유발하는 주된 원인인 직류성분의 오프셋 전압(ΔVP)과 밀접한 관련을 가진다. In addition, the Cgs is closely related to the offset voltage (ΔVP) of the DC component, which is a main cause of deterioration of liquid crystals and afterimages in an array substrate driven by alternating current.

상기 Cgs와 ΔVP와 관계는 이하 식 (2)에 의해 알 수 있다. The relationship between Cgs and ΔVP can be seen by the following equation (2).

Figure 112007022867130-PAT00002
------- (2)
Figure 112007022867130-PAT00002
------- (2)

전술한 (2) 식에서, 상기 VGH는 게이트 배선(2)에 걸리는 신호전압의 최고치이며, 전압 VGL은 게이트 배선(2)에 걸리는 전압의 최저치이고, 전압 Vg는 게이트 전극(8)에 걸리는 전압이고, 상기 CLC+CST+Cgs는 전체 용량으로서 CT로 나타낼 수 있다. 이때, 상기 Cgs는 게이트 전극(6)과 드레인 전극(12) 간의 기생 캐패시턴스이며, 상기 CST는 스토리지 캐패시터 보조 캐패시턴스이고, 상기 CLC는 액정 용량을 나타낸다. In the above formula (2), the V GH is the highest value of the signal voltage applied to the gate wiring 2, the voltage V GL is the lowest value of the voltage applied to the gate wiring 2, and the voltage Vg is applied to the gate electrode 8. Voltage, and C LC + C ST + C gs can be expressed as CT as the total capacitance. In this case, the Cgs is the parasitic capacitance between the gate electrode 6 and the drain electrode 12, the CST is the storage capacitor auxiliary capacitance, the C LC represents the liquid crystal capacitance.

상기 식 (2)에 의해 상기 오프셋 전압값(ΔVP)은 상기 게이트 전극(8)과 소오스 전극(12) 사이에 발생하는 Cgs값에 비례한다는 결론을 얻을 수 있다. 따라서, 상기 Cgs값은 작을수록 어레이 기판의 동작특성이 바람직하다.According to Equation (2), it can be concluded that the offset voltage value ΔVP is proportional to the Cgs value generated between the gate electrode 8 and the source electrode 12. Therefore, the smaller the Cgs value, the more preferable the operation characteristics of the array substrate.

한편, 박막 트랜지스터(T)의 구성 상 상기 Cgs값은 항상 존재하게 되며, 일반적으로 상기 Cgs값이 일정하다는 가정 아래 공통전압을 이용하여 상기 ΔVP값을 보정하게 된다. On the other hand, in the configuration of the thin film transistor T, the Cgs value is always present, and in general, the ΔVP value is corrected using a common voltage under the assumption that the Cgs value is constant.

그러나 상기 식 (2)에서 CLC와 CST 값은 그 변동폭이 적으며 어느 일정한 값을 갖는 반면, 게이트 전극(8)과 소오스 전극(12) 간의 겹침면적(D)에 의해 결정되는 Cgs 값은 소오스 전극(12)이 패터닝될 때 좌우(左右) 오정렬 (misalignment) 또는 좌우(左右)변동(shift)에 의해 큰 변동폭을 가지는 것이 현실이다. 즉, 포토 공정의 공정 오차에 의해 스위칭소자의 게이트 전극(8)과 소오스 전극(12)이 겹치는 면적(D)이 설계치보다도 커질 수 있는데, 이로 인해 Cgs값이 커져 균일한 ΔVP값을 얻을 수 없게 된다. 이와 같이, 상기 Cgs값의 변동으로 인해 ΔVP값이 달라질 수 있다. However, in Equation (2), the CLC and CST values have a small fluctuation range and have a certain value, whereas the Cgs value determined by the overlap area D between the gate electrode 8 and the source electrode 12 is a source electrode. When (12) is patterned, the reality is that it has a large fluctuation range due to left and right misalignment or shift. That is, due to the process error of the photo process, the area D where the gate electrode 8 and the source electrode 12 of the switching device overlap may be larger than the designed value. As a result, the Cgs value becomes large and a uniform ΔVP value cannot be obtained. do. As such, the ΔVP value may vary due to the variation of the Cgs value.

따라서, 패널(panel) 위치별 ΔVP값의 분포가 균일하지 못하고 그 차이가 클 경우, VLC(액정에서의 전압)역시 위치별로 차이가 나게 되므로 광 투과량의 위치별 불균형을 초래한다. 이는 최적 설계를 어렵게 하여 국부적 플리커(flicker) 악화 등과 같은 화질 저하를 야기하게 된다. 결과적으로, 제대로 된 보정을 할 수 없으므로 화면에 잔상 또는 화소간의 불균일이 발생하는 문제점이 있다. Therefore, if the distribution of the ΔVP value for each panel position is not uniform and the difference is large, the VLC (voltage in the liquid crystal) also varies according to the position, resulting in a positional unbalance of the light transmission amount. This makes it difficult to optimize the design, causing deterioration of image quality such as local flicker deterioration. As a result, there is a problem that afterimage correction or non-uniformity between pixels occurs on the screen because proper correction cannot be performed.

그러므로, 패널 위치별 ΔVP값의 분포를 일정하게 하는 기술이 요구된다.Therefore, there is a need for a technique of making the distribution of the? VP value constant for each panel position constant.

상기 문제점을 해결하기 위해, 본 발명의 목적은 상기 게이트 전극과 소오스 전극 간의 겹침 면적에 의해 결정되는 Cgs 값을 보상함으로써, 패널 위치별 ΔVP값의 분포가 균일한 박막 트랜지스터를 가진 액정표시장치 및 그 제조방법을 제공하려는 것이다. In order to solve the above problems, an object of the present invention is to compensate for the Cgs value determined by the overlap area between the gate electrode and the source electrode, and thus a liquid crystal display device having a thin film transistor having a uniform distribution of ΔVP values for each panel position. It is to provide a manufacturing method.

상기 목적을 달성하고자, 본 발명에 따른 액정표시장치는 절연기판과, 상기 기판 상에 서로 교차하여 화소영역을 정의하는 게이트배선 및 데이터배선과, 상기 게이트배선 및 데이터배선 사이에 배치된 게이트 절연막과, 상기 게이트배선으로부터 연장되도록 형성된 게이트전극과, 상기 데이터배선으로부터 연장되도록 형성되며, 상기 게이트전극 상부에 오버랩되는 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과, 상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결되는 도전패턴과, 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트전극과 상기 소오스전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터와, 상기 화소영역 상에 형성되며, 상기 소오스전극과 연결되는 투명전극을 포함한다.In order to achieve the above object, a liquid crystal display device according to the present invention includes an insulating substrate, a gate wiring and a data wiring defining a pixel region crossing each other on the substrate, a gate insulating film disposed between the gate wiring and the data wiring; A gate electrode formed to extend from the gate wiring, a drain electrode formed to extend from the data wiring, a source electrode overlapping the gate electrode, and a source electrode spaced apart from the drain electrode at regular intervals, and overlapping the gate electrode; And a conductive pattern connected to the source electrode, the conductive pattern, a gate insulating layer and a gate electrode under the conductive pattern, a storage capacitor to compensate for parasitic capacitance between the gate electrode and the source electrode, and the pixel. It is formed on the area, and connected to the source electrode It includes a transparent electrode.

상기 도전 패턴은 적어도 하나 이상 배치된다. At least one conductive pattern is disposed.

상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝되며, 상기 막으로는 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다. The source electrode and the conductive pattern are patterned with the same film, and any one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy) is used as the film.

상기 게이트 배선과 평행하게 배열된 공통배선을 더 포함한다. The apparatus may further include a common wiring arranged in parallel with the gate wiring.

상기 소오스전극은 일부위가 연장된 연장부를 갖되, 상기 연장부는 상기 공통 배선과 연결된다. The source electrode has an extended portion extending over a portion thereof, and the extended portion is connected to the common wiring.

상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된다. 이때, 상기 드레인 전극은 "⊂"자형으로 패터닝된다. 또한, 상기 도전 패턴은 상기 소오스전극와 동일 레벨 선상에 배치된다.The gate electrode has an opening, and the opening is disposed between at least the source electrode and the conductive pattern. At this time, the drain electrode is patterned into a "⊂" shape. In addition, the conductive pattern is disposed on the same level line as the source electrode.

상기 게이트전극은 사각 형태로 패터닝된다. 이때, 상기 드레인 전극은 "U"자형으로 패터닝되고, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된다.The gate electrode is patterned in a square shape. In this case, the drain electrode is patterned in a “U” shape, and the conductive pattern is disposed in parallel with the source electrode at a predetermined interval.

본 발명에 따른 박막 트랜지스터는 절연기판과, 상기 기판 상에 형성된 게이트전극과, 상기 게이트 전극을 가진 기판 상에 형성된 게이트 절연막과, 상기 게이트전극 상부에 오버랩되도록 형성된 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과, 상기 게이트 전극 상부에 오버랩되며 상기 소오스전극과 연결된 도전 패턴과, 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며 상기 게이트 전극과 상기 소오스 전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터를 포함한다.The thin film transistor according to the present invention includes an insulating substrate, a gate electrode formed on the substrate, a gate insulating film formed on the substrate having the gate electrode, a drain electrode formed to overlap the gate electrode, and a predetermined distance from the drain electrode. A parasitic capacitance between the gate electrode and the source electrode, the source electrode being spaced apart from each other, a conductive pattern overlapping an upper portion of the gate electrode and connected to the source electrode, the conductive pattern, a gate insulating layer and a gate electrode below the conductive pattern; Storage capacitor to compensate.

본 발명에 따른 액정표시장치의 제조방법은 게이트전극을 가진 게이트 배선이 구비된 절연 기판을 제공하는 단계와, 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트전극과 오버랩되도록 상기 게이트 절연막 상에 드레인전극 및 상기 드레인전극과 이격배치된 소오스전극을 구비한 데이터 배선 및 상기 소오스전극과 연결되는 도전 패턴을 각각 형성하며, 이와 동시에 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어진 스토리지 캐패시터가 형성되는 단계와, 상기 스토리지 캐패시터를 가진 기판 상에 상기 소오스전극과 연결되는 투명전극을 형성하는 단계를 포함한다. A method of manufacturing a liquid crystal display according to the present invention includes providing an insulating substrate having a gate wiring having a gate electrode, forming a gate insulating film on the substrate, and overlapping the gate electrode on the gate insulating film. A data line including a drain electrode and a source electrode spaced apart from the drain electrode, and a conductive pattern connected to the source electrode, respectively, and at the same time, the conductive pattern, a gate insulating layer under the conductive pattern, and a gate electrode Forming a storage capacitor; and forming a transparent electrode connected to the source electrode on a substrate having the storage capacitor.

상기 드레인전극 및 소오스 전극을 구비한 데이터 배선 및 도전 패턴 형성은 상기 게이트 절연막 상에 금속막을 형성하는 단계와, 상기 금속막을 패터닝하는 단계를 더 포함한다. 이때, 상기 금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나이다.Forming a data line and a conductive pattern including the drain electrode and the source electrode may further include forming a metal film on the gate insulating film and patterning the metal film. In this case, the metal film is one of molybdenum (Mo), titanium, tantalum and molybdenum alloy (Mo alloy).

상기 게이트 배선과 평행하게 배열된 공통배선을 형성하는 단계를 더 포함한다. 또한, 상기 소오스 전극은 일부위가 연장된 연장부를 갖도록 패터닝하며, 상기 연장부는 상기 공통 배선과 연결되도록 형성한다. The method may further include forming a common wiring arranged in parallel with the gate wiring. In addition, the source electrode is patterned to have an extended portion extending over a portion thereof, and the extension portion is formed to be connected to the common wiring.

상기 게이트전극은 상기 도전 패턴과 연결되는 상기 소오스전극의 일부위를 노출하는 개구부를 갖도록 패터닝한다. 이때, 상기 드레인 전극은 "⊂"자형으로 패 터닝한다. 또한, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치되도록 형성한다. The gate electrode is patterned to have an opening exposing a portion of the source electrode connected to the conductive pattern. At this time, the drain electrode is patterned into a "⊂" shape. The conductive pattern may be formed on the same level line as the source electrode.

상기 게이트 전극은 사각 형태로 패터닝한다. 이때, 상기 드레인전극은 "U"자형으로 패터닝한다. 또한, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되도록 패터닝한다. The gate electrode is patterned in a square shape. At this time, the drain electrode is patterned to a "U" shape. In addition, the conductive pattern is patterned to be parallel to the source electrode at a predetermined interval.

(실시예)(Example)

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 액정표시소자에 대해 상세히 설명하면 다음과 같다.Hereinafter, the liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터를 제공한다. 이때, 상기 스토리지 캐패시터는 상기 소오스 전극과 연결되는 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 구성된다. 여기서, 상기 도전 패턴은 스토리지 캐패시터의 상부 전극 역할을 수행하고, 상기 게이트 절연막은 유전체층 역할을 수행하며, 상기 게이트 전극은 스토리지 캐패시터 하부전극 역할을 수행한다.The present invention provides a storage capacitor for compensating parasitic capacitance between the gate electrode and the source electrode. In this case, the storage capacitor includes a conductive pattern connected to the source electrode, a gate insulating layer below the conductive pattern, and a gate electrode. The conductive pattern may serve as an upper electrode of a storage capacitor, the gate insulating layer may serve as a dielectric layer, and the gate electrode may serve as a storage capacitor lower electrode.

상기와 같은 구성을 가진 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일된다. In the storage capacitor having the above configuration, charge is accumulated by the voltage applied to the gate electrode and the voltage applied to the source electrode, and the parasitic capacitance between the gate electrode and the source electrode is compensated by the accumulated charge. Thereby, (DELTA) VP value for every panel position becomes uniform.

즉, 각 화소 내의 기생 캐패시턴스의 변화분이 불균일해지면 각 화소 내에에 서의 △Vp가 달라져 플리커, 잔상 등의 화상 불량이 발생할 수 있는데, 본 발명에서는 각 화소 내의 기생 캐패시턴스의 변화분을 보상하여 전 패널에서의 △Vp를 균일하게 해 주기 위한 스토리지 캐패시터가 마련된다. 따라서, 본 발명에서는 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 증가하면 상기 스토리지 캐패시터의 캐패시턴스를 증가시키고, 상기 기생 캐패시턴스가 감소하면 스토리지 캐패시터의 캐패시턴스를 감소시키게 된다. In other words, if the variation of parasitic capacitance in each pixel becomes uneven, ΔVp in each pixel may be different, resulting in an image defect such as flicker or afterimage. A storage capacitor is provided to make ΔVp uniform at. Therefore, in the present invention, when the parasitic capacitance between the gate electrode and the source electrode is increased, the capacitance of the storage capacitor is increased, and when the parasitic capacitance is decreased, the capacitance of the storage capacitor is reduced.

한편, 본 발명에서는 상기 스토리지 캐패시터의 도전 패턴의 길이를 적절히 조절하여 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 변경시켜 전(全) 패널에서의 △Vp를 균일하게 유지할 수 있다. Meanwhile, in the present invention, the parasitic capacitance between the gate electrode and the source electrode may be changed by appropriately adjusting the length of the conductive pattern of the storage capacitor to maintain ΔVp uniformly in the entire panel.

도 3은 본 발명의 제 1실시예에 따른 박막 트랜지스터를 가진 액정표시장치를 개략적으로 나타낸 평면도이다. 또한, 도 4는 도 3의 Ι-Ι`선을 따라 절단한 공정 단면도이다. 이하, 도 3 및 도 4를 참고로 하여 본 발명의 제 1실시예에 따른 박막 트랜지스터를 가진 액정표시장치에 대해 설명한다. 3 is a plan view schematically illustrating a liquid crystal display device having a thin film transistor according to a first embodiment of the present invention. 4 is a cross-sectional view taken along the line II of FIG. 3. Hereinafter, a liquid crystal display device having a thin film transistor according to a first embodiment of the present invention will be described with reference to FIGS. 3 and 4.

도 3 및 도 4에 도시된 바와 같이, 본 발명의 제 1실시예에 따른 액정표시장치는 절연 기판(1), 게이트 배선(22), 데이터 배선(24), 박막 트랜지스터(T1), 도전 패턴(32P)을 포함한 스토리지 캐패시터(B), 투명 전극(34) 및 공통 배선(36)을 포함하여 구성된다. 3 and 4, the liquid crystal display according to the first exemplary embodiment of the present invention includes an insulating substrate 1, a gate wiring 22, a data wiring 24, a thin film transistor T1, and a conductive pattern. The storage capacitor B including 32P, the transparent electrode 34, and the common wiring 36 are comprised.

상기 게이트 배선(22) 및 데이터 배선(24)은 투명한 절연 기판(1) 상에 게이트 절연막(26)을 사이에 두고 형성된다. 이때, 게이트 신호를 공급하는 게이트 배선(22)과 데이터 신호를 공급하는 데이터 배선(24)은 교차 구조로 형성되어 화소 영역을 정의한다. 또한, 상기 교차부에는 트랜지스터(T1)가 배치된다. 상기 박막 트랜지스터(T1)는 게이트 배선(22)의 게이트 신호에 응답하여 데이터 배선(24)의 화소 신호가 투명 전극(34)에 충전되어 유지되도록 한다. 이러한 상기 박막 트랜지스터(T1)는 게이트 전극(28)과, 드레인 전극(30) 및 소오스 전극(32)을 구비한다. The gate line 22 and the data line 24 are formed on the transparent insulating substrate 1 with the gate insulating layer 26 interposed therebetween. In this case, the gate line 22 for supplying the gate signal and the data line 24 for supplying the data signal are formed in an intersecting structure to define the pixel area. In addition, the transistor T1 is disposed at the intersection. The thin film transistor T1 keeps the pixel signal of the data line 24 charged and maintained in the transparent electrode 34 in response to the gate signal of the gate line 22. The thin film transistor T1 includes a gate electrode 28, a drain electrode 30, and a source electrode 32.

여기서, 상기 게이트 전극(28)은 상기 게이트 배선(22)으로부터 연장된 형태를 가진다. 또한, 상기 드레인 전극(30)은 "⊂"자 형상으로 패터닝되며, 상기 게이트 전극(28) 상부에 오버랩된 구조를 가진다. Here, the gate electrode 28 has a form extending from the gate wiring 22. In addition, the drain electrode 30 is patterned in a “⊂” shape and has a structure overlapping the gate electrode 28.

한편, 상기 소오스 전극(32)은 상기 드레인 전극(30)과 일정 간격으로 이격되도록 배치되며, 상기 게이트전극(28) 상부에 오버랩된 구조를 가진다. 또한, 상기 소오스 전극(32)은 상기 소오스 전극(32)의 연장된 일부위인 연장부를 갖도록 배치된다. On the other hand, the source electrode 32 is disposed to be spaced apart from the drain electrode 30 at a predetermined interval, and has a structure overlapping the upper portion of the gate electrode 28. In addition, the source electrode 32 is disposed to have an extension that is on an extended portion of the source electrode 32.

상기 도전 패턴(32P)은 상기 소오스 전극(32)과 동일 레벨 선 상에 배치될 수 있다. 여기서, 상기 도전 패턴(32P), 상기 도전 패턴(32P) 하부의 게이트 절연막(26) 및 게이트 전극(28)은 스토리지 캐패시터(B)를 이루며, 상기 스토리지 캐패시터(B)는 상기 게이트 전극(28)과 상기 소오스 전극(32) 간의 겹침면적(A)에 따른 기생 캐패시턴스를 보상하는 역할을 한다. 즉, 상기 스토리지 캐패시터(B)에는 상기 도전 패턴(32P)을 통해 상기 게이트 전극(28)으로 인가된 전압과 상기 소오스 전극(32)에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 스토리지 캐패시턴스는 게이트 전극(28)과 드레인 전극(30) 간의 기생 캐패시턴스를 보상하여 전 패널에서의 △Vp를 균일하게 유지하도록 해 준다. The conductive pattern 32P may be disposed on the same level line as the source electrode 32. Here, the conductive pattern 32P, the gate insulating layer 26 and the gate electrode 28 under the conductive pattern 32P form a storage capacitor B, and the storage capacitor B is the gate electrode 28. And the parasitic capacitance according to the overlap area A between the source electrode 32 and the source electrode 32. That is, charge is accumulated in the storage capacitor B by the voltage applied to the gate electrode 28 and the voltage applied to the source electrode 32 through the conductive pattern 32P, and the accumulated storage capacitance Compensates for the parasitic capacitance between the gate electrode 28 and the drain electrode 30 so as to maintain ΔVp uniformly in the entire panel.

여기서, 상기 데이터배선(22), 드레인 전극(30), 소오스 전극(28O) 및 도전 패턴(32P)은 동일 금속막으로 패터닝될 수 있다. 상기 금속막으로는 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 들 수 있다. The data line 22, the drain electrode 30, the source electrode 2802 and the conductive pattern 32P may be patterned with the same metal layer. The metal film may include any one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy).

한편, 상기 게이트 전극(28)은 개구부(28O)를 가지되, 상기 개구부(28O)는 적어도 상기 도전 패턴(32P)과 인접한 상기 소오스 전극(32) 부위를 노출하도록 배치된다. On the other hand, the gate electrode 28 has an opening 2 OO, and the opening 2 O is disposed to expose at least a portion of the source electrode 32 adjacent to the conductive pattern 32P.

또한, 상기 박막 트랜지스터(T1)는 게이트 절연막(26)을 사이에 두고 게이트전극(28)과 중첩되면서 소오스 전극(28O)과 드레인 전극(30) 사이에 채널을 형성하는 활성층(미도시)을 더 구비한다. In addition, the thin film transistor T1 further includes an active layer (not shown) overlapping the gate electrode 28 with the gate insulating layer 26 therebetween to form a channel between the source electrode 28O and the drain electrode 30. Equipped.

상기 투명 전극(34)은 상기 게이트 배선(22) 및 데이터 배선(24)의 교차부에 마련된 화소영역에 형성되며, 보호막(미도시)을 관통하는 제1 콘택홀(33)을 통해 박막 트랜지스터(T1)의 소오스 전극(32)의 연장부와 연결되고, 보호막을 관통하는 제 2콘택홀(41)을 통해 공통 배선(36)과 연결된다. 특히, 상기 투명 전극(34)은 소오스 전극(32)과 연결되고 인접한 게이트 배선(22)과 나란하게 형성된 제1 수평부(34A)와, 후술될 공통 배선(36)과 중첩되게 형성된 제2 수평부(34C)와, 제1 및 제2 수평부(34A, 34C) 사이에 나란하게 형성된 핑거부(34B)를 구비한다. 여기서, 상기 투명 전극(34)은 화소 전극에 해당된다. The transparent electrode 34 is formed in the pixel area provided at the intersection of the gate line 22 and the data line 24, and passes through the first contact hole 33 through the passivation layer (not shown). It is connected to the extension of the source electrode 32 of T1, and is connected to the common wiring 36 through the second contact hole 41 penetrating the protective film. In particular, the transparent electrode 34 is connected to the source electrode 32 and is formed in parallel with the adjacent gate line 22 and the second horizontal portion 34A and the second horizontal line formed to overlap the common wire 36 to be described later. A portion 34C and a finger portion 34B formed side by side between the first and second horizontal portions 34A and 34C are provided. The transparent electrode 34 corresponds to a pixel electrode.

이외에도, 상기 교차부에 마련된 화소영역에 상기 투명 전극(34)과 더불어 수평 전계를 형성하도록 형성된 공통 전극(38)과, 공통 전극(38)과 접속된 공통 배선(36)을 더 구비한다. 상기 공통 배선(36)은 액정 구동을 위한 기준 전압을 공급 하는 것으로서, 화소 영역을 사이에 두고 게이트 배선(22)과 나란하게 형성된다. 이때, 상기 공통 배선(36) 및 공통전극(38)은 상기 게이트 배선(22), 게이트 전극(28)과 동일 금속막으로 패터닝된다. 상기 금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다. In addition, a common electrode 38 formed to form a horizontal electric field together with the transparent electrode 34 and a common wiring 36 connected to the common electrode 38 are further provided in the pixel region provided at the intersection. The common wiring 36 supplies a reference voltage for driving the liquid crystal, and is formed in parallel with the gate wiring 22 with the pixel region therebetween. In this case, the common wiring 36 and the common electrode 38 are patterned with the same metal film as the gate wiring 22 and the gate electrode 28. The metal film may have a structure in which an aluminum metal film and a metal film such as chromium (Cr) or molybdenum (Mo) are sequentially stacked.

상기 구성을 가진 본 발명의 제 1실시예에 따른 액정표시소자를 제조하는 방법에 대해 간략하게 설명한다. A method of manufacturing a liquid crystal display device according to a first embodiment of the present invention having the above configuration will be briefly described.

도 3 및 도 4에 도시된 바와 같이, 투명한 절연 기판(1) 상에 제 1금속막을 형성하고 나서, 상기 제 1금속막을 패터닝하여 게이트 배선(22) 및 상기 게이트 배선(22)과 평행하게 배열되도록 공통 배선(36)을 형성한다. 이때, 상기 게이트 배선(22)은 상기 게이트 배선(22)으로부터 연장된 게이트 전극(28)을 포함한다. 여기서, 상기 게이트 전극(28)은 개구부(28O)를 갖되, 상기 개구부는 이후의 공정에서 형성될 도전 패턴(32P)과 인접한 소오스 전극(32)의 일부위와 대응된 부위를 노출하도록 패터닝된다. 또한, 상기 공통 배선(36)은 공통 배선(36)으로부터 연장된 복수개의 공통 전극(38)을 포함한다. 한편, 상기 제 1금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다. 3 and 4, after forming the first metal film on the transparent insulating substrate 1, the first metal film is patterned and arranged in parallel with the gate wiring 22 and the gate wiring 22. The common wiring 36 is formed as much as possible. In this case, the gate line 22 includes a gate electrode 28 extending from the gate line 22. Here, the gate electrode 28 has an opening 2 OO, and the opening is patterned to expose a portion corresponding to a portion of the source electrode 32 adjacent to the conductive pattern 32P to be formed in a later process. In addition, the common wiring 36 includes a plurality of common electrodes 38 extending from the common wiring 36. The first metal film may have a structure in which an aluminum metal film and a metal film such as chromium (Cr) or molybdenum (Mo) are sequentially stacked.

이어, 상기 공통 배선(36)을 가진 기판 상에 게이트 절연막(26)을 형성한다. 이때, 상기 게이트 절연막(26)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.Next, a gate insulating film 26 is formed on the substrate having the common wiring 36. In this case, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the gate insulating layer 26.

그 다음, 상기 게이트 절연막(26) 상에 제 2금속막을 형성한다. 그 후, 상기 제 2금속막을 패터닝하여 데이터 배선(24) 및 도전 패턴(32P)을 형성한다. 이때, 상기 데이터 배선(24)은 상기 게이트 전극(28) 상부에 오버랩되며, 드레인 전극(30) 및 상기 드레인 전극(30)과 일정 간격으로 이격 배치된 소오스 전극(32)을 구비한다. 여기서, 상기 드레인 전극(30)은 "⊂"자형으로 패터닝된다. 또한, 상기 도전 패턴(32P)은 상기 게이트 전극(28) 상부에 오버랩되고 상기 소오스 전극(32)과 동일 레벨 선 상에 배치되도록 패터닝된다. 그 결과, 상기 도전 패턴(32P), 상기 도전 패턴(32P) 하부의 게이트 절연막(26) 및 게이트 전극(28)으로 이루어진 스토리지 캐패시터(B)가 마련된다. 한편, 상기 제 2금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다. Next, a second metal film is formed on the gate insulating film 26. Thereafter, the second metal film is patterned to form a data line 24 and a conductive pattern 32P. In this case, the data line 24 overlaps the upper portion of the gate electrode 28 and includes a drain electrode 30 and a source electrode 32 spaced apart from the drain electrode 30 at a predetermined interval. Here, the drain electrode 30 is patterned in a "⊂" shape. In addition, the conductive pattern 32P is patterned to overlap the gate electrode 28 and to be disposed on the same level line as the source electrode 32. As a result, the storage capacitor B including the conductive pattern 32P, the gate insulating layer 26 and the gate electrode 28 under the conductive pattern 32P is provided. On the other hand, the second metal film uses any one of molybdenum (Mo), titanium, tantalum and molybdenum alloy (Mo alloy).

이어, 상기 스토리지 캐패시터(B)를 가진 기판 상에 보호막(미도시)을 형성한다. 이때, 상기 보호막은 게이트 절연막(26)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 그 다음, 상기 보호막을 패터닝하여 상기 소오스 전극(32)의 연장부를 노출하는 제 1콘택홀(33) 및 공통 배선(36)의 일부위를 노출하는 제 2콘택홀(41)을 각각 형성한다.Subsequently, a protective film (not shown) is formed on the substrate having the storage capacitor B. FIG. In this case, the passivation layer may be formed of an inorganic insulating material such as the gate insulating layer 26 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB. Next, the passivation layer is patterned to form a first contact hole 33 exposing an extension of the source electrode 32 and a second contact hole 41 exposing a portion of the common wiring 36, respectively.

이 후, 상기 제 1및 제 2콘택홀(33)(41)을 가진 기판 상에 투명 도전막을 형성한다. 이때, 상기 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다. Thereafter, a transparent conductive film is formed on the substrate having the first and second contact holes 33 and 41. In this case, indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) may be used as the transparent conductive film.

이어, 상기 투명 도전막을 패터닝하여 상기 제 1콘택홀(33)을 통해 소오스 전극(32)의 연장부와 연결되고 상기 제 2콘택홀(41)을 통해 상기 공통 배선(36)과 연결되는 복수개의 투명 전극(34)을 형성한다. 구체적으로, 상기 투명 전극(34)은 소오스 전극(32)과 연결되고 인접한 게이트 배선(22)과 나란하게 형성된 제1 수평부(34A)와, 공통 배선(36)과 중첩되게 형성된 제2 수평부(34C)와, 제1 및 제2 수평부(34A, 34C) 사이에 나란하게 형성된 핑거부(34B)를 구비하도록 패터닝된다. Subsequently, the transparent conductive layer is patterned and connected to an extension of the source electrode 32 through the first contact hole 33 and connected to the common wire 36 through the second contact hole 41. The transparent electrode 34 is formed. In detail, the transparent electrode 34 is connected to the source electrode 32 and has a first horizontal portion 34A formed in parallel with the adjacent gate wiring 22, and a second horizontal portion formed to overlap the common wiring 36. And patterned to have a finger portion 34B formed side by side between 34C and the first and second horizontal portions 34A, 34C.

상술한 바와 같이, 본 발명의 제 1실시예에서는 각 화소 내에 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터가 마련된다. 여기서, 상기 스토리지 캐패시터는 상기 소오스 전극과 일체형으로 연결되는 상부 전극 역할을 하는 도전 패턴, 상기 도전 패턴 하부의 형성되어 유전체층 역할을 하는 게이트 절연막 및 하부 전극 역할을 하는 게이트 전극으로 구성된다. As described above, in the first embodiment of the present invention, a storage capacitor is provided in each pixel to compensate for parasitic capacitance between the gate electrode and the source electrode. The storage capacitor may include a conductive pattern serving as an upper electrode integrally connected to the source electrode, a gate insulating layer formed under the conductive pattern to serve as a dielectric layer, and a gate electrode serving as a lower electrode.

따라서, 상기와 같은 구성을 가진 본 발명의 제 1실시예에 따른 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일하게 되는 효과를 얻을 수 있다. Therefore, in the storage capacitor according to the first embodiment of the present invention having the above configuration, charge is accumulated by the voltage applied to the gate electrode and the voltage applied to the source electrode, and the gate electrode is formed by the accumulated charge. The parasitic capacitance between and the source electrode is compensated. Thereby, the effect that a (DELTA) VP value for every panel position becomes uniform can be acquired.

한편, 본 발명의 제 1실시예에서는 상기 도전 패턴의 길이를 적절히 조절함으로써, 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다. Meanwhile, in the first embodiment of the present invention, by appropriately adjusting the length of the conductive pattern, the parasitic capacitance value between the gate electrode and the source electrode can be changed to uniformly maintain the offset voltage value? Vp in all panels. .

이와 같이, 본 발명의 제 1실시예에서는 개구부를 가진 게이트전극 구조에 소오스전극과 일체형의 도전 패턴을 구비한 스토리지 캐패시터를 적용한 것을 보였다. 이외에도, 하기에서 언급되는 본 발명의 제 2실시예에서는 상기 소오 스 전극과 일체형된 도전 패턴을 구비한 스토리지 캐패시터를 일반적인 사각 형태의 게이트 전극 구조에 적용 가능하였다. 이 경우, 마찬가지로 상기 도전 패턴의 길이를 조절하여 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다. As described above, in the first embodiment of the present invention, a storage capacitor having a conductive pattern integral with the source electrode was applied to the gate electrode structure having the opening. In addition, in the second embodiment of the present invention mentioned below, a storage capacitor having a conductive pattern integrated with the source electrode was applicable to a general rectangular gate electrode structure. In this case, the length of the conductive pattern may be adjusted to change the parasitic capacitance between the gate electrode and the source electrode to maintain the offset voltage value? Vp in all panels uniformly.

도 5는 본 발명의 제 2실시예에 따른 액정표시장치를 개략적으로 나타낸 평면도이다. 또한, 도 6는 도 5의 Ⅱ-Ⅱ`선을 따라 절단한 공정 단면도이다. 이하, 도 5 및 도 6를 참고로 하여 본 발명의 제 2실시예에 따른 액정표시장치 및 그 제조방법에 대해 알아본다.5 is a plan view schematically illustrating a liquid crystal display according to a second exemplary embodiment of the present invention. 6 is a cross-sectional view taken along the line II-II ′ of FIG. 5. Hereinafter, a liquid crystal display and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to FIGS. 5 and 6.

도 5 및 도 6에 도시된 바와 같이, 본 발명의 제 2실시예에 따른 액정표시장치는 절연기판(1`), 게이트 배선(42), 데이터 배선(44), 박막 트랜지스터(T2), 도전 패턴(52P)을 포함한 스토리지 캐패시터(D), 투명 전극(54) 및 공통 배선(56)을 포함하여 구성된다. 5 and 6, the liquid crystal display according to the second exemplary embodiment of the present invention includes an insulating substrate 1 ′, a gate wiring 42, a data wiring 44, a thin film transistor T2, and a conductive material. The storage capacitor D including the pattern 52P, the transparent electrode 54 and the common wiring 56 are configured to be included.

상기 게이트 배선(42) 및 데이터 배선(44)은 절연기판(1`) 상에 게이트 절연막(46)을 사이에 두고 교차하며, 상기 교차된 부위는 화소 영역에 해당된다. The gate line 42 and the data line 44 intersect with the gate insulating layer 46 interposed on the insulating substrate 1 ′, and the intersected portion corresponds to the pixel area.

상기 박막 트랜지스터(T2)는 상기 교차부에 배치되며, 게이트 전극(48)과, 드레인 전극(50) 및 소오스 전극(52)을 구비한다. 여기서, 상기 게이트 전극(48)은 상기 게이트 배선(42)으로부터 연장된 형태를 가지며, 사각 형태로 패터닝된다. 또한, 상기 드레인 전극(50)은 상기 데이터 배선(44)에 연장되어 "∪"자 형상으로 형성되며, 상기 게이트 전극(48) 상부에 오버랩된 형태를 가진다. 그리고, 상기 소오스 전극(52)은 상기 "∪"자 형상의 드레인 전극(50)과 일정 간격으로 이격되도록 배치되며, 상기 게이트전극(48) 상부에 오버랩 구조를 가진다. 또한, 상기 소오스 전극(52)은 상기 소오스 전극(52)의 연장된 일부위인 연장부를 갖도록 배치된다. The thin film transistor T2 is disposed at the intersection and includes a gate electrode 48, a drain electrode 50, and a source electrode 52. Here, the gate electrode 48 has a shape extending from the gate wiring 42 and is patterned in a square shape. In addition, the drain electrode 50 extends in the data line 44 to have a “∪” shape, and overlaps the upper portion of the gate electrode 48. The source electrode 52 is disposed to be spaced apart from the “과” shaped drain electrode 50 at a predetermined interval, and has an overlap structure on the gate electrode 48. In addition, the source electrode 52 is disposed to have an extension that is on an extended portion of the source electrode 52.

더하여, 상기 박막 트랜지스터(T2)는 게이트 절연막(46)을 사이에 두고 게이트 전극(48)과 중첩되면서 소오스 전극(52)과 드레인 전극(50) 사이에 채널을 형성하는 활성층(미도시)을 더 구비한다.In addition, the thin film transistor T2 further includes an active layer (not shown) overlapping the gate electrode 48 with the gate insulating layer 46 therebetween to form a channel between the source electrode 52 and the drain electrode 50. Equipped.

상기 도전 패턴(52P)은 상기 소오스 전극(52)과 일체형 구조를 가지되, 상기 소오스 전극(52)과 일정 간격을 두고 평행하게 배치된다. 여기서, 상기 도전 패턴(52P), 상기 도전 패턴(52P) 하부의 게이트 절연막(46) 및 게이트 전극(48)은 스토리지 캐패시터(D)를 이루며, 상기 스토리지 캐패시터(D)는 상기 게이트 전극(48)과 상기 소오스 전극(52) 간의 기생 캐패시턴스를 보상하는 역할을 한다. 즉, 상기 스토리지 캐패시터(D)에는 상기 도전 패턴(52P)을 통해 상기 게이트 전극(48)으로 인가된 전압과 상기 소오스 전극(52)에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 스토리지 캐패시턴스는 게이트 전극(48)과 드레인 전극(50) 간의 겹침면적(C)에 따른 기생 캐패시턴스를 보상하여 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지하도록 해 준다. The conductive pattern 52P has an integrated structure with the source electrode 52, but is disposed in parallel with the source electrode 52 at a predetermined interval. Here, the conductive pattern 52P, the gate insulating layer 46 and the gate electrode 48 under the conductive pattern 52P form a storage capacitor D, and the storage capacitor D is the gate electrode 48. And the parasitic capacitance between the source electrode 52 and the source electrode 52. That is, charge is accumulated in the storage capacitor D by the voltage applied to the gate electrode 48 and the voltage applied to the source electrode 52 through the conductive pattern 52P, and the accumulated storage capacitance Compensation for the parasitic capacitance according to the overlap area C between the gate electrode 48 and the drain electrode 50 allows the offset voltage value ΔVp in all panels to be maintained uniformly.

상기 투명 전극(54)은 상기 게이트 배선(42) 및 데이터 배선(44)의 교차부에 마련된 화소영역에 형성되며, 보호막(미도시)을 관통하는 제1 콘택홀(53)을 통해 박막 트랜지스터(T2)의 소오스 전극(52)의 연장부와 연결되고, 보호막을 관통하는 제 2컨택홀(61)을 통해 공통 배선(56)과 연결된다. 특히, 상기 투명 전극(54)은 소오스 전극(52)과 연결되고 인접한 게이트 배선(42)과 나란하게 형성된 제1 수평 부(54A)와, 후술될 공통 배선(56)과 중첩되게 형성된 제2 수평부(54C)와, 제1 및 제2 수평부(54A, 54C) 사이에 나란하게 형성된 핑거부(54B)를 구비한다. 여기서, 상기 투명 전극(54)은 화소 전극에 해당된다. The transparent electrode 54 is formed in the pixel region provided at the intersection of the gate line 42 and the data line 44, and passes through the first contact hole 53 through a passivation layer (not shown). It is connected to the extension of the source electrode 52 of T2 and is connected to the common wiring 56 through the second contact hole 61 penetrating the protective film. In particular, the transparent electrode 54 is connected to the source electrode 52 and formed in parallel with the adjacent gate line 42. The second horizontal portion 54A and the second horizontal line overlapping the common line 56 to be described later will be described. A portion 54C and a finger portion 54B formed side by side between the first and second horizontal portions 54A and 54C are provided. The transparent electrode 54 corresponds to a pixel electrode.

또한, 상기 보호막은 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. In addition, the protective layer may be formed of an inorganic insulating material such as the gate insulating film 46, an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB.

이외에도, 상기 교차부에 마련된 화소영역에 상기 투명 전극(54)과 더불어 수평 전계를 형성하도록 복수개 형성된 공통 전극(58)과, 공통 전극(58)과 접속된 공통 배선(56)을 더 구비한다. 이때, 상기 공통 배선(56)은 액정 구동을 위한 기준 전압을 공급하는 것으로서, 화소 영역을 사이에 두고 게이트 배선(42)과 나란하게 형성된다. 또한, 상기 공통 배선(56) 및 공통 전극(58)은 상기 게이트 배선(42), 게이트 전극(48)과 동일 금속막으로 패터닝된다. 상기 금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다. In addition, a plurality of common electrodes 58 formed to form a horizontal electric field together with the transparent electrode 54 in the pixel region provided at the intersection portion, and a common wiring 56 connected to the common electrode 58 are further provided. In this case, the common wiring 56 supplies a reference voltage for driving the liquid crystal, and is formed in parallel with the gate wiring 42 with the pixel region therebetween. The common wiring 56 and the common electrode 58 are patterned with the same metal film as the gate wiring 42 and the gate electrode 48. The metal film may have a structure in which an aluminum metal film and a metal film such as chromium (Cr) or molybdenum (Mo) are sequentially stacked.

상기 구성을 가진 본 발명의 제 2실시예에 따른 액정표시소자를 제조하는 방법에 대해 간략하게 설명한다. A method of manufacturing a liquid crystal display device according to a second embodiment of the present invention having the above configuration will be briefly described.

도 5 및 도 6에 도시된 바와 같이, 투명한 절연 기판(1`) 상에 제 1금속막을 형성하고 나서, 상기 제 1금속막을 패터닝하여 게이트 배선(42) 및 상기 게이트 배선(42)과 평행하게 배열되도록 공통 배선(56)을 형성한다. 이때, 상기 게이트 배선(42)은 상기 게이트 배선(42)으로부터 연장된 게이트 전극(48)을 포함한다. 여기 서, 상기 게이트 전극(48)은 사각 형태로 패터닝한다. 또한, 상기 공통 배선(56)은 공통 배선(56)으로부터 연장된 복수개의 공통 전극(58)을 포함한다. 한편, 상기 제 1금속막은 알루미늄계 금속막 및 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속막이 차례로 적층된 구조를 이용할 수 있다. As shown in FIGS. 5 and 6, after forming the first metal film on the transparent insulating substrate 1 ′, the first metal film is patterned to be parallel to the gate wiring 42 and the gate wiring 42. The common wiring 56 is formed to be arranged. In this case, the gate line 42 includes a gate electrode 48 extending from the gate line 42. Here, the gate electrode 48 is patterned in a square shape. In addition, the common wiring 56 includes a plurality of common electrodes 58 extending from the common wiring 56. The first metal film may have a structure in which an aluminum metal film and a metal film such as chromium (Cr) or molybdenum (Mo) are sequentially stacked.

이어, 상기 공통 배선(56)을 가진 기판 상에 게이트 절연막(46)을 형성한다. 이때, 상기 게이트 절연막(46)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.Next, a gate insulating film 46 is formed on the substrate having the common wiring 56. In this case, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the gate insulating layer 46.

그 다음, 상기 게이트 절연막(46) 상에 제 2금속막을 형성한다. 이때, 상기 제 2금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용한다. 그 후, 상기 제 2금속막을 패터닝하여 데이터 배선(44) 및 도전 패턴(52P)을 형성한다. 이때, 상기 데이터 배선(44)은 상기 게이트 전극(48) 상부에 오버랩되는 드레인 전극(50) 및 소오스 전극(52)을 구비한다. 여기서, 상기 드레인 전극(50)은 "∪"자형으로 패터닝한다. 그리고, 상기 소오스 전극(52)은 상기 드레인 전극(50)과 일정 간격으로 이격 배치되며, 일부위가 연장된 연장부를 구비한다. 또한, 상기 도전 패턴(52P)은 상기 게이트 전극(48) 상부에 오버랩되고 상기 소오스 전극(52)과 일정 간격을 두고 평행하게 패터닝한다. 그 결과, 상기 도전 패턴(52P), 상기 도전 패턴(52P) 하부의 게이트 절연막(46) 및 게이트 전극(48)으로 이루어진 스토리지 캐패시터(D)가 마련된다.Next, a second metal film is formed on the gate insulating film 46. In this case, the second metal film may use any one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy). Thereafter, the second metal film is patterned to form a data line 44 and a conductive pattern 52P. In this case, the data line 44 includes a drain electrode 50 and a source electrode 52 overlapping the gate electrode 48. Here, the drain electrode 50 is patterned in a "∪" shape. The source electrode 52 is spaced apart from the drain electrode 50 at a predetermined interval, and has an extended portion partially extended. In addition, the conductive pattern 52P overlaps the upper portion of the gate electrode 48 and is patterned in parallel with the source electrode 52 at a predetermined interval. As a result, the storage capacitor D including the conductive pattern 52P, the gate insulating layer 46 and the gate electrode 48 under the conductive pattern 52P is provided.

한편, 상기 도전 패턴(52P)의 길이를 적절히 조절함으로써, 게이트 전극(48)과 소오스 전극(52) 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전 압값(△Vp)값을 균일하게 유지할 수도 있다. On the other hand, by appropriately adjusting the length of the conductive pattern 52P, the parasitic capacitance value between the gate electrode 48 and the source electrode 52 can be changed to uniformly maintain the offset voltage value? Vp in all panels. have.

이어, 상기 스토리지 캐패시터(D)를 가진 기판 상에 보호막(미도시)을 형성한다. 이때, 상기 보호막은 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 그 다음, 상기 보호막을 패터닝하여 상기 소오스 전극(52)의 연장부를 노출하는 제 1콘택홀(53) 및 공통 배선(56)의 일부위를 노출하는 제 2콘택홀(61)을 각각 형성한다.Subsequently, a protective film (not shown) is formed on the substrate having the storage capacitor D. FIG. In this case, the passivation layer may be formed of an inorganic insulating material such as the gate insulating film 46 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB. Next, the passivation layer is patterned to form a first contact hole 53 exposing an extension of the source electrode 52 and a second contact hole 61 exposing a portion of the common wiring 56, respectively.

이 후, 상기 제 1및 제 2콘택홀(53)(61)을 가진 기판 상에 투명 도전막을 형성한다. 이때, 상기 투명 도전막으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다. Thereafter, a transparent conductive film is formed on the substrate having the first and second contact holes 53 and 61. In this case, indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) may be used as the transparent conductive film.

그 다음, 상기 투명 도전막을 패터닝하여 상기 제 1콘택홀(53)을 통해 소오스 전극(52)의 연장부와 연결되고 상기 제 2콘택홀(61)을 통해 상기 공통 배선(56)과 연결되는 투명 전극(54)을 형성한다. 구체적으로, 상기 투명 전극(54)은 소오스 전극(52)과 연결되고 인접한 게이트 배선(42)과 나란하게 형성된 제1 수평부(54A)와, 공통 배선(56)과 중첩되게 형성된 제2 수평부(54C)와, 제1 및 제2 수평부(54A, 54C) 사이에 나란하게 형성된 핑거부(54B)를 구비하도록 패터닝된다.  Next, the transparent conductive layer is patterned to be connected to an extension of the source electrode 52 through the first contact hole 53 and to be connected to the common wiring 56 through the second contact hole 61. Electrode 54 is formed. Specifically, the transparent electrode 54 is connected to the source electrode 52 and the first horizontal portion 54A formed in parallel with the adjacent gate wiring 42 and the second horizontal portion formed to overlap the common wiring 56. 54C and a finger portion 54B formed side by side between the first and second horizontal portions 54A, 54C.

상술한 바와 같이, 본 발명의 제 2실시예에서는 각 화소 내에 게이트 전극과 소오스 전극 간의 기생 캐패시턴스를 보상하기 위한 스토리지 캐패시터가 마련된다. 여기서, 상기 스토리지 캐패시터는 상기 소오스 전극과 일체형으로 연결되면서 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되는 상부 전극 역할을 하는 도전 패턴, 상기 도전 패턴 하부의 형성되어 유전체층 역할을 하는 게이트 절연막 및 사각 형태의 하부 전극 역할을 하는 게이트 전극으로 구성된다. As described above, in the second embodiment of the present invention, a storage capacitor is provided in each pixel to compensate for parasitic capacitance between the gate electrode and the source electrode. The storage capacitor may be integrally connected to the source electrode and may have a conductive pattern serving as an upper electrode arranged in parallel with the source electrode at a predetermined interval, and a gate insulating layer and a rectangular shape formed under the conductive pattern to serve as a dielectric layer. It consists of a gate electrode that serves as a lower electrode of the.

따라서, 상기와 같은 구성을 가진 본 발명의 제 1실시예에 따른 스토리지 캐패시터에는 상기 게이트 전극으로 인가된 전압과 상기 소오스 전극에 인가된 전압에 의해 전하가 축적되며, 상기 축적된 전하에 의해 게이트 전극과 소오스 전극 간의 기생 캐패시턴스가 보상된다. 이로써, 패널 위치별 ΔVP값이 균일하게 되는 효과를 얻을 수 있다. Therefore, in the storage capacitor according to the first embodiment of the present invention having the above configuration, charge is accumulated by the voltage applied to the gate electrode and the voltage applied to the source electrode, and the gate electrode is formed by the accumulated charge. The parasitic capacitance between and the source electrode is compensated. Thereby, the effect that a (DELTA) VP value for every panel position becomes uniform can be acquired.

한편, 본 발명의 제 2실시예에서는 상기 도전 패턴의 길이를 적절히 조절함으로써, 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 변경시켜 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지할 수 있다. On the other hand, in the second embodiment of the present invention, by appropriately adjusting the length of the conductive pattern, the parasitic capacitance value between the gate electrode and the source electrode can be changed to uniformly maintain the offset voltage value? Vp in all panels. .

본 발명에 따르면, 소오스전극과 연결되며 상기 게이트전극과 상기 드레인전극 간의 기생용량을 보상하기 위한 도전 패턴을 포함한 스토리지 캐패시터를 제공한다. 따라서, 상기 스토리지 캐패시터를 통해 상기 게이트 전극과 소오스 전극 간의 기생 캐패시턴스값을 보상함으로써, 전 패널에서의 오프셋 전압값(△Vp)값을 균일하게 유지시켜 준다. 이로써, 본 발명은 플리커, 잔상, 화면 밝기의 불균일 등의 문제점이 해결되어 표시소자의 화상품질이 향상된 이점이 있다. According to the present invention, a storage capacitor connected to a source electrode and including a conductive pattern for compensating parasitic capacitance between the gate electrode and the drain electrode is provided. Accordingly, the parasitic capacitance value between the gate electrode and the source electrode is compensated for through the storage capacitor, thereby keeping the offset voltage value? Vp in all panels uniform. As a result, the present invention solves problems such as flicker, afterimage, and uneven brightness of the screen, thereby improving the image quality of the display device.

Claims (35)

절연기판과,Insulation board, 상기 기판 상에 서로 교차하여 화소영역을 정의하는 게이트배선 및 데이터배선과,A gate wiring and a data wiring crossing each other on the substrate to define pixel regions; 상기 게이트배선 및 데이터배선 사이에 배치된 게이트 절연막과,A gate insulating film disposed between the gate wiring and the data wiring; 상기 게이트배선으로부터 연장되도록 형성된 게이트전극과,A gate electrode formed to extend from the gate wiring; 상기 데이터배선으로부터 연장되도록 형성되며, 상기 게이트전극 상부에 오버랩되는 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과,A source electrode formed to extend from the data line, the drain electrode overlapping the gate electrode, and a source electrode spaced apart from the drain electrode at a predetermined interval; 상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결되는 도전패턴과, A conductive pattern overlapping the gate electrode and connected to the source electrode; 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트전극과 상기 소오스전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터와, A storage capacitor comprising the conductive pattern, a gate insulating layer and a gate electrode under the conductive pattern, for compensating for parasitic capacitance between the gate electrode and the source electrode; 상기 화소영역 상에 형성되며, 상기 소오스전극과 연결되는 투명전극을 포함한 액정표시장치.And a transparent electrode formed on the pixel area and connected to the source electrode. 제 1항에 있어서, 상기 도전 패턴은 적어도 하나 이상 배치된 것을 특징으로 하는 액정표시장치.The liquid crystal display device of claim 1, wherein at least one conductive pattern is disposed. 제 1항에 있어서, 상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the source electrode and the conductive pattern are patterned with the same film. 제 3항에 있어서, 상기 도전 패턴은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용하는 것을 특징으로 하는 액정표시장치. The liquid crystal display device of claim 3, wherein the conductive pattern uses any one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy). 제 1항에 있어서, 상기 게이트 배선과 평행하게 배열된 공통배선을 더 포함하는 액정표시장치.The liquid crystal display of claim 1, further comprising a common wiring arranged in parallel with the gate wiring. 제 5항에 있어서, 상기 소오스전극은 일부위가 연장된 연장부를 갖되, 상기 연장부는 상기 공통 배선과 연결되는 것을 특징으로 하는 액정표시장치.6. The liquid crystal display of claim 5, wherein the source electrode has an extension portion extending from a portion thereof, and the extension portion is connected to the common wiring. 제 6항에 있어서, 상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 6, wherein the gate electrode has an opening, and the opening is disposed between at least the source electrode and the conductive pattern. 제 7항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 액정표시장치.8. The liquid crystal display device according to claim 7, wherein the drain electrode is patterned in a "⊂" shape. 제 8항에 있어서, 상기 도전 패턴은 상기 소오스전극와 동일 레벨 선상에 배 치된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 8, wherein the conductive pattern is disposed on the same level line as the source electrode. 제 1항에 있어서, 상기 게이트전극은 사각 형태로 패터닝된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the gate electrode is patterned in a quadrangular shape. 제 10항에 있어서, 상기 드레인 전극은 "U"자형으로 패터닝된 것을 특징으로 하는 액정표시장치.The liquid crystal display device according to claim 10, wherein the drain electrode is patterned in a “U” shape. 제 11항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 11, wherein the conductive pattern is disposed in parallel with the source electrode at a predetermined interval. 제 1항에 있어서, 상기 스토리지 캐패시터에는 상기 게이트배선을 통해 상기 게이트전극으로 인가된 전압과 상기 데이터 배선을 통해 상기 소오스전극에 인가된 전압에 의해 전하가 축적된 것을 특징으로 하는 액정표시장치. The liquid crystal display of claim 1, wherein charge is accumulated in the storage capacitor by a voltage applied to the gate electrode through the gate wiring and a voltage applied to the source electrode through the data wiring. 절연기판과,Insulation board, 상기 기판 상에 형성된 게이트전극과,A gate electrode formed on the substrate; 상기 게이트 전극을 가진 기판 상에 형성된 게이트 절연막과,A gate insulating film formed on a substrate having the gate electrode; 상기 게이트전극 상부에 오버랩되도록 형성된 드레인전극 및 상기 드레인전극과 일정 간격으로 이격된 소오스전극과,A drain electrode formed to overlap the gate electrode and a source electrode spaced apart from the drain electrode at a predetermined interval; 상기 게이트 전극 상부에 오버랩되며, 상기 소오스전극과 연결된 도전 패턴과,A conductive pattern overlapping the gate electrode and connected to the source electrode; 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어지며, 상기 게이트 전극과 상기 소오스 전극 간의 기생용량을 보상하기 위한 스토리지 캐패시터를 포함한 박막 트랜지스터.A thin film transistor comprising a conductive pattern, a gate insulating layer and a gate electrode under the conductive pattern, and including a storage capacitor to compensate for parasitic capacitance between the gate electrode and the source electrode. 제 14항에 있어서, 상기 도전 패턴은 적어도 하나 이상 배치된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 14, wherein at least one conductive pattern is disposed. 제 14항에 있어서, 상기 소오스전극 및 상기 도전 패턴은 동일한 막으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 14, wherein the source electrode and the conductive pattern are patterned with the same film. 제 14항에 있어서, 상기 도전 패턴은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 14, wherein the conductive pattern uses any one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy). 제 14항에 있어서, 상기 게이트전극은 개구부를 가지되, 상기 개구부는 적어도 상기 소오스전극과 상기 도전 패턴 사이에 배치된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 14, wherein the gate electrode has an opening, and the opening is disposed between at least the source electrode and the conductive pattern. 제 18항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.19. The thin film transistor of claim 18, wherein the drain electrode is patterned in a "⊂" shape. 제 19항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 19, wherein the conductive pattern is disposed on the same level line as the source electrode. 제 14항에 있어서, 상기 게이트 전극은 사각 형태로 패터닝된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 14, wherein the gate electrode is patterned in a square shape. 제 21항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝된 것을 특징으로 하는 박막 트랜지스터.22. The thin film transistor of claim 21, wherein the drain electrode is patterned in a "⊂" shape. 제 22항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치된 것을 특징으로 하는 박막 트랜지스터.The thin film transistor of claim 22, wherein the conductive pattern is disposed in parallel with the source electrode at a predetermined interval. 제 14항에 있어서, 상기 스토리지 캐패시터에는 상기 게이트배선을 통해 상기 게이트전극으로 인가된 전압과 상기 데이터 배선을 통해 상기 소오스전극에 인가된 전압에 의해 전하가 축적된 것을 특징으로 하는 박막 트랜지스터.15. The thin film transistor of claim 14, wherein charge is accumulated in the storage capacitor by a voltage applied to the gate electrode through the gate wiring and a voltage applied to the source electrode through the data wiring. 게이트전극을 가진 게이트 배선이 구비된 절연 기판을 제공하는 단계와,Providing an insulating substrate provided with a gate wiring having a gate electrode; 상기 기판 상에 게이트 절연막을 형성하는 단계와,Forming a gate insulating film on the substrate; 상기 게이트전극과 오버랩되도록 상기 게이트 절연막 상에 드레인전극 및 상기 드레인전극과 이격배치된 소오스전극을 구비한 데이터 배선 및 상기 소오스전극과 연결되는 도전 패턴을 각각 형성하며, 이와 동시에 상기 도전 패턴, 상기 도전 패턴 하부의 게이트 절연막 및 게이트 전극으로 이루어진 스토리지 캐패시터가 형성되는 단계와, A data line including a drain electrode and a source electrode spaced apart from the drain electrode and a conductive pattern connected to the source electrode are formed on the gate insulating layer so as to overlap the gate electrode, and at the same time, the conductive pattern and the conductive Forming a storage capacitor including a gate insulating layer and a gate electrode under the pattern; 상기 스토리지 캐패시터를 가진 기판 상에 상기 소오스전극과 연결되는 투명전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.And forming a transparent electrode connected to the source electrode on a substrate having the storage capacitor. 제 25항에 있어서, 상기 드레인전극 및 소오스 전극을 구비한 데이터 배선 및 도전 패턴 형성은,26. The method of claim 25, wherein the data line and the conductive pattern formed with the drain electrode and the source electrode, 상기 게이트 절연막 상에 금속막을 형성하는 단계와,Forming a metal film on the gate insulating film; 상기 금속막을 패터닝하는 단계를 더 포함하는 액정표시장치의 제조방법.And patterning the metal film. 제 26항에 있어서, 상기 금속막은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 중 어느 하나인 것을 특징으로 하는 액정표시장치의 제조방법.27. The method of claim 26, wherein the metal film is one of molybdenum (Mo), titanium, tantalum, and molybdenum alloy (Mo alloy). 제 25항에 있어서, 상기 게이트 배선과 평행하게 배열된 공통배선을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.27. The method of claim 25, further comprising forming a common wiring arranged in parallel with the gate wiring. 제 28항에 있어서, 상기 소오스 전극은 일부위가 연장된 연장부를 갖도록 패터닝하며, 상기 연장부는 상기 공통 배선과 연결되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.29. The method of claim 28, wherein the source electrode is patterned to have an extended portion extending over a portion thereof, and the extension portion is formed to be connected to the common wiring. 제 25항에 있어서, 상기 게이트전극은 상기 도전 패턴과 연결되는 상기 소오스전극의 일부위를 노출하는 개구부를 갖도록 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.27. The method of claim 25, wherein the gate electrode is patterned to have an opening exposing a portion of the source electrode connected to the conductive pattern. 제 30항에 있어서, 상기 드레인 전극은 "⊂"자형으로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법. 31. The method of claim 30, wherein the drain electrode is patterned in a "⊂" shape. 제 31항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 동일 레벨 선 상에 배치되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.32. The method of claim 31, wherein the conductive pattern is formed on the same level line as the source electrode. 제 25항에 있어서, 상기 게이트 전극은 사각 형태로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.27. The method of claim 25, wherein the gate electrode is patterned in a square shape. 제 33항에 있어서, 상기 드레인전극은 "U"자형으로 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법. 34. The method of claim 33, wherein the drain electrode is patterned into a “U” shape. 제 34항에 있어서, 상기 도전 패턴은 상기 소오스 전극과 일정 간격을 두고 평행하게 배치되도록 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법. 35. The method of claim 34, wherein the conductive pattern is patterned to be parallel to the source electrode at a predetermined interval.
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