JP4754191B2 - Dllを含むメモリ装置 - Google Patents
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Description
メモリ装置はクロック入力バッファ2、DLL4、クロック出力バッファ6および出力制御部8を含む。
DLL4は、クロック入力バッファ2から出力された内部クロックCLKINと内部回路を介しフィードバックされたフィードバッククロックFBCLKの位相を比較する位相検出器10と、内部クロックCLKINの位相を遅延する遅延ライン11と、位相検出器10から出力された位相検出信号を利用して遅延ライン11の遅延率を制御する遅延ライン制御器12と、クロック入力バッファ2の遅延要素および遅延ライン11から出力された出力クロックCLKOUTがチップの外部に出力されるまでの遅延要素をモデリングした複製遅延モデル13を含む。
さらに、位相検出器10は遅延ライン制御器12(例えば、シフトレジスタアレイ)に比較情報を提供して遅延ライン11の遅延率を調節し、2つのクロックの位相の差を減少させる。
遅延ライン制御器12は、位相検出器10により検出された状態に従い遅延ライン11を制御する信号を出力するが、先立つ状態(lead)の場合は1回のシフトレフト信号DELUPを発生して遅延率を高め、立遅れた状態(lag)の場合は1回のシフトライト信号DELDNを発生して遅延率を低め、固定状態(lock)の場合はシフト信号を発生せず同期状態の信号LOCKを出力する。
出力制御部8は、クロック出力バッファ6から出力されたクロックCLKINTPを利用してDQSを発生する。
位相検出器10は、2つの位相検出部16,18および遅延部20を含む。ここで、遅延部20は1つの単位遅延セルで構成される。
先ず、図17はフィードバッククロックFBCLKおよび遅延フィードバッククロック信号FBCLKDの立ち上がりエッジが全て内部クロックCLKINの立ち上がりエッジより立遅れる場合を示すタイミング図である。したがって、図16に示す位相検出器10の第1の位相検出部16および第2の位相検出部18の出力信号DET1およびDET2は全てハイレベルとなり、遅延ライン制御器12は遅延ライン11の遅延率を増加させるための遅延増加信号DELUPを発生する。
遅延ライン11は、遅延ライン制御器12から出力された信号DELUPおよびDELDNに応じて遅延経路が設けられる直列連結された多数の単位遅延セル22を含む。
遅延ライン制御器12から遅延増加信号DELUPが出力されると遅延ライン11の遅延経路はAのように設けられて遅延率が増加し、遅延減少信号DELDNが出力されると遅延ライン11の遅延経路はBのように設けられて遅延率が減少する。
まず、図22は理想的な場合を示すタイミング図である。同期状態で複製遅延モデル13の遅延時間D1により遅延したフィードバッククロックFBCLKと内部クロックCLKINの立ち上がりエッジが一致し、このとき外部クロックCLKEXTとDLLの出力クロックCLKOUTがクロック出力バッファ6および出力制御部8による遅延時間D2により遅延したDQSの立ち上がりエッジが一致する。
図23に示されているように、同期状態で複製遅延モデル13の遅延時間D1により遅延したフィードバッククロックFBCLKと内部クロックCLKINの立ち上がりエッジが一致し、このときDQSの立ち上がりエッジが外部クロック信号CLKEXTの立ち上がりエッジと一致するためのDLL4の出力クロックCLKOUTが遅延しなければならない遅延時間D3が実際にDLLの出力クロックCLKOUTがクロック出力バッファ6および出力制御部8により遅延する遅延時間D2と同一でない場合、外部クロック信号CLKEXTとDQSの立ち上がりエッジが一致しない。
外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとDQSの位相を同期させるため前記内部クロックを遅延するDLLと、
前記DLLから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記DQSを発生する出力制御部とを含み、
前記DLLは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する位相検出器と、
前記位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力される第1の制御信号(制御信号TMSRPZ)及び第2の制御信号(制御信号TMRPZ)に応じて発生された多数の遅延設定データに基づいて遅延率が調整される複製遅延モデルとを含み、
前記複製遅延モデルは、
前記第1の制御信号(制御信号TMSRPZ)及び前記第2の制御信号(制御信号TMRPZ)に応じて前記多数の遅延設定データを発生する設定部を含み、
前記設定部は、リング構造を有する多数の単位シフト部を含み、前記多数の単位シフト部は、前記第1の制御信号(制御信号TMSRPZ)を順次反転するインバータから出力された第3の制御信号(信号TMSRPZD)に応じて制御され、前記多数の遅延設定データを出力することを特徴としている。
前記複製遅延モデルは、
多数の遅延経路と、
前記多数の遅延設定データにより前記多数の遅延経路の中から選択された1つの遅延経路に従い、前記DLLから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴としている。
前記単位シフト部は、
前記第2の制御信号(制御信号TMRPZ)を順次反転するインバータから出力された第4の制御信号(信号TMRP)及び第5の制御信号(信号TMRPZD)により制御され、入力端子に入力された信号を選択的に伝送する第1の伝送手段と、
前記第1の伝送手段により伝送された信号をラッチする第1のラッチ手段と、
前記第4の制御信号(信号TMRP)及び第5の制御信号(信号TMRPZD)により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第2の伝送手段と、
前記第2の伝送手段により伝送された信号をラッチする第2のラッチ手段とを含むことを特徴としている。
前記第2のラッチ手段は、前記第3の制御信号(信号TMSRPZD)により初期化されることを特徴としている。
遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から1つの遅延経路を選択する多数の選択手段をさらに含むことを特徴としている。
前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴としている。
外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとDQSの位相を同期させるため前記内部クロックを遅延するDLLと、
前記DLLから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記DQSを発生する出力制御部とを含み、
前記DLLは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する第1の位相検出器と、
前記第1の位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記外部クロックと前記DQSの位相を比較する複製遅延モデル制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力された第6の制御信号(同期状態信号LOCK)により前記複製遅延モデル制御器から出力された第7の制御信号(制御信号TMRPZ)に応じ遅延率が調節される複製遅延モデルとを含むことを特徴としている。
前記複製遅延モデルは、
多数の遅延経路と、
前記第6の制御信号(同期状態信号LOCK)及び第7の制御信号(制御信号TMRPZ)により前記多数の遅延経路の中から選択された遅延経路に従い、前記DLLから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴としている。
前記遅延調節部は、前記第6の制御信号(同期状態信号LOCK)及び前記第7の制御信号(制御信号TMRPZ)に応じ多数の遅延設定データを発生する設定部をさらに含むことを特徴としている。
前記設定部はリング構造を有し、前記第6の制御信号(同期状態信号LOCK)を順次反転するインバータから出力された第8の制御信号(制御信号TMRPZD)に応じて制御され、前記多数の遅延設定データを出力する多数の単位シフト部を含むことを特徴としている。
前記単位シフト部は、
前記第7の制御信号(制御信号TMRPZ)を順次反転するインバータから出力された第9の制御信号(信号TMRP)及び第10の制御信号(信号TMRPZD)により制御され、入力端子に入力された信号を選択的に伝送する第1の伝送手段と、
前記第1の伝送手段により伝送された信号をラッチする第1のラッチ手段と、
前記第9の制御信号(信号TMRP)及び第10の制御信号(信号TMRPZD)により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第2の伝送手段と、
前記第2の伝送手段により伝送された信号をラッチする第2のラッチ手段とを含むことを特徴としている。
前記設定部は、前記第6の制御信号(同期状態信号LOCK)がローレベルになると、前記多数の遅延設定データを初期化し初期値を出力することを特徴としている。
前記遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から1つの遅延経路を選択する多数の選択手段をさらに含むことを特徴としている。
前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴としている。
前記複製遅延モデル制御器は、
前記外部クロックと前記DQSの位相を比較する第2の位相検出器と、
前記第2の位相検出器から出力された信号に応じ、前記外部クロックに同期するクロックを発生する制御信号発生器とを含むことを特徴としている。
前記第2の位相検出器は、オートリフレッシュ命令またはリード命令によりイネーブルされることを特徴としている。
前記制御信号発生器は、前記遅延設定データが最大値を有する場合に初期化されることを特徴としている。
前記出力制御部は、オートリフレッシュ命令によりイネーブルされることを特徴としている。
さらに、本発明に係るDLLを含むメモリ装置によれば、DQSと外部クロック信号の位相を直接比較し、その結果に従い複製遅延モデルの遅延率を調節して工程誤差、温度または電圧変動による誤差を補正して外部クロック信号とDQS間のスキューを最小化することができるという効果がある。
以下、図面を参照しながら本発明に係る実施の形態を詳しく説明する。
メモリ装置はクロック入力バッファ24、DLL26、クロック出力バッファ28および出力制御部30を含む。
クロック入力バッファ24は、外部から入力された外部クロックCLKEXTを内部クロックCLKINにバッファリングする。
遅延ライン制御器36は、位相検出器32により検出された状態に従い遅延ライン34を制御する信号を出力するが、先立つ状態の場合は1回のシフトレフト信号DELUPを発生して遅延率を増加させ、立遅れた状態の場合は1回のシフトライト信号DELDNを発生して遅延率を減少させ、同期状態の場合はシフト信号を発生せず同期状態信号LOCKを出力する。
出力制御部30は、クロック出力バッファ28から出力されたクロックCLKINTPを利用してDQSを発生する。
複製遅延モデル38は設定部40、遅延調節部42および遅延部44を含む。
設定部40は、制御信号TMRPZおよびTMSRPZに応じて遅延設定データRPSET<0:4>を発生する。
遅延調節部42は、設定部40から出力された遅延設定データRPSET<0:4>に従って遅延率が調節され、DLL26から出力された出力クロックCLKOUTを設けられた遅延率に従い遅延させたクロックRCLKDLLを出力する。
遅延部44は、遅延調節部42から出力されたクロックRCLKDLLを所定時間遅延してフィードバッククロック信号FBCLKを出力する。
設定部40は、多数のインバータ46,48,50,52、フィードバック入力部54、多数の単位シフト部56およびフィードバック出力部58を含む。
インバータ46,48は制御信号TMSRPZを順次反転し、インバータ50,52は制御信号TMRPZを順次反転する。
単位シフト部56は伝送ゲート76,78、インバータ80,82,84,88,90およびNANDゲート86を含む。
伝送ゲート76(第1の伝送手段)は、インバータ50,52から出力された信号TMRPおよびTMRPZDにより制御されて入力端子に入力された信号INを選択的に伝送する。
インバータ80,82(第1のラッチ手段)は伝送ゲート76により伝送された信号をラッチし、インバータ84はインバータ80から出力された信号を反転する。
NANDゲート86およびインバータ88(第2のラッチ手段)は、インバータ48から出力された信号TMSRPZDに応じて伝送ゲート78により伝送された信号を選択的にラッチし、インバータ90はNANDゲート86から出力された信号を反転する。ここで、インバータ48から出力された信号TMSRPZDがローレベルの場合、入力端子に印加された信号に係わりなく出力端子から出力される信号OUTはローレベルに初期化される。
遅延調節部42は、多数のインバータ91〜121および多数の選択手段として多数の伝送ゲート(伝送手段)111,113,115,117,119を含む。
伝送ゲート111は、遅延設定データRPSET<0>およびインバータ110により反転された信号に応じ、出力クロックCLKOUTがインバータ100,101により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート113は、遅延設定データRPSET<1>およびインバータ112により反転された信号に応じ、出力クロックCLKOUTがインバータ91,92,102,103により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート115は、遅延設定データRPSET<2>およびインバータ114により反転された信号に応じ、出力クロックCLKOUTがインバータ91,92,93,94,104,105により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート117は、遅延設定データRPSET<3>およびインバータ116により反転された信号に応じ、出力クロックCLKOUTがインバータ91,92,93,94,95,96,106,107により形成された遅延経路を介し遅延した信号を選択的に伝送する。
伝送ゲート119は、遅延設定データRPSET<4>およびインバータ118により反転された信号に応じ、出力クロックCLKOUTがインバータ91,92,93,94,95,96,97,98,108,109により形成された遅延経路を介し遅延した信号を選択的に伝送する。
インバータ120,121は伝送ゲート111,113,115,117,119により伝送された信号を順次反転する。
DQSが外部クロックCLKEXTの位相の差が所定位相の差以上の場合、制御信号TMSRPZがハイレベルにイネーブルされて制御信号TMRPZが周期的にトグルする。したがって、制御信号TMRPZの第1周期でハイレベルに初期化されていたフィードバック入力部54から出力された遅延設定データRPSET<0>は第1の単位シフト56にシフトされ、同一の方法で制御信号TMRPZの周期毎に以前の単位シフト部56から出力された遅延設定データRPSET<i>は次の単位シフト部56にシフトされる。さらに、最終の単位シフト部56から出力された遅延設定データRPSET<4>は、制御信号TMRPZのトグルによりフィードバック出力部58およびフィードバック入力部54を介し再び最初の単位シフト部56にシフトされる。
メモリ装置はクロック入力バッファ122、DLL124、クロック出力バッファ126、出力制御部128および遅延モデル制御部138を含む。
クロック入力バッファ122は、外部から入力された外部クロックCLKEXTを内部クロックCLKINにバッファリングする。
出力制御部128は、クロック出力バッファ126から出力されたクロックCLKINTPを利用してDQSを発生する。さらに、出力制御部128ではオートリフレッシュ命令AREFによりメモリ装置が自動的にスキューを補正する場合、このような補正動作の進行がリード動作が進められる場合、またはメモリ素子がデータを外部に伝送しないオートリフレッシュ動作と同じ命令が入力されたときもバックグラウンド動作で動作することができる。したがって、リード動作でのみDQSが発生するのではなく、オートリフレッシュ動作でもDQSが発生して外部クロック信号CLKEXTとDQSの位相比較を行うことができる。
複製遅延モデル136は設定部144、遅延調節部146および遅延部148を含む。
設定部144は、制御信号TMRPZおよび同期状態信号LOCKに応じて遅延設定データRPSET<0:4>を発生する。
遅延調節部146は、設定部144から出力された遅延設定データRPSET<0:4>に従って遅延時間を調節する。
遅延部148は、遅延調節部146から出力されたクロック信号RCLKDLLを所定時間遅延してフィードバッククロック信号FBCLKを出力する。
さらに、図9に示した設定部144、遅延調節部146および遅延部148の詳細な構成は図3〜図5に示した実施例の構成と同一であるため、ここではこれの構成および動作説明は省略することにする。
制御信号発生部142はイネーブル部150、制御部152および発生部154を含む。
イネーブル部150は多数のインバータ156で構成されたインバータチェーンで構成され、出力クロックCLKOUTを所定時間遅延させて発生部154をイネーブルするストローブ信号STBを発生する。
制御部152はNORゲート158、伝送ゲート160およびインバータ161,162,163を含み、選択位相検出器140から出力された位相検出信号PDOUTおよび最終の設定データRPSET<4>を利用して比較信号INおよびINZを発生する。ここで、伝送ゲート160は比較信号INおよびINZのタイミングを合わせるため用いられる。
発生部154はラッチ型差動増幅器で構成され、イネーブル部150から出力されたストローブ信号STBによりイネーブルされ、制御部152から出力された比較信号INおよびINZの状態に従い制御信号TMRPZの状態を設ける。
先ず、図11はDQSが外部クロック信号CLKEXTに同期されて同期状態信号LOCKがハイレベルとなり、複製遅延モデル制御部138の選択位相検出器140から出力された位相検出信号PDOUTがハイレベルとなる場合を示すタイミング図である。
したがって、制御信号TMRPZはハイレベルを維持し、設定データRPSET<0:4>は初期状態に設けられ、遅延調節部146は最小遅延率に設けられる。
DQSが外部クロック信号CLKEXTに一定の位相の差以下を有する状態で同期されて同期状態信号LOCKがハイレベルとなったが、選択位相検出器140はDQSと外部クロック信号CLKEXTの位相の差が所定の位相の差以上であるため、位相検出信号PDOUTはローレベルとなる。
したがって、外部クロック信号CLKEXTに同期される制御信号TMRPZの1周期毎に設定データRPSET<0:4>はシフトされる。すなわち、遅延調節部146の遅延率が漸次増加する。
このとき、最終の設定データRPSET<4>がハイレベルとなると、制御信号発生部142により制御信号TMRPZはハイレベルに初期化される。したがって、遅延調節部146の遅延率は最大値に維持される。
DQSが外部クロック信号CLKEXTに一定の位相の差以下を有する状態で同期されて同期状態信号LOCKがハイレベルとなったが、選択位相検出器140はDQSと外部クロック信号CLKEXTの位相の差が所定の位相の差以上であるため、位相検出信号PDOUTはローレベルとなる。
したがって、外部クロック信号CLKEXTに同期される制御信号TMRPZの1周期毎に設定データRPSET<0:4>はシフトされる。すなわち、遅延調節部146の遅延率が漸次増加する。
このとき、DQSが外部クロック信号CLKEXTに所定の位相の差以下になって位相検出信号PDOUTがハイレベルとなると、制御信号TMRPZがハイレベルに維持されて現在の遅延調節部146の遅延率が維持される。
先ず、DQSが外部クロック信号CLKEXTに一定の位相の差以下になって同期状態信号LOCKがハイレベルとなったが、選択位相検出器140はDQSと外部クロック信号CLKEXTの位相の差が所定の位相の差以上であるため、位相検出信号PDOUTはローレベルとなる。
したがって、外部クロック信号CLKEXTに同期される制御信号TMRPZの1周期毎に設定データRPSET<0:4>はシフトされる。すなわち、遅延調節部146の遅延率が漸次増加する。
このとき、同期状態から外れて同期状態信号LOCKがローレベルとなって初期状態に設けられ、設定データRPSET<0:4>は初期値(“HLLLL”)に設けられて遅延調節部146の遅延率は最小値に再び設けられる。
以後、再び同期状態に進入して同期状態信号LOCKがハイレベルとなると、制御信号TMRPZの1周期毎に設定データRPSET<0:4>はシフトされる。すなわち、遅延調節部146の遅延率が漸次増加する。
26,124 DLL
28,126 クロック出力バッファ
30,128 出力制御部
32 位相検出器
130 位相検出器(第1の位相検出器)
34,132 遅延ライン
36,134 遅延ライン制御器
38,136 複製遅延モデル
40,144 設定部
42,146 遅延調節部
44,148 遅延部
56 単位シフト部
138 複製遅延モデル制御部(複製遅延モデル制御器)
140 選択位相検出器(第2の位相検出器)
142 制御信号発生部(制御信号発生器)
150 イネーブル部
152 制御部
154 発生部
Claims (18)
- 外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとDQSの位相を同期させるため前記内部クロックを遅延するDLLと、
前記DLLから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記DQSを発生する出力制御部とを含み、
前記DLLは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する位相検出器と、
前記位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力される第1の制御信号(制御信号TMSRPZ)及び第2の制御信号(制御信号TMRPZ)に応じて発生された多数の遅延設定データに基づいて遅延率が調整される複製遅延モデルとを含み、
前記複製遅延モデルは、
前記第1の制御信号(制御信号TMSRPZ)及び前記第2の制御信号(制御信号TMRPZ)に応じて前記多数の遅延設定データを発生する設定部を含み、
前記設定部は、リング構造を有する多数の単位シフト部を含み、前記多数の単位シフト部は、前記第1の制御信号(制御信号TMSRPZ)を順次反転するインバータから出力された第3の制御信号(信号TMSRPZD)に応じて制御され、前記多数の遅延設定データを出力することを特徴とするDLLを含むメモリ装置。 - 前記複製遅延モデルは、
多数の遅延経路と、
前記多数の遅延設定データにより前記多数の遅延経路の中から選択された1つの遅延経路に従い、前記DLLから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴とする請求項1に記載のDLLを含むメモリ装置。 - 前記単位シフト部は、
前記第2の制御信号(制御信号TMRPZ)を順次反転するインバータから出力された第4の制御信号(信号TMRP)及び第5の制御信号(信号TMRPZD)により制御され、入力端子に入力された信号を選択的に伝送する第1の伝送手段と、
前記第1の伝送手段により伝送された信号をラッチする第1のラッチ手段と、
前記第4の制御信号(信号TMRP)及び第5の制御信号(信号TMRPZD)により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第2の伝送手段と、
前記第2の伝送手段により伝送された信号をラッチする第2のラッチ手段とを含むことを特徴とする請求項1に記載のDLLを含むメモリ装置。 - 前記第2のラッチ手段は、前記第3の制御信号(信号TMSRPZD)により初期化されることを特徴とする請求項3に記載のDLLを含むメモリ装置。
- 遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から1つの遅延経路を選択する多数の選択手段をさらに含むことを特徴とする請求項2に記載のDLLを含むメモリ装置。
- 前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴とする請求項5に記載のDLLを含むメモリ装置。
- 外部から入力された外部クロックをバッファリングして内部クロックを発生するクロック入力バッファと、
前記外部クロックとDQSの位相を同期させるため前記内部クロックを遅延するDLLと、
前記DLLから出力された出力クロックをバッファリングするクロック出力バッファと、
前記クロック出力バッファから出力されたクロックを利用して前記DQSを発生する出力制御部とを含み、
前記DLLは、
前記内部クロックの位相を遅延する遅延ラインと、
前記クロック入力バッファから出力された内部クロックと内部回路を介しフィードバックされたフィードバッククロックの位相を比較する第1の位相検出器と、
前記第1の位相検出器から出力された位相検出信号を利用して前記内部クロックを遅延させる遅延率を調節する遅延ライン制御器と、
前記外部クロックと前記DQSの位相を比較する複製遅延モデル制御器と、
前記クロック入力バッファの遅延要素および前記遅延ラインから出力された前記出力クロックがチップの外部に出力されるまでの遅延要素をモデリングし、テストモード時に外部から入力された第6の制御信号(同期状態信号LOCK)により前記複製遅延モデル制御器から出力された第7の制御信号(制御信号TMRPZ)に応じ遅延率が調節される複製遅延モデルとを含むことを特徴とするDLLを含むメモリ装置。 - 前記複製遅延モデルは、
多数の遅延経路と、
前記第6の制御信号(同期状態信号LOCK)及び第7の制御信号(制御信号TMRPZ)により前記多数の遅延経路の中から選択された遅延経路に従い、前記DLLから出力された出力クロックを遅延する遅延調節部と、
前記遅延調節部から出力されたクロックを所定時間遅延する遅延部とを含むことを特徴とする請求項7に記載のDLLを含むメモリ装置。 - 前記遅延調節部は、前記第6の制御信号(同期状態信号LOCK)及び前記第7の制御信号(制御信号TMRPZ)に応じ多数の遅延設定データを発生する設定部をさらに含むことを特徴とする請求項8に記載のDLLを含むメモリ装置。
- 前記設定部はリング構造を有し、前記第6の制御信号(同期状態信号LOCK)を順次反転するインバータから出力された第8の制御信号(制御信号TMRPZD)に応じて制御され、前記多数の遅延設定データを出力する多数の単位シフト部を含むことを特徴とする請求項9に記載のDLLを含むメモリ装置。
- 前記単位シフト部は、
前記第7の制御信号(制御信号TMRPZ)を順次反転するインバータから出力された第9の制御信号(信号TMRP)及び第10の制御信号(信号TMRPZD)により制御され、入力端子に入力された信号を選択的に伝送する第1の伝送手段と、
前記第1の伝送手段により伝送された信号をラッチする第1のラッチ手段と、
前記第9の制御信号(信号TMRP)及び第10の制御信号(信号TMRPZD)により制御され、前記ラッチ手段にラッチされた信号を選択的に伝送する第2の伝送手段と、
前記第2の伝送手段により伝送された信号をラッチする第2のラッチ手段とを含むことを特徴とする請求項10に記載のDLLを含むメモリ装置。 - 前記設定部は、前記第6の制御信号(同期状態信号LOCK)がローレベルになると、前記多数の遅延設定データを初期化し初期値を出力することを特徴とする請求項10に記載のDLLを含むメモリ装置。
- 前記遅延調節部は、前記多数の遅延設定データに従い前記多数の遅延経路の中から1つの遅延経路を選択する多数の選択手段をさらに含むことを特徴とする請求項9に記載のDLLを含むメモリ装置。
- 前記多数の選択手段は、前記遅延設定データに一対一で対応して制御される多数の伝送手段で構成されることを特徴とする請求項13に記載のDLLを含むメモリ装置。
- 前記複製遅延モデル制御器は、
前記外部クロックと前記DQSの位相を比較する第2の位相検出器と、
前記第2の位相検出器から出力された信号に応じ、前記外部クロックに同期するクロックを発生する制御信号発生器とを含むことを特徴とする請求項9に記載のDLLを含むメモリ装置。 - 前記第2の位相検出器は、オートリフレッシュ命令またはリード命令によりイネーブルされることを特徴とする請求項15に記載のDLLを含むメモリ装置。
- 前記制御信号発生器は、前記遅延設定データが最大値を有する場合に初期化されることを特徴とする請求項15に記載のDLLを含むメモリ装置。
- 前記出力制御部は、オートリフレッシュ命令によりイネーブルされることを特徴とする請求項7に記載のDLLを含むメモリ装置。
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