KR20080065578A - 전계-차폐의 이용에 의한 픽셀 성능 향상 - Google Patents
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Abstract
액티브 메트릭스 디스플레이를 위한 픽셀 셀(100) 및 그것을 만들기 위한 방법은, 픽셀 패드(110) 및 상기 픽셀 패드를 활성화/비활성화시키기 위한 신호를 선택적으로 연결하는 박막 전계 효과 트랜지스터(106)를 포함한다. 전계 차폐(112)는 픽셀 패드의 적어도 일부분 위로 확장하여 절연층(102) 상에 형성되고 절연층을 통하여 픽셀 패드에 연결된다. 전계 차폐는 박막 트랜지스터 위로 확장하여 박막 트랜지스터와 픽셀 셀의 성능을 향상시키기 위해 이용되는 제 2 게이트(215)를 형성할 수 있다.
Description
이 개시는 액티브 메트릭스 디스플레이들에 대한 픽셀 셀들에 관련되며, 특히 성능을 향상시키기 위해 전계 차폐들(field shields)을 채용하는 박막 트랜지스터 디바이스들에 관련된다.
E-잉크 캡슐들은 그들에게 인가되는 전압들에 반응하고 이미지들을 생성하는데 이용된다. 그 캡슐은 캡슐 또는 셀에 인가되는 전압에 따라 반응하여 이동하는 흑백 잉크(E-잉크)를 포함한다. 전기 이동식(electrophoretic) E-잉크 디스플레이 상에서의 이미지 컨텐트를 바꾸기 위해서, 새로운 이미지 정보가 특정 양의 시간 동안(예컨대, 500ms - 1000ms)에 기록된다. 액티브-메트릭스의 리프레쉬 비율은 통상적으로 높고, 이로 인해 다수의 프레임들 동안(예컨대, 50Hz의 프레임 비율로 25~50 프레임들 동안)에 동일한 이미지 컨텐트를 어드레싱(addressing)하기도 한다.
도 1을 참조하여, E-잉크 캡슐(12)의 개략적 그림이 예시적으로 보여진다. 예를 들어, 흑색으로부터 백색으로 E-잉크의 어드레싱은 500ms로부터 1000ms까지의 인터벌 동안에 픽셀 커패시터 극판들(10a, 10b)이 -15V로 충전될 것을 요구한다. 이 시간 동안에 백색 입자들은 상부 전극(공통 전극)으로 이동하고, 반면에 흑색 입자들은 하부 전극(액티브-메트릭스 후면 전극)으로 이동한다. 흑색으로의 스위칭은 정극성(positive) 픽셀 전압을 요구한다. 픽셀 커패시터 상에서의 0V에서는 E-잉크가 스위칭되지 않는다.
도 2를 참조하여, 액티브-메트릭스 디스플레이에서의 픽셀(22)의 등가 회로(20)가 보여진다. 행 전극(24)은 다음 행에서의 픽셀들에 대하여 저장 커패시터를 형성한다. 액티브-메트릭스 디스플레이들은 한 번에 한 행(a row-at-a-time) 방식으로 구동된다. 1 프레임 시간 동안에, 박막 트랜지스터들(TFTs. 26)을 비-전도 상태(non-conducting state. +25V)로부터 전도 상태(conducting state. -25V)로 바꾸는 전압을 인가함으로써 모든 행들이 순차적으로 선택된다. 이러한 라인 선택 시간에, 선택된 행의 픽셀 커패시터들(28, 30)[즉, TFT의 드레인 측에서의 총 커패시턴스]은 열 전극(32)에 공급되는 전압[+/-15V, OV]으로 충전된다. 남은 프레임 시간(즉, 홀드 시간) 동안에 다른 행들이 어드레싱된다. 그 다음에 TFT(26)들은 그들의 비-전도 상태에 있고, 픽셀 커패시터들(28, 30) 상의 전하는 유지되어야 한다. 이미지 업데이트들 중에 액티브-메트릭스는 행 및 열 전극들, 픽셀 패드들 및 공통 전극에 대하여 0V에서 휴지 상태로 된다.
CDE는 디스플레이 효과를 제공하는 커패시터(30)이고, Cst는 저장 커패시터(28)이며, Cgd는 TFT(26)에서의 기생 게이트-드레인 커패시터(미도시)이다. 회로 20에서, 이전의 행 전극은 저장 커패시터 라인을 형성한다.
본 발명에 따라, 액티브 메트릭스 디스플레이들을 위한 픽셀 셀 및 그것을 만들기 위한 방법은, 픽셀 패드 및 상기 픽셀 패드를 활성화/비활성화시키기 위한 신호를 선택적으로 연결하는 박막 전계 효과 트랜지스터를 포함한다. 전계 차폐는 픽셀 전극들(예컨대, 픽셀 패드) 또는 트랜지스터의 적어도 일부분 위로 확장하여 절연층 상에 형성되고 절연층을 통하여 픽셀 패드/트랜지스터에 연결된다. 전계 차폐는 박막 트랜지스터 위로 확장하여 박막 트랜지스터와 픽셀 셀의 성능을 향상시키기 위해 이용되는 제 2 게이트를 형성할 수 있다.
액티브 메트릭스 디스플레이들을 위한 픽셀을 형성하기 위한 방법은, 픽셀 스택 위로 절연층을 형성하는 단계[여기서, 픽셀 스택은 박막 트랜지스터, 픽셀 패드 및 어드레싱 라인들(addressing lines)을 포함함] 및 픽셀 패드에 연결되는 전계 차폐를 형성하기 위해서 절연층 위로 형성되는 전도층을 패터닝(patterning)하는 단계를 포함한다. 전계 차폐는 상기 절연층을 통하여 상기 픽셀 패드에 연결되고 상기 트랜지스터 성능을 향상시키는 제 2 게이트를 형성하기 위해서 상기 박막 트랜지스터의 적어도 일부분 위로 확장한다.
다른 단계들은 상기 박막 전계 효과 트랜지스터에 대한 on-전류를 증가시키기 위해서 상기 픽셀 패드와 전계 차폐를 활성화시키는 단계를 포함할 수 있다. 상기 절연층을 형성하는 단계는 상기 박막 트랜지스터에 대한 성능 기준에 따라 상기 절연층의 두께를 설정하는 단계를 포함할 수 있다. 상기 전도층을 패터닝하는 단계는 제 1 픽셀 셀의 전계 차폐가 인접 셀의 박막 트랜지스터 위로 또는 인접 셀의 픽셀 패드 위로 확장하도록 상기 전도층을 패터닝하는 단계를 포함할 수 있다.
이 개시는 다음의 도면들을 참조하여 바람직한 실시예들에 대한 다음의 설명을 자세하게 제시할 것이다.
도 1은 종래 기술에 따른 E 잉크 디스플레이를 보여주는 개략적 그림이다.
도 2는 종래 기술에 따라 E 잉크 디스플레이들을 포함하는 액티브 메트릭스 디스플레이를 위한 픽셀 셀을 보여주는 개략적 그림이다.
도 3은 액티브 디스플레이 픽셀 셀에 대한 예시적 스택을 보여주는 단면도이다.
도 4는 도 3의 스택에 상응하는 픽셀 셀의 정면도이다.
도 5는 일 실시예에 따라, 도 3의 스택 상에 형성되는 절연층과 전계 차폐를 보여주는 단면도이다.
도 6은 도 5의 스택에 상응하는 픽셀 셀의 정면도이다.
도 7은 제 2 게이트를 보여주는 도 6 및 7에서 보여진 액티브 메트릭스 디스플레이를 위한 픽셀 셀을 보여주는 개략적 도면이다.
도 8은 도 7의 픽셀 셀에서의 박막 트랜지스터에 대한 특성 곡선들의 도면이다.
도 9 및 도 10은 절연층과 전계 차폐의 형성에 대한 대안적 실시예들을 보여준다.
도 11은 대안적 실시예에 따라, 이웃하는 픽셀 셀의 트랜지스터 위로 확장하 는 전계 차폐를 가지는 픽셀 셀의 정면도이다.
도 12는 도 11에서 보여진 액티브 메트릭스 디스플레이를 위한 픽셀 셀을 보여주는 개략적 그림이다.
본 개시의 이러한 및 다른 목적들, 특징들 및 이점들은 그 예시적인 실시예들에 대한 다음의 자세한 설명으로부터 명백해질 것이다. 그 자세한 설명은 수반하는 그림들과 관련되어 읽어져야 한다.
본 개시는 향상된 픽셀 회로를 제공하며, 그 픽셀 회로는 픽셀 회로에 연관된 박막 트랜지스터의 성능을 향상시키기 위하여 전계 차폐를 포함한다. 본 발명의 실시예들에 따른 전계 차폐된 후면(field shielded backplane)은 픽셀 스택(stack)에 추가적인 메탈층(예컨대, 제 3 메탈층)을 부가함으로써 디스플레이의 광학적 성능을 증가시킨다. 더하여 추가적인 기능은 전계-차폐층에게 주어지며, 이것은 전계-차폐층을 TFT들의 제 2 게이트로서 이용함으로써 픽셀 TFT들의 스위칭 특성들을 향상시키는 것을 포함한다. 여기서의 실시예들은 디스플레이의 높은 광학적 성능을 보유하면서 TFT의 on-전류(on-current)를 향상시킨다.
이제 본 발명의 예시적인 실시예들이 유기(organic) TFT 픽셀의 관점에서 설명될 것이나, TFT 픽셀 회로는 본 발명의 가르침들으로부터 이익을 얻을 수 있다. 또한, 본 발명은 액정 디스플레이들, E 잉크 디스플레이들 또는 다른 어떤 디스플레이 또는 디바이스와 같은 디바이스들에 관한 어떠한 픽셀 회로들을 포함할 수 있다.
이제 같은 참조번호들은 동일하거나 비슷한 요소들을 나타내는 그림들을 참조한다. 먼저 도 3을 참조한다. 스택(40)은 유기 TFT들 픽셀 회로들에 이용될 수 있다. 예를 들어, 도 3에 도시된 바와 같이 액티브-메트릭스 회로는 플라스틱 포일들(42. 기판) 상에서 프로세싱된다. 플라스틱 포일들은 유연한 디스플레이로 집적될 수 있는 액티브-메트릭스(AM: active-matrix) 후면이 된다. 다양한 층들에 대하여 이용될 수 있는 가능한 물질들이 표 1에서 보여진다. 바람직한 스택(40)은 높은 전도성의 게이트층(44)[예컨대, 불활성 메탈(noble metal) 또는 인듐-주석 산화물(indium-tin oxide)]으로부터 시작하고, 유기 절연층(organic insulator layer. 46), 제 2 전도층(48) 및 유기 반-전도층(organic semiconducting layer. 50)이 뒤따른다. 유기층들(46, 50)은 바람직하게는 스핀-코팅(spin-coating)에 의해 놓여 진다(deposited). 그 층들은 본질적 감광성(intrinsic photosensitivity)의 층들[예컨대, 절연층]을 이용함으로써 또는 포토레지스트(photoresist)를 이용함으로써[예컨대, 반도체들 및 전도체들의 대부분에 대하여] 포토 리소그래피(photolithography)에 의해 패터닝될 수 있다(patterned). 층 48은 열 전극(47)과 픽셀 패드(110)를 형성하고, 층 44는 행 전극(45)을 형성한다.
표 1은 폴리머 일렉트로닉스(polymer electronics)를 가지는 액티브-메트릭스 회로에 대해 이용될 수 있는 예시적인 물질들을 보여준다.
스택(40)은 본 발명에 따른 특징들을 제공하기 위한 기초로서 채용될 수 있다. 스택(40)은 다른 픽셀 회로들로 대체될 수 있고, 본 발명의 가르침들로부터 여전히 이익을 얻을 수 있다.
도 4를 참조하여, 액티브 메트릭스 후면의 현재 픽셀 셀 레이아웃(layout)이 예시적으로 보여진다. 제 1 영역들(55)은 반도체 지대들(islands)의 위치들을 보여준다. 제 2 영역들(60)은 제 1 메탈층을 나타낸다. 제 3 영역들(65)은 제 2 메탈층을 보여주고, 반면에 연속적인 절연층은 도시되어 있지 않다. 도 4에서 후면 디자인의 픽셀 레이아웃은 아직 전계 차폐를 포함하지 않고 있다.
도 5를 참조한다. 스택(100)은 유기 일렉트로닉스(organic electronics)를 가지는 디스플레이들에 대하여 채용될 수 있는, 유기 TFT를 가지는 하나의 픽셀에 대한 전계-차폐된 스택을 포함한다. 이 실시예에서, 두 개의 층들이 도 3의 스택 40에 예시적으로 부가된다. 절연층(102) 및 전도층(104)은 스택 40 상에 형성된다. 이 스택(100)의 일부 이점들은, 전계 차폐 전극에 의해 행 및 열 전극들의 전기적 전계들을 차폐함(shielding)으로부터 기인하는 더 높은 콘트라스트(contrast), 더 낮은 광학적 크로스토크(crosstalk) 및 픽셀들의 더 균일한 스위칭을 포함한다.
절연층(102)은 포토레지스트 물질이나 다른 유기 절연 물질을 포함할 수 있다. 절연층(102)은 TFT(106)의 일부를 형성하는 반도체 물질(50) 위로 형성된다. 반도체 물질(50)은 무기(inorganic) 또는 유기 반도체 물질을 포함할 수 있다. 하나의 실시예에서, 물질 50은 펜타신(pentacene)을 포함하며, 다른 물질들도 또한 채용될 수 있다. 절연층(102)을 준비한 후에, 전도층(104)이 절연층(102) 상에 형성된다. 절연층(102)은 절연층(102)을 관통하는 비어 연결들(via connections. 108)을 허용하기 위해서 개구들(openings)을 형성하도록 패터닝될 수 있다. 비어들(108)은 전도층과 함께 형성될 수도 있고[예컨대, 이중 물결무늬 테크닉(dual damascene technique)을 이용하여], 층 104와는 별도로 형성될 수도 있다. 전도층(104)은 예컨대, 금(Au), 알루미늄(Al), 구리(Cu), 인듐-주석 산화물(Indium-tin oxide), 팔라듐(Pd), 백금(Pt), ZnSnO3, SnO2:F, 은(Ag) 또는 다른 어떤 적당한 전도체를 포함할 수 있다.
전도층(104)은 층 48(도 3 참조)으로부터 형성된 픽셀 패드(110)에 연결된다. 전도층(104)은 픽셀 패드(110) 위로 전계 차폐(112)를 형성하고, 더하여 픽셀 패드(110)[또는 다른 픽셀 전극들]의 적어도 일부분 위로 확장하며, 바람직한 실시예에서는 TFT(106)의 적어도 일부분 위로 확장한다. 이러한 방식으로, 전계 차폐(112)는 TFT(106)와 용량성 관계(capacitive relationship)를 형성하며, 이는 TFT 성능을 향상시키기 위해 채용될 수 있고 여기 아래에서 설명될 것이다. 박막 전계 효과 트랜지스터(thin film field effect transistor. 106)는 전도성 부분 및/또는 반-전도성 부분 사이에 유기 층간 유전층(organic interlayer dielectric layer. 46)을 포함할 수 있다.
도 6을 참조하여, 액티브 메트릭스 후면의 전계-차폐된 픽셀 회로가 예시적으로 보여진다. 제 1 영역(120)은 전도층(104)[전계 차폐]을 보여준다. 제 2 영역들(125)은 반도체 지대들(islands)의 위치들을 보여준다. 제 3 영역들(130)은 제 1 메탈층을 나타낸다. 제 4 영역들(135)은 제 2 메탈층을 보여주고, 반면에 연속적인 절연층은 도시되어 있지 않다.
이상적인 픽셀 TFT는 픽셀에서 작은 영역을 차지하면서도 높은 on-전류를 나른다. 한가지 문제는 이러한 이상적인 것이 달성되지 않는다는 것이며, 특히 유기 일렉트로닉스(organic electronics)에 대해서는 더욱 그러하다. on-전류가 높을수록, 행해질 수 있는 디스플레이가 커진다. TFT 영역이 작을수록, 액티브-메트릭스 후면의 수율이 높아진다.
본 발명에 따라, 층 104를 TFT(106)의 "제 2 게이트"로 이용함으로써(도 7 참조), 전도층(104)은 디스플레이에 대한 전계-차폐를 제공하고, 이것은 TFT(106)의 on-전류를 증가시킬 수 있는 기회를 제공하며, 그러면서도 그것의 영역은 증가되지 않는다. 층 104에 형성된 제 2 게이트의 상이한 값들에 대한 전달 특성이 도 8에서 예시적으로 보여진다.
도 7을 참조하여, 전계 차폐된 픽셀에 대한 등가 액티브-메트릭스 픽셀 회로(200)가 일 실시예에 따라 예시적으로 보여진다. 액티브-메트릭스 디스플레이를 형성하는 다수의 픽셀들 중의 일부일 수 있는 단일 픽셀(202)이 보여진다. 행 전극(224)은 다음 행에서의 픽셀들에 대하여 저장 커패시터를 형성한다. 액티브-메트릭스 디스플레이들은 한 번에 한 행(a row-at-a-time) 방식으로 구동된다. 1 프레임 시간 동안에, 박막 트랜지스터들(TFTs. 226)을 비-전도 상태(non-conducting state)로부터 전도 상태(conducting state)로 바꾸는 전압을 인가함으로써 모든 행들이 순차적으로 선택된다. 이러한 라인 선택 시간에, 선택된 행의 커패시터들(228, 230) 및 TFT(226)의 게이트와 드레인 사이의 커패시턴스[즉, TFT의 드레인 측에서의 총 커패시턴스]는 열 전극(232)에 공급되는 전압[예컨대, +/-15V, OV]으로 충전된다.
남은 프레임 시간(즉, 홀드 시간) 동안에 다른 행들이 어드레싱된다. 그 다음에 TFT(226)들은 그들의 비-전도 상태에 있고, 픽셀 커패시터들(228, 230) 상의 전하는 유지된다. 이미지 업데이트들 중에 액티브-메트릭스는 행 및 열 전극들, 픽셀 패드들 및 공통 전극에 대하여 0V에서 휴지 상태로 된다.
CDE는 디스플레이 효과를 제공하는 커패시터(230)이고, Cst는 저장 커패시터(228)이며, Cgd는 TFT(226)에서의 기생 게이트-드레인 커패시터이다. 회로 200에서, 이전의 행 전극은 저장 커패시터 라인을 형성한다. 픽셀 패드(110)는 TFT(226)의 제 2 게이트(215)를 형성한다.
도 8을 참조하여, 20V의 단계들로 +100V로부터 -100V까지의 픽셀 전극[즉, 제 3 메탈층(104)] 전압들(VP)에 대하여 0.01cm2/Vs의 이동도를 가지는 전계 차폐된 유기 TFT의 전달 특성이 예시적으로 보여진다. 트랜지스터를 통하는 드레인 전류(ID)가 게이트 전압(VG)에 대응하여 그려진다. 삽입된 그림 300은, TFT의 채널 길이가 5 마이크론(5 microns)이고, 폭이 1000 마이크론이며, 공급 전압(VD)이 -1V인 경우에, 픽셀 전극 전압(VP)의 함수로서의 추출된 임계 전압(VT)을 보여준다.
전계 차폐가 없으면, 픽셀이 정극성(positive) 전압으로 충전되는 경우에 비해서 부극성(negative) 전압으로 충전되는 경우에 TFT의 on-전류가 더 낮다. 이것은 부극성 전압으로 충전되는 경우에서의 더 낮은 소스-게이트 전압 때문이다. 그러므로, 부극성 전압으로의 픽셀 충전은 픽셀 TFT의 사이즈에 대한 결정적 인자들 중의 하나이다.
전계 차폐함(field shielding)이 있으면, 부극성 전압으로의 충전 중에서의 on-전류가 제 2 게이트(215. 도 7 참조) 상의 부극성 전압으로 인해 증가된다. 정극성 전압으로의 충전 중에서의 on-전류는 더 낮아질 것이다. 이것은 더 대칭적인 충전 특성 및 더 작은 픽셀 TFT를 이용하는 것에 대한 가능성으로 귀결된다.
디스플레이에서 제 2 게이트(215)의 상이한 구성들을 이용함으로써 다수의 대안적인 실시예들이 채용될 수 있다.
도 9를 참조한다. 절연층(102)은 TFT(106) 및 픽셀 셀의 다른 영역들 위로 상이한 두께들을 제공하기 위해서 패터닝되거나 변경될 수 있다. 이것은 반도체(50)와 전계 차폐(113) 사이의 적당한 절연층 두께를 선택함으로써 제 2 게이트(215. 도 7 참조)를 조정한다. 전계 차폐(113)와 행 및 열 전극들(층 44, 층 48) 간의 전기적 크로스토크를 각각 회피하기 위해서, 전계 차폐 절연층(102)이 가능한 한 두껍게 되도록 하는 것이 바람직하다. 반면에 절연층(102)이 얇은 경우에, 전도층(104)은 그것의 제 2 게이트로서의 효과로 인해 TFT의 on-전류를 증가시킬 수 있다.
도 10을 참조한다. 절연층(102)에 대하여 2 개의 상이한 절연층들(150, 152)이 채용될 수 있다. 전계 차폐(113)와 반도체(50) 사이의 유전층의 적당한 두께를 제공하기 위해서 층 150이 채용될 수 있다. 층 152는 다른 영역들에서 절연층에 대하여 상이한 두께를 제공하면서 층 150 상에 형성되고 패터닝될 수 있다. 층 150과 층 152는 동일한 물질 또는 상이한 물질들을 포함할 수 있다. 층 150과 층 152는 비어 홀들(via holes) 또는 다른 구조들을 형성하도록 패터닝된다. 더 높은 on-전류와 전기적 크로스토크 간의 절충을 회피하기 위해서, TFT(106)의 영역에서의 얇은 제 2 절연층(150) 및 두꺼운 절연층(152)이 픽셀의 나머지에 적용될 수 있다. 이것은 on-전류의 증가를 최대화시키며, 반면에 전기적 크로스토크는 최소화된다.
이 스택은 다수의 방식으로 만들어질 수 있다. 반도체(50)를 패터닝하는데 이용되는 저항(층 150)의 스트립핑(stripping)을 생략하는 것이 그 한가지 가능성이다. TFT(106)의 영역에 제 2 절연층(152)을 패터닝하는 것이 반도체(50)를 패터닝하는 것의 뒤를 따른다. 저항(150)의 두께는 약 1 마이크론일 수 있고, 반면에 절연층(152)은 더 두꺼울 수 있다(예컨대, 5 마이크론). 또한, 다른 두께들도 계획될 수 있다.
도 11을 참조하여, 유기 TFT를 가지는 하나의 픽셀에 대한 전계-차폐된 스택이 보여진다. 제 2 게이트(215)는 TFT(226) 및/또는 다음 행에서의 픽셀 패드(110) 사이에서 전계 차폐(112)의 오버랩(overlap)에 의해 형성된다. 제 2 게이트(215)를 이용하여, on-전류에 대한 부스팅이 제공된다.
제 2 게이트(215)는 인접 픽셀 셀에서 다음의 픽셀 패드(110')에 연결된다. 등가 회로가 도 12에 예시적으로 보여진다.
도 12를 참조하여, 도 11의 전계 차폐된 픽셀 구조에 대한 실시예에 대하여 액티브-메트릭스 픽셀 개략도가 보여진다. 인접 행의 픽셀 전극(110')은 연결 231에 의해 TFT(226)의 제 2 게이트(215)에 연결된다.
도 11 및 도 12에 도시된 구조의 일부 이점들을 설명하기 위해서, 다음의 예시가 제공된다. 픽셀 패드(110)는 예를 들면 +15V와 -15V 사이에서 구동된다. 픽셀이 리프레쉬된(refreshed) 때에, 게이트 전극(G)[예컨대, 행 라인(224)]은 +25V로부터 -25V로 설정된다. 게이트 전극(G)은 다음 행의 픽셀들의 저장 커패시터이다. 그러므로, 이 다음 행의 픽셀들은 리프레쉬 구간 동안에 -65V와 -35V 사이의 픽셀 전압으로 설정된다. 픽셀의 제 2 게이트(215)를 다음 행에서의 픽셀의 픽셀 패드에 연결함으로써, 이러한 큰 부극성 전압이 리프레쉬 동안에 TFT(226)에 인가된다. 도 8에서 보여지는 바와 같이, 이것은 이 시간 동안에 3-5 배 큰 on-전류의 요인이 된다. 리프레쉬 구간 후에, 게이트(G)는 +25V로 리셋된다. 그리고 다음 행에서의 픽셀 패드(110)가 +15V와 -15V 사이의 정규 픽셀 전압으로 리셋된다. 이것은 두 리프레쉬 구간들 사이의 시간에서 픽셀에서의 누설 전류가 충분히 낮게 유지되도록 보장한다.
인접 픽셀 셀의 박막 전계 효과 트랜지스터와의 용량성 관계(capacitive relationship)를 형성하여 그 트랜지스터의 성능을 향상시키기 위해서, 전계 차폐는 인접 픽셀 셀의 박막 전계 효과 트랜지스터의 일부분 위로 확장될 수 있다. 비슷하게, 인접 픽셀 셀의 픽셀 패드와의 용량성 관계를 형성하여 그 픽셀 패드의 성능을 향상시키기 위해서, 전계 차폐는 인접 픽셀 셀의 픽셀 패드의 일부분 위로 확장될 수 있다.
여기서 설명된 실시예들은 다른 실시예들과 결합될 수 있다. 예를 들어, 전계 차폐와 TFT(예컨대, 제 2 게이트) 간의 갭(gap)은 설명된 바와 같이 제 2 게이트가 다음 행의 픽셀 패드에 연결되는 때에 조정될 수 있다. 또한 다른 결합들도 계획될 수 있다.
본 발명의 이점들 양상들은 광학적 디스플레이 성능을 최적으로 유지하면서 TFT 영역을 더 작게 만들 수 있다는 점을 포함한다. 이것은 디스플레이들의 수율을 증가시키고, 유기 TFT들의 현재 성능을 유지하면서 더 큰 디스플레이들이 만들어질 수 있도록 한다. 어플리케이션 영역들은 모든 액티브-메트릭스 디스플레이들을 포함한다. 이 디스플레이들은 전계 차폐된 디자인을 포함할 수 있다. 또한 본 발명은 유기 일렉트로닉스 외의 다른 기술들에도 적용될 수 있다. 예를 들어, 비결정성 실리콘(amorphous silicon) 또는 다-결정성 실리콘(poly-crystalline silicon)도 역시 채용될 수 있다.
전계-차폐의 이용에 의한 픽셀 성능 향상에 대한 바람직한 실시예들이 설명되었고, 그 실시예들은 예시적인 것이며 제한적인 것이 아니다. 이상의 가르침들에 비추어 변경들 및 변형들이 당업자에 의해 행해질 수 있다는 점이 지적된다. 그러므로 개시된 특정 실시예들에서 변화들이 행해질 수 있는 것으로 이해되어야 한다. 그 변화들은 첨부된 청구항들에 의해 윤곽이 잡힌 바와 같이 여기에 개시된 실시예들의 범위 및 사상에 속한다. 특허법에 의해 요구되는 상세들 및 특이성을 설명하였고, 청구하는 것 및 Letters Patent에 의해 보호되기를 원하는 것이 첨부된 청구항들에서 제시된다.
Claims (19)
- 액티브 메트릭스 디스플레이를 위한 픽셀 셀에 있어서,픽셀 패드(110);상기 픽셀 패드를 활성화/비활성화시키기 위한 신호를 선택적으로 연결하는 박막 전계 효과 트랜지스터(106);상기 픽셀 셀(110)의 전극 또는 상기 트랜지스터(106)의 적어도 일부분 위로 확장되도록 절연층(102) 상에 형성되고 상기 절연층을 통하여 상기 트랜지스터에 연결되는 전계 차폐(112);를 구비하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 유기 반도체 물질(organic semiconductor material)을 포함하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 유기 층간 유전층(organic interlayer dielectric layer)을 포함하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 행 전극(45) 상의 신호에 따라 열 전극(47)을 상기 픽셀 패드(110)에 선택적으로 연결하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,상기 박막 전계 효과 트랜지스터와의 용량성 관계(capacitive relationship)를 형성하여 상기 트랜지스터의 성능을 향상시키기 위해서, 상기 전계 차폐(112)는 상기 박막 전계 효과 트랜지스터의 일부분 위로 확장하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,인접 픽셀 셀의 박막 전계 효과 트랜지스터와의 용량성 관계를 형성하여 상기 트랜지스터의 성능을 향상시키기 위해서, 상기 전계 차폐(112)는 상기 인접 픽셀 셀의 상기 박막 전계 효과 트랜지스터(106)의 일부분 위로 확장하는 것을 특징으로 하는 픽셀 셀.
- 제 1 항에 있어서,인접 픽셀 셀의 픽셀 패드와의 용량성 관계를 형성하여 상기 픽셀 패드의 성능을 향상시키기 위해서, 상기 전계 차폐(112)는 상기 인접 픽셀 셀의 픽셀 패드(110)의 일부분 위로 확장하는 것을 특징으로 하는 픽셀 셀.
- 액티브 메트릭스 디스플레이를 위한 픽셀 셀에 있어서,픽셀 패드(110);상기 픽셀 패드를 활성화/비활성화시키기 위한 신호를 선택적으로 연결하는 박막 전계 효과 트랜지스터(106);상기 트랜지스터 성능을 향상시키는 제 2 게이트(215)를 형성하기 위해서 상기 트랜지스터(106)의 적어도 일부분 위로 확장되도록 절연층(102) 상에 형성되고 상기 절연층을 통하여 상기 트랜지스터에 연결되는 전계 차폐(112);를 구비하는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 유기 반도체 물질을 포함하는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 유기 층간 유전층을 포함하는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 박막 전계 효과 트랜지스터(106)는 행 전극(45) 상의 신호에 따라 열 전극(47)을 상기 픽셀 패드에 선택적으로 연결하는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 절연층(102)은 상기 전계 차폐와 상기 픽셀 셀의 다른 영역들 사이에서보다 상기 전계 차폐와 상기 박막 전계 효과 트랜지스터 사이에서 상이한 두께를 가지는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 절연층(102)은 상기 전계 차폐와 상기 픽셀 셀의 다른 영역들 사이에서보다 상기 전계 차폐와 상기 박막 전계 효과 트랜지스터 사이에서 더 작은 두께를 가지는 것을 특징으로 하는 픽셀 셀.
- 제 8 항에 있어서,상기 전계 차폐(112)에 의해 형성되는 상기 제 2 게이트(215)는 상기 박막 전계 효과 트랜지스터에 대하여 on-전류(on-current)를 증가시키는 것을 특징으로 하는 픽셀 셀.
- 액티브 메트릭스 디스플레이들을 위한 픽셀을 형성하기 위한 방법에 있어서,픽셀 스택(40) 위로 절연층(102)을 형성하는 단계[여기서, 상기 픽셀 스택은 박막 트랜지스터(106), 픽셀 패드(110) 및 어드레싱 라인들(addressing lines. 45, 47)을 포함함]; 및상기 픽셀 패드에 연결되는 전계 차폐(112)를 형성하기 위해서 상기 절연층 위로 형성되는 전도층을 패터닝(patterning)하는 단계[여기서, 상기 전계 차폐는 상기 절연층을 통하여 상기 픽셀 패드에 연결되고 상기 트랜지스터 성능을 향상시키는 제 2 게이트(215)를 형성하기 위해서 상기 박막 트랜지스터의 적어도 일부분 위로 확장함];를 구비하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 박막 전계 효과 트랜지스터에 대한 on-전류를 증가시키기 위해서 상기 픽셀 패드(110)와 전계 차폐(112)를 활성화시키는 단계;를 더 구비하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 절연층을 형성하는 단계는,상기 박막 트랜지스터에 대한 성능 기준에 따라 상기 절연층(102)의 두께를 설정하는 단계;를 구비하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 전도층을 패터닝하는 단계는,제 1 픽셀 셀의 전계 차폐(112)가 인접 셀의 박막 트랜지스터 위로 확장하도록 상기 전도층을 패터닝하는 단계;를 구비하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 전도층을 패터닝하는 단계는,제 1 픽셀 셀의 전계 차폐(112)가 인접 셀의 픽셀 패드 위로 확장하도록 상기 전도층을 패터닝하는 단계;를 구비하는 것을 특징으로 하는 방법.
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