JP2019083226A - 電子機器及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 title claims description 5
- 239000004020 conductor Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005452 bending Methods 0.000 claims description 8
- 229920001940 conductive polymer Polymers 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 96
- 239000010410 layer Substances 0.000 description 94
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000005401 electroluminescence Methods 0.000 description 12
- 239000010409 thin film Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical class [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000006059 cover glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000002082 metal nanoparticle Substances 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- MAGFQRLKWCCTQJ-UHFFFAOYSA-M 4-ethenylbenzenesulfonate Chemical compound [O-]S(=O)(=O)C1=CC=C(C=C)C=C1 MAGFQRLKWCCTQJ-UHFFFAOYSA-M 0.000 description 1
- 229920000144 PEDOT:PSS Polymers 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Abstract
【課題】配線の不良を防止することを目的とする。【解決手段】電子機器は、多層になった複数の配線を含む多層構造と、複数の配線に含まれる第１配線６０及び第２配線６２を電気的に接続するように多層構造の表面に設けられた導電材料７０と、を含む。多層構造の表面は、第１凹部６６を有する。導電材料７０は、第１凹部６６に入って、多層構造の表面に載る。導電材料７０の上面は、第１凹部６６に対応する第２凹部７２を有する。第２凹部７２の底面は、第１配線６０の上面よりも上にある。【選択図】図３
Description
本発明は、電子機器及びその製造方法に関する。
電子機器の回路層は、複数の配線及び複数の絶縁層が交互に積層された多層構造になっている（特許文献１）。上下の配線は、絶縁層のコンタクトホールを介して電気的に接続される。コンタクトホールはエッチングによって形成され、多層を貫通するコンタクトホールを一括して形成すれば工程数を減らすことができる。
コンタクトホールの内部に導電部材を設ける方法として、スパッタリングのように材料を堆積させる方法を適用すると、立ち上がる内壁面には材料が堆積しにくいため、電気的に接触不良の懸念がある。あるいは、絶縁層の上下に配線が延びる場合、下の配線によって絶縁層の表面にできる凹凸に載る配線は、段差があることで材料が堆積しにくいため、切れてしまうことが懸念される。
本発明は、配線の不良を防止することを目的とする。
本発明に係る電子機器は、多層になった複数の配線を含む多層構造と、前記複数の配線に含まれる２つ以上の配線を電気的に接続するように前記多層構造の表面に設けられた導電材料と、を含み、前記多層構造の前記表面は、第１凹部を有し、前記導電材料は、前記第１凹部に入って、前記多層構造の前記表面に載り、前記導電材料の上面は、前記第１凹部に対応する第２凹部を有し、前記第２凹部の底面は、前記２つ以上の配線の最上層の上面よりも上にあることを特徴とする。
本発明によれば、導電材料の上面にある第２凹部は、２つ以上の配線の最上層の上面よりも上にある深さに抑えられているので、破断の可能性が小さくなっており、配線の不良を防止することができる。
本発明に係る電子機器の製造方法は、多層になった複数の配線を含み、表面に第１凹部を有する多層構造を形成する工程と、前記複数の配線に含まれる２つ以上の配線を電気的に接続するために、前記多層構造の前記表面に載って前記第１凹部に入るように、ペースト状、液状又はゲル状の導電材料を設ける工程と、を含み、前記導電材料は、上面に前記第１凹部に対応する第２凹部を有し、前記第２凹部の底面が前記２つ以上の配線の最上層の上面よりも上にくるように設けることを特徴とする。
本発明によれば、導電材料の上面にある第２凹部は、２つ以上の配線の最上層の上面よりも上にある深さに抑えられているので、破断の可能性が小さくなっており、配線の不良を防止することができる。
以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る電子機器の斜視図である。電子機器は、表示装置、特に、有機ＥＬ（Electroluminescence）表示装置である。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。表示装置は、表示領域ＤＡ及び表示領域ＤＡを囲む周辺領域ＰＡを含む。周辺領域ＰＡは表示領域ＤＡの外側にある。周辺領域ＰＡには、フレキシブルプリント基板１２が接続されている。フレキシブルプリント基板１２には、画像を表示するための素子を駆動するための集積回路１５が搭載される。
図１は、本発明の第１の実施形態に係る電子機器の斜視図である。電子機器は、表示装置、特に、有機ＥＬ（Electroluminescence）表示装置である。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。表示装置は、表示領域ＤＡ及び表示領域ＤＡを囲む周辺領域ＰＡを含む。周辺領域ＰＡは表示領域ＤＡの外側にある。周辺領域ＰＡには、フレキシブルプリント基板１２が接続されている。フレキシブルプリント基板１２には、画像を表示するための素子を駆動するための集積回路１５が搭載される。
電子機器は、端部（例えば両端部）において屈曲している。図１の例では、表示領域ＤＡが長方形などの一方向に長い形状であり、長手方向の両端部の少なくとも一方が屈曲しているが、短手方向の両端部の少なくとも一方が屈曲していてもよい。図１の例では、周辺領域ＰＡのみならず、表示領域ＤＡの端部も屈曲しているが、表示領域ＤＡが屈曲しないように周辺領域ＰＡのみで屈曲してもよい。屈曲の内側にはスペーサ１１が配置されており、曲率が大きくなり過ぎないように規制されている。また、屈曲状態を維持するため、屈曲の内側で端部が粘着材１３によって固定されている。
図２は、図１に示す電子機器のII−II線断面の展開図である。基板１０（アレイ基板）及び他の基板（図示しない対向基板）の材料は、ポリイミドを用いている。ただし、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いても良い。
基板１０上に、アンダーコート層１４として、シリコン酸化膜１４ａ、シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃの三層積層構造が設けられている。最下層のシリコン酸化膜１４ａは、基板１０との密着性向上のため、中層のシリコン窒化膜１４ｂは、外部からの水分及び不純物のブロック膜として、最上層のシリコン酸化膜１４ｃは、シリコン窒化膜１４ｂ中に含有する水素原子が薄膜トランジスタＴＲの半導体層１８側に拡散しないようにするブロック膜として、それぞれ設けられるが、特にこの構造に限定するものではなく、さらに積層があっても良いし、単層あるいは二層積層としても良い。
アンダーコート層１４の下には、薄膜トランジスタＴＲを形成する箇所に合わせて付加膜１６を形成しても良い。付加膜１６は、チャネル裏面からの光の侵入等による薄膜トランジスタＴＲの特性の変化を抑制したり、導電材料で形成して所定の電位を与えることで、薄膜トランジスタＴＲにバックゲート効果を与えたりすることができる。ここでは、シリコン酸化膜１４ａを形成した後、薄膜トランジスタＴＲが形成される箇所に合わせて付加膜１６を島状に形成し、その後シリコン窒化膜１４ｂ及びシリコン酸化膜１４ｃを積層することで、アンダーコート層１４に付加膜１６を封入するように形成しているが、この限りではなく、基板１０上にまず付加膜１６を形成し、その後にアンダーコート層１４を形成しても良い。
アンダーコート層１４上に薄膜トランジスタＴＲが形成されている。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成しても良い。薄膜トランジスタＴＲの半導体層１８は、チャネル領域とソース・ドレイン領域との間に、低濃度不純物領域を設けた構造を採る。ゲート絶縁膜２０としてはここではシリコン酸化膜を用いる。ゲート電極２２は、ＭｏＷから形成された第１配線層Ｗ１の一部である。第１配線層Ｗ１は、ゲート電極２２に加え、第１保持容量線ＣＬ１を有する。第１保持容量線ＣＬ１と半導体層１８（ソース・ドレイン領域）との間で、ゲート絶縁膜２０を介して、保持容量Ｃｓの一部が形成される。
ゲート電極２２の上に、層間絶縁膜２４（シリコン酸化膜及びシリコン窒化膜）が積層されている。基板１０を曲げられるようにする場合、折曲領域ＦＡでは、折り曲げやすくなるように、層間絶縁膜２４の少なくとも一部を除去する。層間絶縁膜２４の除去によって、アンダーコート層１４が露出するので、その少なくとも一部もパターニングを行って除去する。アンダーコート層１４を除去した後には、基板１０を構成するポリイミドが露出する。なお、アンダーコート層１４のエッチングを通じて、ポリイミド表面が一部浸食されて膜減りを生ずる場合が有る。
層間絶縁膜２４の上に、ソース・ドレイン電極２６及び引き回し配線２８となる部分を含む第２配線層Ｗ２が形成されている。ここでは、Ｔｉ、Ａｌ及びＴｉの三層積層構造を採用する。層間絶縁膜２４を介して、第１保持容量線ＣＬ１（第１配線層Ｗ１の一部）と第２保持容量線ＣＬ２（第２配線層Ｗ２の一部）とで、保持容量Ｃｓの他の一部が形成される。引き回し配線２８は、基板１０の端部まで延在され、フレキシブルプリント基板１２を接続するための端子３２を有するようになっている。
ソース・ドレイン電極２６及び引き回し配線２８（これらの一部を除く）を覆うように平坦化膜３４が設けられている。平坦化膜３４としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。
平坦化膜３４は、画素コンタクト部３６及び周辺領域ＰＡでは除去されて、その上に酸化インジウムスズ膜３５が形成されている。酸化インジウムスズ膜３５は、相互に分離された第１透明導電膜３８及び第２透明導電膜４０を含む。
平坦化膜３４の除去により表面が露出した第２配線層Ｗ２は、第１透明導電膜３８にて被覆される。第１透明導電膜３８を被覆するように、平坦化膜３４の上にシリコン窒化膜４２が設けられている。シリコン窒化膜４２は、画素コンタクト部３６に開口を有し、この開口を介してソース・ドレイン電極２６に導通するように画素電極４４が積層されている。画素電極４４は反射電極として形成され、酸化インジウム亜鉛膜、Ａｇ膜、酸化インジウム亜鉛膜の三層積層構造としている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜３５を用いても良い。画素電極４４は、画素コンタクト部３６から側方に拡がり、薄膜トランジスタＴＲの上方に至る。
第２透明導電膜４０は、画素コンタクト部３６に隣接して、画素電極４４の下方（さらにシリコン窒化膜４２の下方）に設けられている。第２透明導電膜４０、シリコン窒化膜４２及び画素電極４４は重なっており、これらによって付加容量Ｃadが形成される。
端子３２の表面には、酸化インジウムスズ膜３５の他の一部である第３透明導電膜４６が形成されている。第３透明導電膜４６は、第１透明導電膜３８及び第２透明導電膜４０と同時に形成される。端子３２上の第３透明導電膜４６は、以後の工程で端子３２の露出部がダメージを負わないようにバリア膜として設けることを目的の一としている。画素電極４４のパターニング時、第３透明導電膜４６はエッチング環境にさらされるが、酸化インジウムスズ膜３５の形成から画素電極４４の形成までの間に行われるアニール処理によって、酸化インジウムスズ膜３５は画素電極４４のエッチングに対し十分な耐性を有する。
平坦化膜３４の上であって例えば画素コンタクト部３６の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁層４８が形成されている。絶縁層４８としては平坦化膜３４と同じく感光性アクリル等が用いられる。絶縁層４８は、画素電極４４の表面を発光領域として露出するように開口され、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、その上に形成される有機ＥＬ（Electro Luminescence）層５０のカバレッジ不良を生ずる。
平坦化膜３４と絶縁層４８は、両者間にあるシリコン窒化膜４２に設けた開口を通じて接触している。これにより、絶縁層４８の形成後の熱処理等を通じて、平坦化膜３４から脱離する水分や脱ガスを、絶縁層４８を通じて引き抜くことができる。
画素電極４４の上に、有機材料からなる有機ＥＬ層５０が積層されている。有機ＥＬ層５０は、単層であってもよいが、画素電極４４側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成しても良いし、溶媒分散の上での塗布によって形成しても良く、画素電極４４（各サブ画素）に対して選択的に形成しても良いし、表示領域ＤＡを覆う全面にベタ形成されても良い。ベタ形成の場合は、全サブ画素において白色光を得て、カラーフィルタ（図示せず）によって所望の色波長部分を取り出す構成とすることができる。
有機ＥＬ層５０の上に、対向電極５２が設けられている。ここでは、トップエミッション構造としているため、対向電極５２は透明である。例えば、Ｍｇ層及びＡｇ層を、有機ＥＬ層５０からの出射光が透過する程度の薄膜として形成する。前述の有機ＥＬ層５０の形成順序に従うと、画素電極４４が陽極となり、対向電極５２が陰極となる。対向電極５２は、表示領域ＤＡ上と、表示領域ＤＡ近傍に設けられた陰極コンタクト部５４に亘って形成され、陰極コンタクト部５４で下層の引き回し配線２８と接続されて、端子３２に電気的に接続される。
対向電極５２の上に、封止膜５６が形成されている。封止膜５６は、先に形成した有機ＥＬ層５０を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。ここでは、シリコン窒化膜を含む積層構造として、シリコン窒化膜５６ａ、有機樹脂層５６ｂ及びシリコン窒化膜５６ｃの積層構造とした。シリコン窒化膜５６ａ，５６ｃと有機樹脂層５６ｂとの間には、密着性向上を目的の一として、シリコン酸化膜やアモルファスシリコン層を設けても良い。
必要に応じて、封止膜５６上にカバーガラスやタッチパネル基板等を設けても良い。この場合、封止膜５６とカバーガラスやタッチパネル基板との空隙を埋めるために、樹脂等を用いた充填材を介しても良い。
図３は、電子機器の一部を拡大した断面図である。電子機器は、多層構造を含む。多層構造は、第１配線６０を含む。第１配線６０は、例えば、図２に示す第１配線層Ｗ１の一部である。多層構造は、第２配線６２を含む。第２配線６２は、高濃度の不純物が添加された半導体層から構成されており、ｎ型不純物を入れて導体化した半導体層は低い電圧を印加するのに有利であり、ｐ型不純物を入れて導体化した半導体層は高い電圧を印加するのに有利である。第１配線６０は、図２に示す薄膜トランジスタＴＲの半導体層１８と同層にある。
第１配線６０と第２配線６２の間には、例えば、ゲート絶縁膜２０が介在する。第１配線６０を覆うように絶縁層６４が設けられている。絶縁層６４は、例えば、図２に示す層間絶縁膜２４を構成するシリコン酸化膜２４ａ及びシリコン窒化膜２４ｂである。多層構造の最上層は、絶縁層６４である。多層構造の表面は、第１凹部６６を有する。第１凹部６６は、多層構造を貫通するコンタクトホールである。絶縁層６４は、第１凹部６６の一部を構成する開口６８を有する。
電子機器は、導電材料７０を含む。導電材料７０は、複数の配線に含まれる２つ以上の配線（第１配線６０及び第２配線６２）を電気的に接続する。第１配線６０及び第２配線６２は、異なる層位置にある。接続される２つ以上の配線の最上層（第１配線６０）は、第１凹部６６の内側に露出して導電材料７０に接触する端面（側面）及び上面の少なくとも一方（この例では両方）を有する。２つ以上の配線の最下層（第２配線６２）は、第１凹部６６の底面の少なくとも一部（この例では全体）を構成する。第２配線６２は、第１凹部６６の内側に露出して導電材料７０に接触する端面及び上面の少なくとも一方（この例では上面）を有する。
導電材料７０は、多層構造の表面に設けられている。導電材料７０は、第１凹部６６に入って、多層構造の表面に載る。導電材料７０の上面は、第１凹部６６に対応する第２凹部７２を有する。第２凹部７２の底面は、２つ以上の配線の最上層（第１配線６０）の上面よりも上にある。なお、導電材料７０は、図２に示すソース・ドレイン電極２６と同層に設けるので、第２配線層Ｗ２の全体を導電材料７０で形成してもよい。
本実施形態によれば、導電材料７０の上面にある第２凹部７２は、２つ以上の配線の最上層（第１配線６０）の上面よりも上にある深さに抑えられているので、破断の可能性が小さくなっており、配線の不良を防止することができる。
電子機器の製造では、表面に第１凹部６６を有する多層構造を形成する。第１配線６０及び第２配線６２を電気的に接続するために、多層構造の表面に載って第１凹部６６に入るように、ペースト状、液状又はゲル状の導電材料７０を設ける。導電材料７０は、導電性ポリマー、導電ペースト及び導電性インクのいずれかからなる。導電性ポリマーは、分子内に電荷輸送機能を有する高分子材料であって、例えば、PEDOT:PSS (poly (3,4-ethylenedioxythiophene): poly (4-styrenesulfonate))が挙げられる。導電ペーストは、金属ナノ粒子を媒質に分散させたものであって、塗布後に加熱処理等で媒質部分を除去して金属ナノ粒子部分を残すことで、導電材料７０を設ける。例として、金ナノペースト（Auナノ粒子）又は銀ナノペースト（Agナノ粒子）が挙げられる。導電材料７０は、上面に第１凹部６６に対応する第２凹部７２を有し、第２凹部７２の底面が第１配線６０の上面よりも上にくるように設ける。
図４は、図３の電子機器の変形例１を示す図である。この例では、第１配線１６０、第２配線１６２及び第３配線１７４がそれぞれ異なる位置にある。多層構造に含まれる複数の配線のうち、第１配線１６０が最上層にある。最上層の第１配線１６０と二番目の第２配線１６２の接続に、上記実施形態の内容が適用されており、最下層の第３配線１７４には適用しない。
図５は、図３の電子機器の変形例２を示す図である。この例では、最上層の第１配線２６０と最下層の第２配線２６２の接続に、上記実施形態の内容が適用されている。
図６は、図３の電子機器の変形例３を示す図である。この例では、多層構造の最上層にある絶縁層３６４が、第１配線３６０及び第２配線３６２と重なる部分と重ならない部分を有し、これにより段差を有するようになっている。両者の間に第１凹部３６６が形成されているので、導電材料３７０の上面も段差を有するようになっている。導電材料３７０は、第１配線３６０及び第２配線３６２に加えて、その下にある第３配線３７４も電気的に接続する。
［第２の実施形態］
図７は、本発明の第２の実施形態に係る電子機器の一部拡大図である。図８は、図７に示す構造のVIII−VIII線断面図である。図９は、図７に示す構造のIX−IX線断面図である。
図７は、本発明の第２の実施形態に係る電子機器の一部拡大図である。図８は、図７に示す構造のVIII−VIII線断面図である。図９は、図７に示す構造のIX−IX線断面図である。
２つ以上の配線（第１配線４６０及び第２配線４６２）は、同層にあって、いずれも複数の配線の最上層にある。第１配線４６０及び第２配線４６２は、先端が間隔をあけて対向する。第１配線４６０及び第２配線４６２は、第１方向Ｄ１に沿って相互に反対に延びる。第１配線４６０及び第２配線４６２の対向する先端同士の間に第１凹部４６６が形成される。
第１凹部４６６の底面は、絶縁層４６４によって構成されている。絶縁層４６４の下であって第１凹部４６６の下方を第３配線４７４が通る。第３配線４７４は、第１方向Ｄ１に交差（例えば直交）する第２方向Ｄ２に延びる。絶縁層４６４は、第３配線４７４が下にあることで、第２方向Ｄ２に延びる凸部４７６を表面に有する。第１配線４６０及び第２配線４６２は、凸部４７６と重畳しない。第１配線４６０及び第２配線４６２の先端は、凸部４７６の両側に隣接する。
図７に示すように、導電材料４７０は、第２方向Ｄ２に第１配線４６０及び第２配線４６２の全幅Ｗ２を超えるように設けられ、第１方向Ｄ１に第３配線４７４の全幅Ｗ１を超えるように設けられる。導電材料４７０は、図２に示す折曲領域ＦＡに設けられる。つまり、多層構造は、可撓性を有する基板１０の折曲領域ＦＡに設けられる（図２参照）。
なお、電子機器は、有機エレクトロルミネッセンス表示装置には限定されず、量子ドット発光素子（ＱＬＥＤ：Quantum‐Dot Light Emitting Diode）のような発光素子を各画素に備えた表示装置であってもよいし、液晶表示装置であってもよい。
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
１０ 基板、１１ スペーサ、１２ フレキシブルプリント基板、１３ 粘着材、１４ アンダーコート層、１４ａ シリコン酸化膜、１４ｂ シリコン窒化膜、１４ｃ シリコン酸化膜、１５ 集積回路、１６ 付加膜、１８ 半導体層、２０ ゲート絶縁膜、２２ ゲート電極、２４ 層間絶縁膜、２４ａ シリコン酸化膜、２４ｂ シリコン窒化膜、２６ ドレイン電極、２８ 配線、３２ 端子、３４ 平坦化膜、３５ 酸化インジウムスズ膜、３６ 画素コンタクト部、３８ 第１透明導電膜、４０ 第２透明導電膜、４２ シリコン窒化膜、４４ 画素電極、４６ 第３透明導電膜、４８ 絶縁層、５０ 有機ＥＬ層、５２ 対向電極、５４ 陰極コンタクト部、５６ 封止膜、５６ａ シリコン窒化膜、５６ｂ 有機樹脂層、５６ｃ シリコン窒化膜、６０ 第１配線、６２ 第２配線、６４ 絶縁層、６６ 第１凹部、６８ 開口、７０ 導電材料、７２ 第２凹部、１６０ 第１配線、１６２ 第２配線、１７４ 第３配線、２６０ 第１配線、２６２ 第２配線、３６０ 第１配線、３６２ 第２配線、３６４ 絶縁層、３６６ 第１凹部、３７０ 導電材料、３７４ 第３配線、４６０ 第１配線、４６２ 第２配線、４６４ 絶縁層、４６６ 第１凹部、４７０ 導電材料、４７４ 第３配線、４７６ 凸部、Ｃad 付加容量、ＣＬ１ 第１保持容量線、ＣＬ２ 第２保持容量線、Ｃｓ 保持容量、Ｄ１ 第１方向、Ｄ２ 第２方向、ＤＡ 表示領域、ＦＡ 折曲領域、ＰＡ 周辺領域、ＴＲ 薄膜トランジスタ、Ｗ１ 第１配線層、Ｗ２ 第２配線層。
Claims (16)
- 多層になった複数の配線を含む多層構造と、
前記複数の配線に含まれる２つ以上の配線を電気的に接続するように前記多層構造の表面に設けられた導電材料と、
を含み、
前記多層構造の前記表面は、第１凹部を有し、
前記導電材料は、前記第１凹部に入って、前記多層構造の前記表面に載り、
前記導電材料の上面は、前記第１凹部に対応する第２凹部を有し、
前記第２凹部の底面は、前記２つ以上の配線の最上層の上面よりも上にあることを特徴とする電子機器。 - 請求項１に記載された電子機器において、
前記第１凹部は、コンタクトホールであり、
前記２つ以上の配線は、異なる層位置にあることを特徴とする電子機器。 - 請求項２に記載された電子機器において、
前記２つ以上の配線の少なくとも最下層は、前記第１凹部の内側に露出して前記導電材料に接触する端面及び上面の少なくとも一方を有することを特徴とする電子機器。 - 請求項２又は３に記載された電子機器において、
前記２つ以上の配線の最下層は、前記第１凹部の底面の少なくとも一部を構成することを特徴とする電子機器。 - 請求項２から４のいずれか１項に記載された電子機器において、
前記２つ以上の配線の前記最上層は、前記複数の配線の最上層であることを特徴とする電子機器。 - 請求項５に記載された電子機器において、
前記２つ以上の配線の前記最上層は、前記第１凹部の内側に露出して前記導電材料に接触する端面及び上面の少なくとも一方を有することを特徴とする電子機器。 - 請求項２から５のいずれか１項に記載された電子機器において、
前記多層構造の最上層は、絶縁層であり、
前記絶縁層は、前記第１凹部の一部を構成する開口を有することを特徴とする電子機器。 - 請求項１に記載された電子機器において、
前記２つ以上の配線は、いずれも前記複数の配線の最上層にあって、先端が前記第１凹部を挟んで対向することを特徴とする電子機器。 - 請求項８に記載された電子機器において、
前記第１凹部の底面は、絶縁層によって構成されていることを特徴とする電子機器。 - 請求項９に記載された電子機器において、
前記２つ以上の配線は、第１方向に沿って相互に反対に延びる第１配線及び第２配線を含み、
前記複数の配線は、前記絶縁層の下であって前記第１凹部の下方を通り、前記第１方向に交差する第２方向に延びる第３配線を含み、
前記絶縁層は、前記第３配線が下にあることで、前記第２方向に延びる凸部を表面に有することを特徴とする電子機器。 - 請求項１０に記載された電子機器において、
前記２つ以上の配線は、前記凸部と重畳しないことを特徴とする電子機器。 - 請求項１１に記載された電子機器において、
前記２つ以上の配線の前記先端は、前記凸部の両側に隣接することを特徴とする電子機器。 - 請求項１０から１２のいずれか１項に記載された電子機器において、
前記導電材料は、前記第１方向に直交する方向に前記第１配線及び前記第２配線の全幅を超えるように設けられ、前記第２方向に直交する方向に前記第３配線の全幅を超えるように設けられることを特徴とする電子機器。 - 請求項８から１２のいずれか１項に記載された電子機器において、
可撓性を有して折曲領域を有する基板をさらに含み、
前記多層構造は、前記基板に設けられ、
前記導電材料は、前記折曲領域に設けられていることを特徴とする電子機器。 - 請求項１から１４のいずれか１項に記載された電子機器において、
前記導電材料は、導電性ポリマー、導電ペースト及び導電性インクのいずれかからなることを特徴とする電子機器。 - 多層になった複数の配線を含み、表面に第１凹部を有する多層構造を形成する工程と、
前記複数の配線に含まれる２つ以上の配線を電気的に接続するために、前記多層構造の前記表面に載って前記第１凹部に入るように、ペースト状、液状又はゲル状の導電材料を設ける工程と、
を含み、
前記導電材料は、上面に前記第１凹部に対応する第２凹部を有し、前記第２凹部の底面が前記２つ以上の配線の最上層の上面よりも上にくるように設けることを特徴とする電子機器の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017208380A JP2019083226A (ja) | 2017-10-27 | 2017-10-27 | 電子機器及びその製造方法 |
| US16/166,201 US10861880B2 (en) | 2017-10-27 | 2018-10-22 | Electronic device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017208380A JP2019083226A (ja) | 2017-10-27 | 2017-10-27 | 電子機器及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019083226A true JP2019083226A (ja) | 2019-05-30 |
Family
ID=66245644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017208380A Pending JP2019083226A (ja) | 2017-10-27 | 2017-10-27 | 電子機器及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10861880B2 (ja) |
| JP (1) | JP2019083226A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110993814B (zh) * | 2019-11-15 | 2021-09-03 | 深圳市华星光电半导体显示技术有限公司 | 显示装置及其制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822264B2 (en) * | 2001-11-16 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| KR20080056493A (ko) * | 2006-12-18 | 2008-06-23 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| US8362623B2 (en) * | 2008-12-24 | 2013-01-29 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JP2014021170A (ja) * | 2012-07-12 | 2014-02-03 | Panasonic Liquid Crystal Display Co Ltd | 液晶表示装置及びその製造方法 |
| KR102651054B1 (ko) * | 2016-02-22 | 2024-03-26 | 삼성디스플레이 주식회사 | 전사 장치, 이를 이용한 전사 방법 및 표시 장치 |
| WO2017145939A1 (ja) * | 2016-02-24 | 2017-08-31 | シャープ株式会社 | 薄膜トランジスタ基板及び表示パネル |
| JP2017152330A (ja) | 2016-02-26 | 2017-08-31 | 株式会社ジャパンディスプレイ | 表示装置の製造方法、表示装置及び表示装置の製造装置 |
| JP6917779B2 (ja) * | 2017-05-29 | 2021-08-11 | 株式会社ジャパンディスプレイ | 表示装置 |
-
2017
- 2017-10-27 JP JP2017208380A patent/JP2019083226A/ja active Pending
-
2018
- 2018-10-22 US US16/166,201 patent/US10861880B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10861880B2 (en) | 2020-12-08 |
| US20190131319A1 (en) | 2019-05-02 |
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