KR20080047085A - Array substrate for liquid crystal display device and method of fabricating the same - Google Patents

Array substrate for liquid crystal display device and method of fabricating the same Download PDF

Info

Publication number
KR20080047085A
KR20080047085A KR1020060116982A KR20060116982A KR20080047085A KR 20080047085 A KR20080047085 A KR 20080047085A KR 1020060116982 A KR1020060116982 A KR 1020060116982A KR 20060116982 A KR20060116982 A KR 20060116982A KR 20080047085 A KR20080047085 A KR 20080047085A
Authority
KR
South Korea
Prior art keywords
gate
electrode
layer
region
source
Prior art date
Application number
KR1020060116982A
Other languages
Korean (ko)
Inventor
최기준
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060116982A priority Critical patent/KR20080047085A/en
Publication of KR20080047085A publication Critical patent/KR20080047085A/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

An array substrate for an LCD(Liquid Crystal Display) and a manufacturing method thereof are provided to offer a TFT(Thin Film Transistor) having a structure that a channel is formed from a source electrode to a drain electrode. An active layer has a U-shape cross-section. The active layer comprises the first area having the first thickness(t1) on a substrate. The second area has the second thickness(t2) thicker than the first thickness and is separated from the left and right sides of the first area. An ohmic contact layer(109) is formed on the first area of the active layer. Source and drain electrodes(120,122) are formed on the ohmic contact layer respectively. A gate insulating layer(128) is formed on the entire surface of the source and drain electrodes and the first area. A gate insulating electrode(133) has a U-shape cross-section. The gate insulating electrode is formed on the gate insulating layer and corresponds to the end portions of the source and drain electrodes and the sides of first area and the second area.

Description

액정표시장치용 어레이 기판 및 그 제조방법{Array substrate for liquid crystal display device and method of fabricating the same}Array substrate for liquid crystal display device and method of fabricating the same

도 1은 일반적인 액정표시장치의 분해사시도.1 is an exploded perspective view of a general liquid crystal display device.

도 2는 종래의 액정표시장치의 어레이 기판 내의 하나의 화소영역에 있어 박막트랜지스터를 포함하여 절단한 부분에 대한 단면도. 2 is a cross-sectional view of a portion including a thin film transistor in one pixel area of an array substrate of a conventional liquid crystal display device.

도 3은 도 2에 있어 박막트랜지스터가 형성된 부분을 확대 도시한 단도면.3 is an enlarged cross-sectional view of a portion where a thin film transistor is formed in FIG. 2;

도 4는 본 발명 따른 액정표시장치용 어레이 기판에 있어 박막트랜지스터가 형성되는 스위칭 영역을 포함하는 하나의 화소영역 일부에 대한 평면도.4 is a plan view of a portion of one pixel region including a switching region in which a thin film transistor is formed in an array substrate for a liquid crystal display according to the present invention;

도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도. FIG. 5 is a cross-sectional view of a portion cut along the cutting line VV of FIG. 4. FIG.

도 6은 본 발명 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 단면도.6 is a cross-sectional view of a gate pad portion of an array substrate for a liquid crystal display device according to the present invention.

도 7은 본 발명 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 단면도.7 is a cross-sectional view of a data pad portion of an array substrate for a liquid crystal display device according to the present invention.

도 8은 도 5에 있어 박막트랜지스터가 형성된 부분을 확대 도시한 단면도. FIG. 8 is an enlarged cross-sectional view of a portion where a thin film transistor is formed in FIG. 5; FIG.

도 9a 내지 도 9e는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.9A to 9E are cross-sectional views of manufacturing steps of the portion cut along the cutting line VV of FIG. 4.

도 10a 내지 도 10e는 본 발명에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드부에 대한 제조 단계별 공정 단면도.10A through 10E are cross-sectional views illustrating manufacturing steps of a gate pad unit in an array substrate for a liquid crystal display according to the present invention.

도 11a 내지 도 11e는 본 발명에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드부에 대한 제조 단계별 공정 단면도.11A through 11E are cross-sectional views illustrating manufacturing steps of a gate pad unit in an array substrate for a liquid crystal display according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

101 : 기판 105a, 105b : 제 1, 2 액티브층101: substrate 105a, 105b: first and second active layers

109 : 오믹콘택층 110 : 반도체층109: ohmic contact layer 110: semiconductor layer

120 : 소스 전극 122 : 드레인 전극120 source electrode 122 drain electrode

128 : 게이트 절연막 133 : 게이트 전극128 gate insulating film 133 gate electrode

140 : 보호층 143 : 드레인 콘택홀 140: protective layer 143: drain contact hole

ch : 채널 chA : 채널영역ch: Channel chA: Channel Area

t1 : 제 1 두께 t2 : 제 2 두께 t1: first thickness t2: second thickness

Tr : 박막트랜지스터 TrA :스위칭 영역Tr: Thin Film Transistor TrA: Switching Area

본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 각 화소영역에 형성되는 박막트랜지스터의 구조 및 그 제조방법에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a structure of a thin film transistor formed in each pixel region of an array substrate for a liquid crystal display device and a method of manufacturing the same.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, high technology value, and high added value.

이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among the liquid crystal display devices, an active matrix liquid crystal display device having a thin film transistor, which is a switching element that can control voltage on and off for each pixel, has the best resolution and video performance. I am getting it.

일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 액정표시장치의 구조에 대해 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.Referring to FIG. 1, which is an exploded perspective view of a general liquid crystal display device, a structure of a liquid crystal display device will be described. As illustrated, the array substrate 10 and the color filter substrate 20 are disposed with the liquid crystal layer 30 therebetween. In this case, the bottom substrate array substrate 10 is vertically intersected with the upper surface of the transparent substrate 12 to define a plurality of pixel regions P and a plurality of gate wirings 14 and data wirings 16. A thin film transistor T is provided at an intersection point of the two wires 14 and 16 and is connected one-to-one with the pixel electrode 18 provided in each pixel region P.

또한, 상기 어레이 기판과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.In addition, the upper color filter substrate 20 facing the array substrate may cover a non-display area such as the gate line 14, the data line 16, and the thin film transistor T on the rear surface of the transparent substrate 22. Grid-like black matrix 25 is formed so as to border each pixel region P, and the red, green, and blue color filter layers 26 are sequentially arranged to correspond to each pixel region P in the grid. ) Is formed, and a transparent common electrode 28 is provided over the entirety of the black matrix 25 and the red, green, and blue color filter layers 26.

그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다. Although not shown in the drawings, these two substrates 10 and 20 are sealed with a sealant or the like along the edges to prevent leakage of the liquid crystal layer 30 interposed therebetween. In the boundary portion of each substrate (10, 20) and the liquid crystal layer 30 is interposed upper and lower alignment layer that provides reliability in the molecular alignment direction of the liquid crystal, and at least one outer surface of each substrate (10, 20) A polarizing plate is provided.

또한, 어레이 기판의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.In addition, a back-light is provided on the outer surface of the array substrate to supply light. The on / off signals of the thin film transistor T are sequentially scanned by the gate wiring 14. When the image signal of the data wiring 16 is transmitted to the pixel electrode 18 of the pixel region P applied and selected, the liquid crystal molecules are driven by the vertical electric field therebetween, and thus the light transmittance is changed. Branch images can be displayed.

이러한 구조를 갖는 액정표시장치에 있어서 가장 중요한 구성요소로써 각 화소영역별로 형성되며 게이트 및 데이터 배선과 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.In the liquid crystal display having the above structure, the most important component is a thin film transistor which is formed for each pixel region and is connected to the gate and data lines and the pixel electrode at the same time to selectively and periodically apply a signal voltage to the pixel electrode. Can be.

이러한 스위칭 소자로서의 역할을 하는 박막트랜지스터의 단면 구조에 대해 도 2를 참조하여 설명한다.The cross-sectional structure of the thin film transistor, which serves as such a switching element, will be described with reference to FIG.

도 2는 전술한 종래의 액정표시장치의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 절단한 단면도이다. 2 is a cross-sectional view of a portion in which a thin film transistor is formed in an array substrate of a conventional liquid crystal display.

투명한 절연기판(59) 상에 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있다. 또한 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어진 액티브 층(70a)과, 그 위로 서로 이격하는 형태로써 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다. The gate electrode 60 is formed on the transparent insulating substrate 59, and the gate insulating layer 68 is formed on the entire surface of the gate electrode 60. In addition, a semiconductor layer 70 including an active layer 70a made of pure amorphous silicon over the gate insulating layer and an ohmic contact layer 70b made of amorphous silicon containing impurities in a form spaced apart from each other above the gate insulating layer. ) Is formed.

또한, 상기 서로 이격하며 그 하부의 액티브층(70a)을 노출시키며 형성된 오믹콘택층(70b) 위로는 각각 상기 오믹콘택층(70b)과 접촉하며 서로 이격하여 상기 게이트 전극(60)에 대응하는 액티브층(70a)을 노출시키며 소스 전극(76) 및 드레인 전극(78)이 형성되어 있다. In addition, the ohmic contact layer 70b formed to expose the active layer 70a below and spaced apart from each other is in contact with the ohmic contact layer 70b and is spaced apart from each other to correspond to the gate electrode 60. The source electrode 76 and the drain electrode 78 are formed while exposing the layer 70a.

기판(59) 위로 이렇게 순차 적층된 상기 게이트 전극(60)과 게이트 절연막(68)과 반도체층(70)과 서로 이격하는 소스 및 드레인 전극(76, 78)을 구성요소로 하여 박막트랜지스터(Tr)를 이루고 있다. The thin film transistor Tr includes the gate electrode 60, the gate insulating film 68, and the source and drain electrodes 76 and 78 spaced apart from each other, and are sequentially stacked on the substrate 59. To achieve.

이러한 구조를 갖는 박막트랜지스터(Tr) 위로는 전면에 상기 드레인 전극(78) 일부를 노출시키는 드레인 콘택홀(80)을 갖는 보호층(86)이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P) 별로 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되고 있으며, 상기 게이트 전극(60)이 형성된 동일한 층에 상기 게이트 전극(60)과 연결되는 게이트 배선(미도시)과, 상기 소스 및 드레인 전극(76, 78)이 형성된 동일한 층에 상기 소스 전극(76)과 연결되는 데이터 배선(미도시)이 더욱 형성됨으로써 어레이 기판(59)을 이루고 있다.A passivation layer 86 having a drain contact hole 80 exposing a part of the drain electrode 78 is formed on the front surface of the thin film transistor Tr having such a structure, and each passivation layer 86 is formed on the passivation layer 86. A pixel electrode 88 is formed in each pixel region P to contact the drain electrode 78 through the drain contact hole 80, and the gate electrode 60 is formed on the same layer on which the gate electrode 60 is formed. ) And a data line (not shown) connected to the source electrode 76 is further formed on the same layer on which the source and drain electrodes 76 and 78 are formed. )

한편, 이러한 단면 구조를 갖는 어레이 기판(59)에 있어서, 특히 박막트랜지스터(Tr)로써 동작하게 되는 원리를 도 2에서 박막트랜지스터가 형성된 부분만을 확대한 도 3을 참고하여 알아보면, 게이트 전극(60)에 문턱전압보다 큰 게이트 전 압이 인가되면 상기 게이트 전압의 영향으로 상기 액티브층(70a) 중 게이트 전극에 가까운 상기 게이트 절연막(68)과 인접하는 부분에 캐리어 등의 이동로가 되는 채널(ch)이 형성되며, 상기 데이터 배선(미도시)을 통해 인가된 신호전압의 크기에 비례하는 캐리어가 상기 소스 전극(76)과 이와 접촉하는 오믹콘택층(70b) 및 그 하부의 액티브층(70a)과 상기 액티브층(70a) 내에 형성된 상기 채널(ch)을 통해 이동한 후, 다시 드레인 전극(78) 하부에 위치하는 액티브층(70a) 및 오믹콘택층(70b)을 통과하여 최종적으로 상기 드레인 전극(78)을 거쳐 화소전극(88)으로 인가되게 된다.Meanwhile, in the array substrate 59 having such a cross-sectional structure, the principle of operating as a thin film transistor Tr will be described with reference to FIG. 3 in which only a portion where the thin film transistor is formed in FIG. 2 is enlarged. When a gate voltage greater than a threshold voltage is applied to the channel), a channel (ch) which becomes a movement path of a carrier or the like in a portion of the active layer 70a adjacent to the gate insulating film 68 near the gate electrode is affected by the gate voltage. ), An ohmic contact layer 70b in which a carrier proportional to the magnitude of a signal voltage applied through the data line (not shown) is in contact with the source electrode 76, and an active layer 70a thereunder. After moving through the channel (ch) formed in the active layer (70a), and passes through the active layer 70a and the ohmic contact layer (70b) located under the drain electrode 78 again and finally before the drain It is applied to the pixel electrode 88 via the pole 78.

이때 캐리어의 이동 경로를 살펴보면 상기 채널(ch)은 게이트 전극(60) 상부의 액티브층(70a) 내부에 "-"형태로 형성되고 있기에 상기 소스 전극(76)으로부터 상기 액티브층(70a) 내부의 채널(ch)까지의 A영역과, 상기 드레인 전극(78)으로부터 상기 액티브층(70a) 내부의 채널(ch)까지의 B영역은 즉, 채널(ch)의 양끝단 상부에서 상기 소스 및 드레인 전극(76, 788)까지의 영역은 인버전(inversion)되지 않는 바, 캐리어로서는 상기 A, B영역을 큰 저항체로 느끼게 된다. 이러한 큰 저항으로 작용하는 구간(A, B)을 캐리어 등이 통과하도록 하기 위해서는 상당히 큰 전압을 필요로 하며, 따라서 이러한 구조를 갖는 박막트랜지스터(Tr)를 구성요소로 사용하는 어레이 기판은 소비전력을 많이 소모하게 된다.In this case, the channel (ch) is formed in the active layer 70a on the gate electrode 60 in the form of "-". Therefore, the channel ch is formed in the active layer 70a from the source electrode 76. The region A up to the channel ch and the region B from the drain electrode 78 to the channel ch inside the active layer 70a are, for example, the source and drain electrodes on both ends of the channel ch. The areas up to (76, 788) are not inverted, and the carriers feel the A and B areas as large resistors. In order to allow the carrier and the like to pass through the sections A and B acting as a large resistance, a very large voltage is required. Therefore, an array substrate using the thin film transistor Tr having such a structure as a component consumes power. It will consume a lot.

상기 문제점을 해결하기 위해서, 본 발명에서는 소스 전극부터 드레인 전극 까지 채널이 형성되는 것을 특징으로 하는 구조를 갖는 박막트랜지스터를 제공함으로써 박막트랜지스터의 특성을 향상시키는 동시에 박막트랜지스터 구동전압을 낮추어 최종적인 소비전력을 저감시키는 것을 목적으로 한다. In order to solve the above problems, the present invention provides a thin film transistor having a structure in which a channel is formed from a source electrode to a drain electrode, thereby improving characteristics of the thin film transistor and at the same time lowering the driving voltage of the thin film transistor, thereby reducing power consumption. The purpose is to reduce the

상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판 상에 제 1 두께를 갖는 제 1 영역과, 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며 상기 제 1 영역의 좌우에 서로 이격하며 형성된 제 2 영역으로 구성됨으로써 그 단면구조가 "U"자 형태를 가지며 형성된 액티브층과; 상기 액티브층의 제 1 영역에 상에 형성된 오믹콘택층과; 상기 오믹콘택층 상에 각각 형성된 소스 및 드레인 전극과; 상기 소스 및 드레인 전극과 상기 제 1 영역 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로, 상기 소스 및 드레인 전극의 서로 마주하는 끝단부와 상기 제 1 영역 및 상기 제 2 영역의 측면에 대응하도록 그 단면구조가 "U"자 형태로 형성된 게이트 전극을 포함한다. An array substrate for a liquid crystal display device according to the present invention for achieving the above object is spaced apart from each other on the left and right of the first region having a first thickness and a second thickness thicker than the first thickness on the substrate. An active layer formed by being formed of a second region, the cross-sectional structure having a “U” shape; An ohmic contact layer formed on the first region of the active layer; Source and drain electrodes respectively formed on the ohmic contact layer; A gate insulating film formed over an entire surface of the source and drain electrodes and the first region; And a gate electrode formed on the gate insulating layer so that the end portions of the source and drain electrodes facing each other and the side surfaces of the first region and the second region are formed in a “U” shape.

이때, 상기 소스 및 드레인 전극이 형성된 층에 동일한 물질로 상기 소스 전극과 연결되며 형성된 데이트 배선과; 상기 게이트 전극이 형성된 층에 동일한 물질로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과; 상기 화소영역에 상기 드레인 전극과 접촉하며 형성된 화소전극을 더욱 포함하며, 상기 게이트 배선과 게이트 전극 상부에는 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 더욱 포함한다. 또한, 이때, 상기 화소전극은 상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며, 그 일끝단이 상기 게이트 배선과 중첩하도록 형성됨으로써 이들 중첩된 화소전극과 게이트 배선 및 상기 보호층이 스토리지 커패시터를 형성하는 것이 특징이며, 상기 데이터 배선 및 게이트 배선의 끝단에는 이들 두 배선과 각각 연결되는 데이터 패드전극 및 게이트 패드 전극을 더욱 포함하며, 상기 데이터 패드전극 및 게이트 패드 전극 상부에는 이들과 각각 접촉하며 상기 화소전극과 동일한 물질로 동일한 층에 각각 형성된 데이터 보조 패드전극과 게이트 보조 패드전극을 더욱 포함한다. In this case, a data line connected to the source electrode and formed of the same material on the layer where the source and drain electrodes are formed; A gate wiring connected to the gate electrode with the same material on the layer where the gate electrode is formed and defining a pixel region crossing the data wiring; The pixel region further includes a pixel electrode formed in contact with the drain electrode, and further includes a protective layer having a drain contact hole exposing the drain electrode on the gate line and the gate electrode. In this case, the pixel electrode is in contact with the drain electrode through the drain contact hole on the passivation layer, and one end thereof is formed to overlap the gate wiring so that the overlapped pixel electrode, the gate wiring and the protective layer are formed. And a data pad electrode and a gate pad electrode connected to the two wires, respectively, at the ends of the data line and the gate line, and above the data pad electrode and the gate pad electrode. The semiconductor device further includes a data auxiliary pad electrode and a gate auxiliary pad electrode, which are in contact with each other and are formed of the same material as the pixel electrode.

또한, 상기 제 2 두께는 3000Å 내지 7000Å인 것이 특징이며, 상기 제 1 두께는 상기 제 2 두께의 1/3 내지 1/2 인 것이 특징이다.The second thickness is 3000 kPa to 7000 kPa, and the first thickness is 1/3 to 1/2 of the second thickness.

또한, 상기 "U"자 형태의 게이트 전극에 의해 상기 액티브층 내에 상기 기판에 수직한 단면 구조상으로"U"자 형태의 채널이 형성되는 것이 특징이다. In addition, the “U” shaped gate electrode may form a “U” shaped channel in a cross-sectional structure perpendicular to the substrate in the active layer.

또한, 상기 게이트 전극은 구리(Cu)로 이루어진 것이 특징이며, 상기 액티브층의 제 1 영역의 측면을 소스 및 드레인 전극과 그 하부의 오믹콘택층은 라운딩 처리된 것이 특징이다.The gate electrode may be formed of copper (Cu), and the source and drain electrodes and the ohmic contact layer below the first region of the active layer may be rounded.

본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은, 기판 상에 제 1 두께를 갖는 순수 비정질 실리콘층과 그 상부로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층을 패터닝하여 데이터 배선과, 상기 데이터 배선과 연결된 상태의 소스 드레인 패턴을 형성하는 단계와; 상기 데이터 배선과 소스 드레인 패턴 외부로 노출된 불순물 비정질 실리콘층 및 그 하부의 순수 비정질 실리콘층을 제거하는 단계와; 상기 소스 드레인 패턴 중앙부를 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 서로 이격하는 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘층을 제거함으로써 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 오믹콘택층 사이로 노출된 순수 비정질 실리콘층을 식각함으로써 상기 제 1 두께를 갖는 제 1 영역과, 상기 소스 및 드레인 전극의 이격 영역에 대해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 영역으로 구성된 액티브층을 형성하는 단계와; 상기 소스 및 드레인 전극과 이들 두 전극 사이로 노출된 액티브층 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 액티브층의 제 2 영역에 대응하여 상기 기판에 수직하게 "U"자 형태를 갖는 게이트 전극과, 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선을 형성하는 단계를 포함한다. A method of manufacturing an array substrate for a liquid crystal display device according to the present invention includes forming a pure amorphous silicon layer having a first thickness and an impurity amorphous silicon layer and a first metal layer thereon; Patterning the first metal layer to form a data line and a source drain pattern connected to the data line; Removing the impurity amorphous silicon layer exposed below the data line and the source drain pattern and the pure amorphous silicon layer thereunder; Forming source and drain electrodes spaced apart from each other by removing a center portion of the source drain pattern; Forming an ohmic contact layer spaced apart from each other by removing the impurity amorphous silicon layer exposed between the source and drain electrodes spaced apart from each other; The pure amorphous silicon layer exposed between the ohmic contact layers is etched into a first region having the first thickness and a second region having a second thickness thinner than the first thickness with respect to the separation region of the source and drain electrodes. Forming a configured active layer; Forming a gate insulating film over the source and drain electrodes and the active layer exposed between the two electrodes; A gate electrode having a “U” shape perpendicular to the substrate corresponding to the second region of the active layer over the gate insulating layer, and a gate wiring connected to the gate electrode and crossing the data line to define a pixel region; Forming a step.

이때, 상기 게이트 전극 및 게이트 배선을 형성한 이후에는 상기 기판 전면에 상기 드레인 전극을 일부 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더욱 포함하며, 상기 게이트 배선 및 데이터 배선을 형성하는 단계는 각각, 상기 게이트 배선 끝단에 게이트 패드전극과, 상기 데이터 배선 끝단에 데이터 패드전극을 형성하는 단계를 더욱 포함한다. 또한 이때, 상기 보호층을 형성하는 단계는, 상기 게이트 및 데이터 패드전극을 각각 노출시키는 게이트 및 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게 이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 더욱 포함한다. Forming a protective layer having a drain contact hole partially exposing the drain electrode on the entire surface of the substrate after forming the gate electrode and the gate wiring; And forming a pixel electrode in the pixel region in contact with the drain electrode through the drain contact hole in the pixel region, wherein the forming of the gate line and the data line may include a gate at an end of the gate line. And forming a pad electrode and a data pad electrode at an end of the data line. In this case, the forming of the passivation layer may further include forming a gate and a data pad contact hole exposing the gate and data pad electrodes, respectively, and the forming of the pixel electrode may include forming the gate pad contact. The method may further include forming a gate auxiliary pad electrode contacting the gate pad electrode through a hole and a data auxiliary pad electrode contacting the data pad electrode through the data pad contact hole.

또한, 상기 액티브층의 제 2 영역에 대응하여 수직적으로 "U"자 형태를 가지며 형성된 상기 게이트 전극은 상기 기판면에 대해 수직한 부분이 두께차이로 인해 상기 제 2 영역과 단차를 가지며 형성된 제 1 영역의 측면부와 중첩하도록 형성하는 것이 특징이다. In addition, the gate electrode formed to have a vertical “U” shape corresponding to the second region of the active layer may have a step perpendicular to the second region due to a difference in thickness of a portion perpendicular to the substrate surface. Characterized by overlapping with the side portion of the region.

또한, 상기 제 1, 2 두께를 갖는 액티브층을 형성하는 단계 이후에는, 상기 액티브층의 제 1 영역에 대해 단차진 측면부를 이루는 상기 소스 및 드레인 전극과 그 하부의 오믹콘택층과 제 2 영역의 액티브층 끝단을 완만한 각도를 가진 테이퍼 구조의 단차를 갖도록 과수 처리를 실시하는 단계를 더욱 포함한다.In addition, after the forming of the active layers having the first and second thicknesses, the source and drain electrodes forming the side portions stepped with respect to the first region of the active layer, the ohmic contact layer and the second region below And performing a fruit tree treatment to have a step of a tapered structure having a gentle angle at the end of the active layer.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

도 4는 본 발명에 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 화소영역을 도시한 평면도이다.4 is a plan view illustrating a pixel area including a thin film transistor of an array substrate for a liquid crystal display according to the present invention.

도시한 바와 같이, 일방향으로 연장하며 다수의 데이터 배선(113)이 서로 이격하며 형성되어 있으며, 상기 다수의 데이터 배선(113)과 교차하며 다수의 게이트 배선(130)이 서로 이격하며 형성되어 있다. 이때 각 배선(113, 130)의 일끝단에는 각각 외부의 구동회로와 연결되는 게이트 및 데이터 패드전극(미도시)이 형성되어 있다.As illustrated, a plurality of data lines 113 extend in one direction and are spaced apart from each other, intersect the plurality of data lines 113, and a plurality of gate lines 130 are spaced apart from each other. In this case, a gate and a data pad electrode (not shown) connected to an external driving circuit are formed at one end of each of the wirings 113 and 130, respectively.

한편, 상기 다수의 게이트 배선(130) 및 데이터 배선(113)으로 둘러싸여 다수의 화소영역(P)이 정의되고 있으며, 상기 각 화소영역(P) 내부에는 스위칭 영역)이라 정의되는 각 영역에 서로 이격하는 소스 및 드레인 전극(120, 122)과, 액티브층(미도시)과 오믹콘택층(미도시)으로 이루어진 반도체층(미도시)과, 게이트 절연막(미도시)과 게이트 전극(133)으로 이루어지는 박막트랜지스터(Tr)가 형성되고 있다.Meanwhile, a plurality of pixel areas P are defined by the plurality of gate wires 130 and the data wires 113, and spaced apart from each other in each area defined as a switching area inside each pixel area P. Source and drain electrodes 120 and 122, a semiconductor layer (not shown) consisting of an active layer (not shown) and an ohmic contact layer (not shown), and a gate insulating film (not shown) and a gate electrode 133. The thin film transistor Tr is formed.

또한, 각 화소영역(P)에는 상기 각 화소영역(P) 내에 형성된 박막트랜지스터(Tr)의 드레인 전극(122)과 접촉하며 화소전극(152)이 형성되고 있다.In addition, the pixel electrode 152 is formed in each pixel area P while contacting the drain electrode 122 of the thin film transistor Tr formed in each pixel area P. FIG.

이때 상기 반도체층(미도시)은 그 상부에 위치한 서로 이격하는 소스 및 드레인 전극(120, 122) 사이의 이격영역에 대해서는 순수 비정질 실리콘으로 이루어진 액티브층(미도시)만이 형성되어 있으며, 그 외의 상기 소스 및 드레인 전극(120, 122) 하부에 대해서는 상기 소스 및 드레인 전극(120, 122)과 접촉하며 오믹콘택층(미도시)이 그리고 그 하부에는 액티브층(미도시)이 형성되고 있다. In this case, only the active layer (not shown) made of pure amorphous silicon is formed in the semiconductor layer (not shown) in the separation region between the source and drain electrodes 120 and 122 spaced apart from each other. Lower portions of the source and drain electrodes 120 and 122 are in contact with the source and drain electrodes 120 and 122, and an ohmic contact layer (not shown) and an active layer (not shown) are formed below the source and drain electrodes 120 and 122.

더욱이 본 발명에 따른 액정표시장치용 어레이 기판의 제조 공정 특성상 상기 반도체층(미도시)은 그 상부에 위치하는 소스 및 드레인 전극(120, 122)과 데이터 배선(113)을 이용하여 패터닝된 것인 바, 상기 스위칭 영역(TrA) 이외에 상기 데이터 배선(113) 하부에도 상기 데이터 배선(113)과 동일한 형태로써 상기 반도체층(미도시)과 동일한 물질로 이루어진 이중층 구조의 반도체 패턴(미도시)이 형성되어 있다.In addition, the semiconductor layer (not shown) is patterned by using the source and drain electrodes 120 and 122 and the data line 113 disposed thereon due to the manufacturing process characteristics of the array substrate for a liquid crystal display device according to the present invention. In addition to the switching region TrA, a double layer semiconductor pattern (not shown) formed of the same material as that of the semiconductor layer (not shown) is formed under the data line 113 in the same shape as the data line 113. It is.

한편 상기 화소전극(152)은 상기 박막트랜지스터(Tr)의 드레인 전극(122)과 연결된 그 일끝단 이외의 타끝단이 전단의 게이트 배선(130)과 중첩하도록 형성됨으로써 상기 서로 중첩 형성된 게이트 배선(130)과 화소전극(152) 부분이 스토리지 커패시터(StgC)를 형성하고 있다. Meanwhile, the pixel electrode 152 is formed such that the other end of the pixel electrode 152 connected to the drain electrode 122 of the thin film transistor Tr overlaps the gate wiring 130 of the previous stage so that the gate wiring 130 overlaps with each other. ) And the pixel electrode 152 form a storage capacitor StgC.

이후에는 단면구조를 통해 본 발명의 특징적인 부분에 대해 더욱 상세히 설명한다.Hereinafter, the characteristic part of the present invention through the cross-sectional structure will be described in more detail.

도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 본 발명에 따른 액정표시장치용 어레이 기판상의 게이트 패드전극이 형성된 게이트 패드부 일부에 대한 단면도이며, 도 7은 본 발명에 따른 액정표시장치용 어레이 기판상의 데이터 패드전극이 형성된 데이터 패드부 일부에 대한 단면도이다. FIG. 5 is a cross-sectional view of a portion taken along the cutting line V-V of FIG. 4, and FIG. 6 is a cross-sectional view of a portion of a gate pad portion on which a gate pad electrode is formed on an array substrate for a liquid crystal display according to the present invention. 7 is a cross-sectional view of a part of the data pad portion on which the data pad electrode on the array substrate for liquid crystal display device according to the present invention is formed.

도시한 바와 같이, 투명한 절연기판(101) 상에 스위칭 영역(TrA)에 있어서 순수 비정질 실리콘으로 이루어진 액티브층(105)과 불순물 비정질 실리콘으로 이루어진 오믹콘택층(109)의 이중층 구조를 갖는 반도체층(110)이 형성되어 있다. 이때 상기 오믹콘택층(109)은 상기 액티브층(105) 상부에서 서로 소정 간격 이격하며 형성되고 있으며, 이러한 서로 이격하는 오믹콘택층(109) 위로 각각 서로 이격하며 소스 및 드레인 전극(120, 122)이 형성되어 있다. As shown, a semiconductor layer having a double layer structure of an active layer 105 made of pure amorphous silicon and an ohmic contact layer 109 made of impurity amorphous silicon in the switching region TrA on the transparent insulating substrate 101 ( 110 is formed. The ohmic contact layer 109 is formed on the active layer 105 to be spaced apart from each other by a predetermined interval, and the source and drain electrodes 120 and 122 are spaced apart from each other on the spaced apart ohmic contact layer 109. Is formed.

한편 기판(101)상에는 상기 소스 전극(120)과 연결되며 일방향으로 연장하며 데이터 배선(미도시) 또한 형성되어 있으며, 본 발명의 제조 특성상 상기 데이터 배선(미도시) 하부에는 상기 반도체층(110)을 이루는 동일한 물질로써 이중층 구조의 반도체 패턴(미도시)이 더욱 형성되어 있으며, 상기 데이터 배선(미도시)의 일끝단의 데이터 패드부(DPA)에 있어서도 상기 이중층 구조의 반도체 패턴(112)이 형 성되어 있으며 그 상부로 상기 데이터 배선(미도시)과 연결되며 데이트 패드전극(117)이 형성되어 있다.On the other hand, the substrate 101 is connected to the source electrode 120 and extends in one direction, and a data line (not shown) is also formed. In accordance with the manufacturing characteristics of the present invention, the semiconductor layer 110 is disposed below the data line (not shown). A double layer semiconductor pattern (not shown) is further formed of the same material forming the same material, and the double layer semiconductor pattern 112 is also formed in the data pad part DPA at one end of the data line (not shown). And a data pad electrode 117 formed thereon and connected to the data line (not shown).

이때, 상기 스위칭 영역(TrA)에 형성된 반도체층(110)을 살펴보면, 상기 소스 및 드레인 전극(120, 122) 하부에 형성된 액티브층(이하 제 1 액티브층(105a)이라 함)의 두께(이하 제 1 두께(t1)라 칭함)는 3000Å 내지 7000Å이 되어 비교적 두껍게 형성되고 있으며, 상기 소스 및 드레인 전극(120, 122) 사이로 노출된 부분의 액티브층(이하 제 2 액티브층(105b)라 칭함)은 식각됨으로써 그 두께(이하 제 2 두께(t2)라 칭함)가 상기 소스 및 드레인 전극(120, 122) 하부에 위치한 제 1 액티브층(105a)의 제 1 두께(t1)대비 1/3 내지 1/2 정도 즉 1000Å 내지 3500Å 정도로써 형성되고 있는 것이 특징이다. 이때 설명의 편의를 위해 상기 제 2 액티브층(105b)이 형성된 영역을 채널영역(chA)이라 정의한다. At this time, when looking at the semiconductor layer 110 formed in the switching region (TrA), the thickness of the active layer (hereinafter referred to as the first active layer 105a) formed under the source and drain electrodes (120, 122) 1 thickness (t1) is 3000 Å to 7000 비교적, and is relatively thick, and an active layer (hereinafter referred to as a second active layer 105b) in a portion exposed between the source and drain electrodes 120 and 122 is By etching, the thickness thereof (hereinafter referred to as a second thickness t2) is 1/3 to 1 / of the first thickness t1 of the first active layer 105a positioned below the source and drain electrodes 120 and 122. It is characterized by being formed at about 2, i.e., 1000 mW to 3500 mW. In this case, for convenience of description, a region where the second active layer 105b is formed is defined as a channel region chA.

또한, 상기 채널영역(chA) 양 측면의 소스 및 드레인 전극(120, 122)과 이들 두 전극(120, 122) 하부의 오믹콘택층(109)의 서로 마주하는 끝단부는 상기 노출된 제 1 액티브층(105b)의 표면에 대해 수직한 형태를 갖지 않고, 그 상부에 형성되는 게이트 절연막(128) 등이 끊김없이 증착되도록 하며, 전계 집중을 약화시키도록 과수처리 등의 공정을 진행하여 라운딩 처리됨으로써 그 측면이 테이퍼 구조를 이루며 형성되고 있는 것이 또 다른 특징이 되고 있다. In addition, ends of the source and drain electrodes 120 and 122 on both sides of the channel region chA and the ohmic contact layer 109 under the two electrodes 120 and 122 face each other, and the exposed first active layer. It does not have a shape perpendicular to the surface of the 105b, and the gate insulating film 128 formed on the top thereof is deposited without interruption, and the rounding process is performed by performing a process such as an overwater treatment to weaken the electric field concentration. It is another feature that the side is formed in a tapered structure.

따라서 상기 소스 및 드레인 전극(120, 122)에 의해 노출되는 제 1 액티브층(105b)을 갖는 채널영역(chA)은 마치 홈을 형성한 형태가 되며, 상기 홈은 상기 제 2 액티브층(105b)의 표면을 기준으로 그 하부로 갈수록 좁아지는 형태를 갖는 것이 특징이다. Accordingly, the channel region chA having the first active layer 105b exposed by the source and drain electrodes 120 and 122 may be shaped like a groove, and the groove may be formed in the second active layer 105b. It is characterized by having a form that narrows toward the lower portion relative to the surface of the.

다음, 상기 소스 및 드레인 전극(120, 122)과 데이터 배선(미도시)과 상기 노출된 제 1 액티브층(105b) 위로는 전면에 게이트 절연막(128)이 형성되어 있다. 이때 상기 게이트 절연막(128)은 비교적 깊은 홈을 갖는 채널영역(chA)에 대해서도 상기 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 액티브층(105a)의 측면이 완만한 경사를 가지며 테이퍼 구조를 가지며 형성되고 있는 바 ,상기 채널영역(chA)의 측면부 즉 상기 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 액티브층(105a) 측면에 있어서도 끊김없이 형성되고 있음을 알 수 있다. Next, a gate insulating layer 128 is formed over the source and drain electrodes 120 and 122, the data line (not shown), and the exposed first active layer 105b. At this time, the gate insulating layer 128 also has side surfaces of the source and drain electrodes 120 and 122, the ohmic contact layer 109 and the first active layer 105a below the channel region chA having a relatively deep groove. The tapered structure has a gentle inclination, and is formed on side surfaces of the channel region chA, that is, the source and drain electrodes 120 and 122, the ohmic contact layer 109 and the first active layer below the channel region chA. It can be seen that it is also formed seamlessly in the side surface 105a).

다음, 상기 전면에 형성된 게이트 절연막(128) 위로는 상기 데이터 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하며 게이트 배선(130)이 형성되어 있으며, 상기 게이트 배선(130)에서 분기하여 상기 서로 이격하는 소스 및 드레인 전극(120, 122)의 양끝단 일부와 중첩하며 이들 두 전극(120, 122) 사이의 이격영역인 상기 채널영역(chA)에 대응하여 게이트 전극(133)이 형성되어 있다. 이때 상기 게이트 전극(133)의 단면 구조를 살펴보면 마치 채널영역(chA)에 대응해서는 "U"자 형태를 가지며 형성됨을 알 수 있으며, 이는 본 발명의 가장 특징적인 부분이 되고 있다.Next, on the gate insulating layer 128 formed on the front surface, the pixel area P is defined to cross the data line (not shown), and a gate line 130 is formed, and a branch is formed on the gate line 130. The gate electrode 133 is formed to overlap a portion of both ends of the source and drain electrodes 120 and 122 spaced apart from each other, and correspond to the channel region chA, which is a spaced area between the two electrodes 120 and 122. It is. At this time, looking at the cross-sectional structure of the gate electrode 133, it can be seen that it is formed to have a "U" shape corresponding to the channel region chA, which is the most characteristic part of the present invention.

상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)만을 확대 도시한 도 8을 참조하여 본 발명의 가장 특징적인 부분인 박막트랜지스터(Tr)의 단면 구조 및 채널 구조에 대해 설명한다. A cross-sectional structure and a channel structure of the thin film transistor Tr, which is the most characteristic part of the present invention, will be described with reference to FIG. 8, in which only the thin film transistor Tr of the switching region TrA is enlarged.

본 발명에 따른 액정표시장치용 어레이 기판(101) 상에 구성된 박막트랜지스터(Tr)는 최하층에 각각 제 1 두께(t1) 및 상기 제 1 두께(t1)의 1/3 내지 1/2인 제 2 두께(t2)를 가지며 형성된 제 1, 2 액티브층(105a, 105b)과, 상기 제 1 두께(t1)를 갖는 제 1 액티브층(105a) 상부에 서로 이격하며 오믹콘택층(109)이 형성되어 있으며, 상기 오믹콘택층(109) 위로 서로 이격하며 소스 및 드레인 전극(120, 122)이 구성되고 있으며, 상기 소스 및 드레인 전극(120, 122)과 이들 두 전극(120, 122) 사이로 노출된 제 2 두께(t2)의 제 2 액티브층(105b) 상부로 전면에 게이트 절연막(128)과, 상기 게이트 절연막(128) 위로 상기 소스 및 드레인 전극(120, 122) 사이의 홈 형태의 채널영역(chA) 대응하여 그 이격된 영역에 대응하여 "U"자 형태를 갖는 게이트 전극(133)으로 이루어지고 있다.The thin film transistor Tr formed on the array substrate 101 for a liquid crystal display device according to the present invention has a first thickness t1 and a third to one half of the first thickness t1 at a lowermost layer, respectively. An ohmic contact layer 109 is formed on the first and second active layers 105a and 105b having a thickness t2 and the first active layer 105a having the first thickness t1 and spaced apart from each other. And source and drain electrodes 120 and 122 spaced apart from each other on the ohmic contact layer 109 and exposed between the source and drain electrodes 120 and 122 and the two electrodes 120 and 122. A channel region chA in the form of a groove between the gate insulating layer 128 and the source and drain electrodes 120 and 122 over the gate insulating layer 128 over the second active layer 105b having a thickness t2. The gate electrode 133 has a “U” shape corresponding to the spaced area.

이러한 단면 구조적 특징에 의해 상기 게이트 전극(133)에 게이트 전압이 인가되면 상기 "U"형태의 게이트 전극(133)의 주변을 따라 상기 액티브층(105) 내에 단면 구조적으로 "U"형태를 갖는 채널(ch)이 형성됨으로써 즉, 소스 전극(120)으로부터 드레인 전극(122)까지 모든 영역에 대해 캐리어의 이동통로가 되는 채널(ch)이 형성됨으로써 상기 캐리어가 느끼는 부하를 저감시키는 것이 본 발명의 가장 특징적인 것이 되고 있다.When a gate voltage is applied to the gate electrode 133 due to the cross-sectional structural feature, a channel having a “U” cross-sectional structure in the active layer 105 is formed along the periphery of the “U” -shaped gate electrode 133. It is the most important aspect of the present invention to reduce the load felt by the carrier by forming the channel (ch), that is, the channel (ch) serving as the movement path of the carrier in all regions from the source electrode 120 to the drain electrode 122 is formed. It becomes characteristic.

종래의 경우 그 단면 구조 특성상 채널이 기판(101) 면에 평행하게 "-"형태가 됨으로써, 소스 및 드레인 전극으로부터 상기 액티브층 내의 채널이 형성된 영역까지에 인버전 되지 않는 수직 영역이 존재하고, 캐리어가 이를 통과할 경우 큰 저항으로 인식하게 되는 바, 이러한 구동이 가능하도록 하기 위해서 비교적 큰 전 압을 인가해야 하였다. In the conventional case, due to its cross-sectional structure, the channel becomes “-” in parallel to the surface of the substrate 101 so that there is a vertical region that does not invert from the source and drain electrodes to the region where the channel in the active layer is formed. When it passes through, it is recognized as a large resistance. To enable such a driving, a relatively large voltage must be applied.

하지만, 본 발명의 경우 채널(ch)이 그 수직 단면 구조에 있어서 "U"형태로 형성되는 구조가 되는 바, 상기 소스 전극(120)과 드레인 전극(122) 간에는 액티브층(105) 전 영역에 걸쳐 채널(ch)이 형성되므로 액티브층(105) 자체가 큰 저항체로서 작용하는 구간이 없으므로 즉 채널이 수평부과 수직부를 가지며 형성되는 바 비교적 작은 전압을 인가해도 원활한 작동이 가능하므로 이러한 구동을 하는 박막트랜지스터(Tr)를 포함하는 액정표시장치용 어레이 기판(101)의 경우 전력소비가 저감됨을 알 수 있다.However, in the case of the present invention, the channel ch is formed in a “U” shape in the vertical cross-sectional structure, and thus, the entire region of the active layer 105 is disposed between the source electrode 120 and the drain electrode 122. Since the channel (ch) is formed over, there is no section in which the active layer 105 itself acts as a large resistor, that is, the channel is formed with a horizontal portion and a vertical portion, so that a smooth operation is possible even when a relatively small voltage is applied. In the case of the liquid crystal display array substrate 101 including the transistor Tr, it can be seen that power consumption is reduced.

다음, 이러한 구조를 갖는 박막트랜지스터(Tr)와 게이트 배선(130) 위로는 전면에 보호층(140)이 형성되어 있으며, 이때 상기 보호층(140)에 있어서는 상기 드레인 전극(122) 일부에 대해서는 상기 드레인 전극(122)을 노출시키는 드레인 콘택홀(143)을 가지며, 게이트 및 데이터 패드부(GPA,DPA)에 있어서도 각각 상기 게이트 패드전극(136) 및 데이터 패드전극(117)을 노출시키는 게이트 패드 콘택홀(146) 및 데이터 패드 콘택홀(148)을 가지고 있다.Next, a passivation layer 140 is formed on the entire surface of the thin film transistor Tr and the gate wiring 130 having such a structure. In this case, a portion of the drain electrode 122 is formed in the passivation layer 140. A drain contact hole 143 exposing the drain electrode 122 and a gate pad contact exposing the gate pad electrode 136 and the data pad electrode 117 in the gate and data pad portions GPA and DPA, respectively. It has a hole 146 and a data pad contact hole 148.

다음, 이러한 다수의 콘택홀(143, 146, 148)을 갖는 보호층(140) 위로는 각 화소영역(P)별로 투명 도전성 물질로써 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(122)과 접촉하는 화소전극(152)이 형성되어 있으며, 게이트 및 데이터 패드부(GPA,DPA)에 있어서는 상기 게이트 및 데이터 패드 콘택홀(146, 148)을 통해 각각 상기 게이트 및 데이터 패드전극(136, 117)과 접촉하는 게이트 보조 패드전극(155) 및 데이터 보조 패드전극(158)이 형성되고 있다. Next, on the passivation layer 140 having the plurality of contact holes 143, 146, and 148, the drain electrode 122 may be formed through the drain contact hole 143 as a transparent conductive material for each pixel region P. FIG. The pixel electrode 152 is in contact with each other. In the gate and data pad units GPA and DPA, the gate and data pad electrodes 136 and 117 are formed through the gate and data pad contact holes 146 and 148, respectively. The gate auxiliary pad electrode 155 and the data auxiliary pad electrode 158 are formed in contact with each other.

이후에는 이러한 구조를 갖는 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device having such a structure will be described.

도 9a 내지 9g는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 10g는 본 발명에 따른 액정표시장치용 어레이 기판상의 게이트 패드전극이 형성된 게이트 패드부(GPA) 일부에 대한 제조 단계별 공정 단면도이며, 도 11a 내지 11g는 본 발명에 따른 액정표시장치용 어레이 기판상의 데이터 패드전극이 형성된 데이터 패드부(DPA) 일부에 대한 제조 단계별 공정 단면도이다. 9A to 9G are cross-sectional views illustrating manufacturing processes of a portion cut along the cutting line V-V of FIG. 4, and FIGS. 10A to 10G are gate pad parts in which a gate pad electrode is formed on an array substrate for a liquid crystal display according to the present invention. 11 is a cross-sectional view of a manufacturing step for a part of the manufacturing process, and FIGS. 11A to 11G are cross-sectional views of a manufacturing step for a part of the data pad part DPA on which a data pad electrode is formed on an array substrate for a liquid crystal display according to the present invention.

우선, 도 9a, 10a 및 11a에 도시한 바와 같이, 투명한 절연기판(101) 상에 순수 비정질 실리콘과 불순물 비정질 실리콘을 순차적으로 각각 증착하여 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 형성한다. 이때 상기 순수 비정질 실리콘은 그 증착시간을 적절히 조절함으로써 3000Å 내지 7000Å 정도의 제 1 두께(t1)를 갖는 순수 비정질 실리콘층(미도시)이 형성되도록 한다. First, as shown in FIGS. 9A, 10A, and 11A, pure amorphous silicon and impurity amorphous silicon are sequentially deposited on the transparent insulating substrate 101, respectively, to form a pure amorphous silicon layer (not shown) and an impurity amorphous silicon layer (not shown). C). In this case, the pure amorphous silicon has a pure amorphous silicon layer (not shown) having a first thickness t1 of about 3000 Pa to 7000 Pa by appropriately adjusting the deposition time.

이후 상기 불순물 비정질 실리콘층(미도시) 위로 금속물질을 증착함으로써 제 1 금속층(미도시)을 형성한 후, 상기 제 1 금속층(미도시) 상부로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한다. Thereafter, a first metal layer (not shown) is formed by depositing a metal material on the impurity amorphous silicon layer (not shown), and then a photoresist is applied on the first metal layer (not shown) to form a photoresist layer (not shown). To form.

다음, 상기 포토레지스트층(미도시)에 대해 (회절 또는 하프톤)노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 데이터 배선(미도시)과 데이터 패드전극(미도시)과 소스 및 드레인 전극(미도시)이 형성되어야 할 영역에 대응해서는 제 3 두께(t3)를 갖는 제 1 포토레지스트 패턴(181a)을 형성하고, 상기 소스 및 드레인 전극(미도시) 사이로 이들 두 전극(미도시)이 이격하는 영역 즉 채널영역(chA)에 대응해서는 상기 제 3 두께(t3)보다 얇은 제 4 두께(t4)를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.Next, by performing (diffraction or halftone) exposure on the photoresist layer (not shown) and developing the exposed photoresist layer (not shown), data wiring (not shown) and data pad electrode (not shown) And a first photoresist pattern 181a having a third thickness t3 corresponding to a region where the source and drain electrodes (not shown) are to be formed, and between the two electrodes between the source and drain electrodes (not shown). The second photoresist pattern 181b having a fourth thickness t4 that is thinner than the third thickness t3 is formed to correspond to a region (not shown) spaced apart from the channel region chA.

이후, 상기 제 1, 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 상기 제 1 금속층(미도시)과 그 하부의 불순물 및 순수 비정질 실리콘층(미도시)을 연속하여 식각함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 상기 데이터 배선(미도시)과 연결되는 소스 드레인 패턴(115)을 형성함과 동시에 상기 데이터 배선(미도시)의 일끝단의 데이터 패드부(DPA)에 있어서는 데이터 패드전극(117)을 형성한다. Thereafter, the first metal layer (not shown) exposed to the outside of the first and second photoresist patterns 181a and 181b and the impurities and the pure amorphous silicon layer (not shown) below are continuously etched to extend in one direction. A data pad is formed in the data pad part DPA at one end of the data line (not shown) and at the same time as the source and drain patterns 115 connected to the data line (not shown). The electrode 117 is formed.

또한 이러한 공정에 의해 상기 데이트 배선(미도시) 및 데이터 패드전극(117) 하부는 불순물 및 순수 비정질 실리콘으로 이루어진 이중층 구조의 반도체 패턴(112)이 형성되며, 상기 스위칭 영역(TrA)에 있어서는 상기 소스 드레인 패턴(115) 하부로 불순물 및 순수 비정질 실리콘의 반도체층(110)이 형성되게 된다.In this process, a double layer semiconductor pattern 112 formed of impurities and pure amorphous silicon is formed under the data line (not shown) and the data pad electrode 117. In the switching region TrA, the source is formed. The semiconductor layer 110 of impurities and pure amorphous silicon is formed under the drain pattern 115.

다음, 도 9b, 10b 및 11b에 도시한 바와 같이, 상기 제 4 두께(도 9a의 t4)의 제 2 포토레지스트 패턴(도 9a의 181b)을 애싱(ashing)을 실시하여 제거함으로서 상기 소스 드레인 패턴(도 9a의 115) 일부를 노출시키고, 상기 노출된 소스 드레인 패턴(도 9a의 115)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(120, 122)을 형성한다.Next, as shown in FIGS. 9B, 10B, and 11B, the source drain pattern is removed by ashing the second photoresist pattern (181b of FIG. 9A) having the fourth thickness (t4 of FIG. 9A). A portion of 115 (FIG. 9A) is exposed, and the exposed source drain patterns (115 of FIG. 9A) are etched and removed to form source and drain electrodes 120 and 122 spaced apart from each other.

이후, 상기 서로 이격하는 소스 및 드레인 전극(120, 122) 사이로 노출된 불순물 비정질 실리콘층(도 9a의 108)을 드라이 에칭을 실시하여 제거함으로써 그 하부의 순수 비정질 실리콘층(도 9a의 104)을 노출시킨다. 이때, 그 일부가 제거됨으로써 상기 소스 및 드레인 전극(120, 122) 하부에만 형성된 불순물 비정질 실리콘층은 오믹콘택층(109)을 이루게 된다.Thereafter, the impurity amorphous silicon layer (108 in FIG. 9A) exposed between the spaced source and drain electrodes 120 and 122 is removed by dry etching to remove the pure amorphous silicon layer (104 in FIG. 9A) thereunder. Expose At this time, a portion of the impurity amorphous silicon layer formed only under the source and drain electrodes 120 and 122 forms the ohmic contact layer 109.

다음, 상기 소스 및 드레인 전극(120, 122) 사이로 노출된 불순물 비정질 실리콘층(도 9a의 108)이 제거됨으로서 노출된 순수 비정질 실리콘층(도 9a의 104)에 대해서도 적정 시간동안 드라이 에칭을 실시함으로써 상기 소스 및 드레인 전극(120, 122) 하부에 형성된 제 1 두께(t1)의 순수 비정질 실리콘층(105b) 대비 제 1 두께(t1)의 1/3 내지 1/2 정도가 되는 제 2 두께(t2)를 갖도록 한다. Next, the impurity amorphous silicon layer (108 of FIG. 9A) exposed between the source and drain electrodes 120 and 122 is removed, thereby performing dry etching on the exposed pure amorphous silicon layer (104 of FIG. 9A) for an appropriate time. A second thickness t2 that is about 1/3 to 1/2 of the first thickness t1 of the pure amorphous silicon layer 105b of the first thickness t1 formed under the source and drain electrodes 120 and 122. ).

이때 상기 제 1, 2 두께(t1, t2)를 갖는 순수 비정질 실리콘층은 각각 제 1, 2 액티브층(105a, 105b)을 이루게 된다.In this case, the pure amorphous silicon layers having the first and second thicknesses t1 and t2 form the first and second active layers 105a and 105b, respectively.

따라서 전술한 공정에 의해 최종적으로는 제 1, 2 두께(t1, t2)를 각각 갖는 제 1, 2 액티브층(105a, 105b)과, 상기 제 1 액티브층(105a) 상부의 오믹콘택층(109)으로 구성된 반도체층(110)과, 상기 서로 이격하는 오믹콘택층(109) 위로 소스 및 드레인 전극(120, 122)이 형성되며, 상기 기판(101)상에는 상기 소스 전극(120)과 연결되며 일방향으로 연장하는 데이터 배선(미도시)과, 데이터 패드부(DPA)에는 상기 데이터 배선(미도시) 끝단과 연결되며 데이터 패드전극(117)이 형성되며, 동시에 제조 공정 특성상 상기 데이터 배선(미도시)과 데이터 패드전극(117) 하부에 대해서도 이중층 구조의 반도체 패턴(미도시, 112)이 형성되게 된다.Therefore, the first and second active layers 105a and 105b having the first and second thicknesses t1 and t2 are finally formed by the aforementioned process, and the ohmic contact layer 109 on the first active layer 105a. Source and drain electrodes 120 and 122 are formed on the semiconductor layer 110 and the ohmic contact layer 109 spaced apart from each other, and are connected to the source electrode 120 on the substrate 101 in one direction. The data line (not shown) and the data pad part (DPA) extending to the end of the data line (not shown) and having a data pad electrode 117 formed at the same time. A double layer semiconductor pattern (not shown) 112 is also formed in the lower portion of the data pad electrode 117.

이후, 다음, 도 9c, 10c 및 11c에 도시한 바와 같이, 상기 데이터 배선(미도 시)과 소스 및 드레인 전극(120, 122) 및 제 1, 2 두께(t1, t2)를 갖는 제 1, 2 액티브층(105a, 105b)이 형성된 기판(101)에 남아있는 제 1 포토레지스트 패턴(도 9b, 11b의 181a)을 스트립(strip) 또는 애싱(ashing)을 진행하여 완전히 제거한다.Next, as shown in FIGS. 9C, 10C, and 11C, first and second electrodes having the data line (not shown), the source and drain electrodes 120 and 122, and the first and second thicknesses t1 and t2. The first photoresist pattern (181a in FIGS. 9B and 11B) remaining on the substrate 101 on which the active layers 105a and 105b are formed is stripped or ashed to be completely removed.

이후, 과수처리를 더욱 실시함으로써 상기 채널영역(chA)에 있어서 특히 제 2 두께(t2)를 갖는 제 2 액티브층(105b)에 대해 단차를 형성하게 되는 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 두께(t1)를 갖는 제 1 액티브층(105b) 측면부를 각진 모서리를 갖는 상태에서 라운딩 지도록 하는 동시에 테이퍼 지도록 형성한다.Thereafter, the over-water treatment is further performed to form source and drain electrodes 120 and 122 which form a step in the channel region chA, particularly for the second active layer 105b having the second thickness t2. The lower side of the ohmic contact layer 109 and the first active layer 105b having the first thickness t1 are formed to be rounded and tapered while having an angled corner.

이는 추후 형성되는 게이트 절연막(128) 등이 끊김없이 형성되도록 함과 동시에 전압 인가 시 모서리부에 전계가 집중되는 현상으로 어느 정도 분산시키기 위함이다. This is to ensure that the gate insulating layer 128, which is formed later, is formed without interruption, and at the same time, the electric field is concentrated at the corners when voltage is applied.

하지만, 이러한 효과를 야기하는 과수 처리는 본 발명에 있어서는 반드시 실시해야 할 필요는 없으며, 생략할 수도 있다. 왜냐하면 상기 채널영역(chA)에 대응하여 그 측면이 각진 형태로 형성되어도 채널(ch)이 수평부와 수직부를 갖도록 형성될 수 있기 때문이다. However, the fruit processing which causes such an effect does not necessarily need to be performed in this invention, and can also be abbreviate | omitted. This is because the channel ch may be formed to have a horizontal portion and a vertical portion even when the side surface thereof is formed in an angular form corresponding to the channel region chA.

다음, 도 9d, 10d 및 11d에 도시한 바와 같이, 상기 과수처리되어 라운딩 진 동시에 테이퍼 진 형태의 채널영역(chA) 측면을 갖는 기판(101) 위로 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착함으로써 게이트 절연막(128)을 형성한다. 이 경우 상기 게이트 절연막(128)은 스위칭 영역(TrA)에 있 어서는 상기 소스 및 드레인 전극(120, 122)과 노출된 제 2 두께(t2)를 갖는 제 2 액티브층(105b)을 포함하여 홈 형태로 형성된 부분의 내측면에 잘 증착됨으로써 단면 구조상 상기 채널영역(chA)에 대응해서는 "U"자 형태를 가지며 형성되는 것이 특징이다. Next, as shown in FIGS. 9D, 10D, and 11D, the silicon oxide (SiO 2 ) or silicon nitride (I) is formed on the front surface of the substrate 101 having the channel region chA side having the tapered form at the same time as the overwater treatment. The gate insulating film 128 is formed by depositing an inorganic insulating material such as SiNx). In this case, the gate insulating layer 128 includes the second active layer 105b having the exposed second thickness t2 and the source and drain electrodes 120 and 122 in the switching region TrA. The film is well deposited on the inner surface of the formed portion, and has a “U” shape corresponding to the channel region chA in cross-sectional structure.

이후 상기 게이트 절연막(128) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 구리합금 중 하나 더욱 바람직하게는 저저항 특성을 가지며 특히 홈과 같은 형태의 내측면에도 끊김없이 증착 시 잘 형성되는 특성을 갖는 구리(Cu)를 증착하고 이를 패터닝함으로써 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(130)을 형성하고, 동시에 스위칭 영역(TrA)에 있어서는 상기 게이트 배선(130)과 연결되며 상기 홈 형태의 채널영역(chA)에 대응하여 그 단면 구조가 "U"자 형태를 갖는 게이트 전극(133)을 형성한다. 또한 게이트 패드부(GPA)에 있어서 상기 게이트 배선(130)의 일끝단에 게이트 패드전극(136)을 형성한다.  Thereafter, the gate insulating layer 128 may be formed of a second metal material such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), chromium (Cr), copper (Cu), or a copper alloy. The pixel region P is defined to intersect with the data line (not shown) by depositing and patterning copper (Cu), which has a resistance characteristic and has a characteristic of being well formed during deposition, even on an inner surface such as a groove. The gate wiring 130 is formed, and at the same time, the switching region TrA is connected to the gate wiring 130 and has a cross-sectional structure having a “U” shape corresponding to the channel region chA of the groove shape. The gate electrode 133 is formed. In addition, the gate pad electrode 136 is formed at one end of the gate line 130 in the gate pad part GPA.

이때, 본 발명에 있어서는 채널영역(chA)에 대응하여 상기 게이트 전극(133)을 단면 구조적으로 "U"자 형태로 형성함으로써 상기 액티브층(105) 내에 비교적 깊은 홈이 형성됨으로써 상기 제 1 두께(t1)를 갖는 제 1 액티브층(105a)의 측면과 대응하여서도 상기 게이트 전극(133)이 일부가 대응되는 구조를 갖도록 한 것이 가장 특징적인 것이 되고 있다. 즉 채널이 수평부와 수직부를 갖도록 형성되는 것이 특징이다. 이 경우 상기 게이트 전극(133)은 상기 소스 및 드레인 전극(120, 122)과 중첩하는 부분은 최소화하는 것이 바람직하다. 이는 게이트 전극(133)과 소스 및 드레인 전극(120, 122)간의 기생용량을 최소화하기 위함이다. At this time, in the present invention, the gate electrode 133 is formed in the shape of a “U” in cross-sectional structure corresponding to the channel region chA, so that a relatively deep groove is formed in the active layer 105 so that the first thickness ( The most characteristic feature is that the gate electrode 133 has a structure in which part of the gate electrode 133 corresponds to the side surface of the first active layer 105a having t1). In other words, the channel is formed to have a horizontal portion and a vertical portion. In this case, the gate electrode 133 preferably minimizes portions overlapping the source and drain electrodes 120 and 122. This is to minimize parasitic capacitance between the gate electrode 133 and the source and drain electrodes 120 and 122.

이러한 구조적 특징에 의해 게이트 전극(133)에 전압이 인가되면 상기 액티브층(105) 내에 기판(101)면에 대해 수직적으로 "U"자 형태의 채널(ch)이 형성됨으로써 액티브층(105) 자체가 큰 저항체로서 작용하게 되는 것을 방지하게 된다.When a voltage is applied to the gate electrode 133 due to this structural feature, a channel “ch” having a “U” shape is formed in the active layer 105 perpendicular to the surface of the substrate 101, thereby forming the active layer 105 itself. Can be prevented from serving as a large resistor.

다음, 도 9e, 10e 및 11e에 도시한 바와 같이, 전술한 바와 같은 형태를 갖는 게이트 전극(133)과 게이트 배선(130) 및 게이트 패드전극(136) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴을 도포하여 보호층(140)을 형성한다. Next, as shown in FIGS. 9E, 10E, and 11E, an inorganic insulating material such as silicon oxide (SiO) is formed on the gate electrode 133, the gate wiring 130, and the gate pad electrode 136 having the above-described shape. 2 ) or by depositing silicon nitride (SiNx) or by applying an organic insulating material such as benzocyclobutene (BCB) or photoacryl to form the protective layer 140.

이후 상기 보호층(140) 및 그 하부의 게이트 절연막(128)을 함께 패터닝함으로써 스위칭 영역(TrA)에 있어서는 상기 드레인 전극(122) 일부를 노출시키는 드레인 콘택홀(143)을 형성하고, 동시에 데이터 패드부(DPA)에 있어서는 상기 보호층(140) 뿐만 아니라 그 하부의 게이트 절연막(128)까지 함께 식각함으로써 상기 데이터 패드전극(117)을 노출시키는 데이터 패드 콘택홀(148)을 형성한다, 또한 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(136)을 노출시키는 게이트 패드 콘택홀(146)을 형성한다. Thereafter, the protective layer 140 and the gate insulating layer 128 below are patterned together to form a drain contact hole 143 exposing a part of the drain electrode 122 in the switching region TrA, and simultaneously a data pad. In the part DPA, not only the protective layer 140 but also the lower gate insulating layer 128 are etched together to form a data pad contact hole 148 exposing the data pad electrode 117. In the part GPA, a gate pad contact hole 146 exposing the gate pad electrode 136 is formed.

이후 전술한 바와같은 다수의 콘택홀(143, 146, 148)을 갖는 보호층(140) 위로 투명 도전성 물질 예를들어 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 전면에 증착하여 투명 도전성 물질층을 형성하고, 이를 패터닝함으로써 각 화소영역(P) 에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(122)과 접촉하는 화소전극(152)을 형성한다. 이때 상기 화소전극(152)은 그 끝단 일부가 이와 연결된 박막트랜지스터(Tr)의 게이트 전극(133)과 연결된 게이트 배선(130) 이외의 전단의 게이트 배선(130)과 중첩하도록 형성함으로써 이들 게이트 배선(130)과 화소전극(152)이 각각 제 1, 2 스토리지 전극을 이루며 이들 제 1, 2 스토리지 전극 사이에 위치하는 보호층(140)이 유전체층으로 하여 스토리지 커패시터(StgC)를 이루도록 형성한다. Thereafter, a transparent conductive material, for example, indium tin oxide or indium zinc oxide, is deposited on the protective layer 140 having the plurality of contact holes 143, 146, and 148 as described above. The pixel electrode 152, which contacts the drain electrode 122 through the drain contact hole 143, is formed in each pixel region P by patterning it. In this case, the pixel electrode 152 is formed such that a part of the end thereof overlaps the gate wiring 130 of the front end other than the gate wiring 130 connected to the gate electrode 133 of the thin film transistor Tr connected thereto. 130 and the pixel electrode 152 form the first and second storage electrodes, respectively, and the protective layer 140 positioned between the first and second storage electrodes forms a dielectric layer to form the storage capacitor StgC.

또한, 상기 화소전극(152)을 형성함과 동시에 게이트 및 데이터 패드부(GPA,DPA)에 있어서는 각각 게이트 및 데이터 패드 콘택홀(146, 148)을 통해 상기 게이트 패드전극(136) 및 데이터 패드전극(117)과 각각 접촉하는 게이트 및 데이터 보조 패드전극(155, 158)을 형성함으로써 본 발명에 따른 액정표시장치용 어레이 기판(101)을 완성한다.In addition, the gate electrode 152 and the data pad electrode are formed through the gate and data pad contact holes 146 and 148 at the same time as the pixel electrode 152 is formed. The array substrate 101 for a liquid crystal display device according to the present invention is completed by forming gate and data auxiliary pad electrodes 155 and 158 in contact with 117, respectively.

본 발명에 따른 액정표시장치용 어레이 기판은 스위칭 소자인 박막트랜지스터에 있어 액티브층 내에 형성되는 채널의 수직적 구조가 "U"자 형태를 가짐으로써 소스 전극으로부터 드레인 전극까지 캐리어가 이동하는 구간에 대해 채널이 형성됨으로써 액티브층 자체가 큰 부하로 작용하지 않음으로 종래대비 스우칭 소자 구동을 위한 전력 소비를 월등히 저감시키는 효과가 있다.In the liquid crystal display array substrate according to the present invention, the vertical structure of the channel formed in the active layer in the thin film transistor, which is a switching element, has a “U” shape, so that the carrier is moved from the source electrode to the drain electrode. Since the active layer itself does not act as a large load, the power consumption for driving the switching device is significantly reduced.

Claims (18)

기판 상에 제 1 두께를 갖는 제 1 영역과, 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며 상기 제 1 영역의 좌우에 서로 이격하며 형성된 제 2 영역으로 구성됨으로써 그 단면구조가 "U"자 형태를 가지며 형성된 액티브층과;The first region having a first thickness on the substrate, and the second region having a second thickness thicker than the first thickness and formed to be spaced apart from each other on the left and right sides of the first region so that the cross-sectional structure is “U” shaped. An active layer formed with; 상기 액티브층의 제 1 영역에 상에 형성된 오믹콘택층과;An ohmic contact layer formed on the first region of the active layer; 상기 오믹콘택층 상에 각각 형성된 소스 및 드레인 전극과;Source and drain electrodes respectively formed on the ohmic contact layer; 상기 소스 및 드레인 전극과 상기 제 1 영역 위로 전면에 형성된 게이트 절연막과;A gate insulating film formed over an entire surface of the source and drain electrodes and the first region; 상기 게이트 절연막 위로, 상기 소스 및 드레인 전극의 서로 마주하는 끝단부와 상기 제 1 영역 및 상기 제 2 영역의 측면에 대응하도록 그 단면구조가 "U"자 형태로 형성된 게이트 전극A gate electrode having a cross-sectional structure having a “U” shape so as to correspond to end portions of the source and drain electrodes facing each other and to side surfaces of the first region and the second region over the gate insulating layer; 을 포함하는 액정표시장치용 어레이 기판.Array substrate for a liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 소스 및 드레인 전극이 형성된 층에 동일한 물질로 상기 소스 전극과 연결되며 형성된 데이트 배선과;A data line connected to the source electrode and formed of the same material on the layer on which the source and drain electrodes are formed; 상기 게이트 전극이 형성된 층에 동일한 물질로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과;A gate wiring connected to the gate electrode with the same material on the layer where the gate electrode is formed and defining a pixel region crossing the data wiring; 상기 화소영역에 상기 드레인 전극과 접촉하며 형성된 화소전극A pixel electrode formed in contact with the drain electrode in the pixel region 을 더욱 포함하는 액정표시장치용 어레이 기판.Array substrate for a liquid crystal display device further comprising. 제 2 항에 있어서,The method of claim 2, 상기 게이트 배선과 게이트 전극 상부에는 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 더욱 포함하는 액정표시장치용 어레이 기판.And a protective layer having a drain contact hole exposing the drain electrode on the gate line and the gate electrode. 제 3 항에 있어서,The method of claim 3, wherein 상기 화소전극은 상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며, 그 일끝단이 상기 게이트 배선과 중첩하도록 형성됨으로써 이들 중첩된 화소전극과 게이트 배선 및 상기 보호층이 스토리지 커패시터를 형성하는 것이 특징인 액정표시장치용 어레이 기판.The pixel electrode contacts the drain electrode through the drain contact hole on the passivation layer, and one end thereof overlaps with the gate wiring so that the overlapped pixel electrode, the gate wiring, and the protection layer form a storage capacitor. An array substrate for liquid crystal display device, characterized by forming. 제 3 항에 있어서,The method of claim 3, wherein 상기 데이터 배선 및 게이트 배선의 끝단에는 이들 두 배선과 각각 연결되는 데이터 패드전극 및 게이트 패드 전극을 더욱 포함하는 액정표시장치용 어레이 기판.And a data pad electrode and a gate pad electrode connected to the two wires at ends of the data line and the gate line, respectively. 제 5 항에 있어서,The method of claim 5, wherein 상기 데이터 패드전극 및 게이트 패드 전극 상부에는 이들과 각각 접촉하며 상기 화소전극과 동일한 물질로 동일한 층에 각각 형성된 데이터 보조 패드전극과 게이트 보조 패드전극을 더욱 포함하는 액정표시장치용 어레이 기판.And a data auxiliary pad electrode and a gate auxiliary pad electrode formed on the data pad electrode and the gate pad electrode, respectively, in contact with them and formed on the same layer of the same material as the pixel electrode. 제 1 항에 있어서,The method of claim 1, 상기 제 2 두께는 3000Å 내지 7000Å인 것이 특징인 액정표시장치용 어레이 기판.And said second thickness is in the range of 3000 mW to 7000 mW. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 두께는 상기 제 2 두께의 1/3 내지 1/2 인 것이 특징인 액정표시장치용 어레이 기판.And the first thickness is 1/3 to 1/2 of the second thickness. 제 1 항에 있어서,The method of claim 1, 상기 "U"자 형태의 게이트 전극에 의해 상기 액티브층 내에 상기 기판에 수 직한 단면 구조상으로"U"자 형태의 채널이 형성되는 것이 특징인 액정표시장치용 어레이 기판. And an “U” shaped channel is formed in the active layer in the active layer by the “U” shaped gate electrode. 제 1 항에 있어서, The method of claim 1, 상기 게이트 전극은 구리(Cu)로 이루어진 것이 특징인 액정표시장치용 어레이 기판. And the gate electrode is made of copper (Cu). 제 1 항에 있어서, The method of claim 1, 상기 액티브층의 제 1 영역의 측면을 소스 및 드레인 전극과 그 하부의 오믹콘택층은 라운딩 처리된 액정표시장치용 어레이 기판.And a source and drain electrode on the side of the first region of the active layer and an ohmic contact layer under the active layer. 기판 상에 제 1 두께를 갖는 순수 비정질 실리콘층과 그 상부로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와;Forming a pure amorphous silicon layer having a first thickness on the substrate and an impurity amorphous silicon layer and a first metal layer thereon; 상기 제 1 금속층을 패터닝하여 데이터 배선과, 상기 데이터 배선과 연결된 상태의 소스 드레인 패턴을 형성하는 단계와;Patterning the first metal layer to form a data line and a source drain pattern connected to the data line; 상기 데이터 배선과 소스 드레인 패턴 외부로 노출된 불순물 비정질 실리콘층 및 그 하부의 순수 비정질 실리콘층을 제거하는 단계와;Removing the impurity amorphous silicon layer exposed below the data line and the source drain pattern and the pure amorphous silicon layer thereunder; 상기 소스 드레인 패턴 중앙부를 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;Forming source and drain electrodes spaced apart from each other by removing a center portion of the source drain pattern; 상기 서로 이격하는 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘층을 제거함으로써 서로 이격하는 오믹콘택층을 형성하는 단계와;Forming an ohmic contact layer spaced apart from each other by removing the impurity amorphous silicon layer exposed between the source and drain electrodes spaced apart from each other; 상기 오믹콘택층 사이로 노출된 순수 비정질 실리콘층을 식각함으로써 상기 제 1 두께를 갖는 제 1 영역과, 상기 소스 및 드레인 전극의 이격 영역에 대해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 영역으로 구성된 액티브층을 형성하는 단계와;The pure amorphous silicon layer exposed between the ohmic contact layers is etched into a first region having the first thickness and a second region having a second thickness thinner than the first thickness with respect to the separation region of the source and drain electrodes. Forming a configured active layer; 상기 소스 및 드레인 전극과 이들 두 전극 사이로 노출된 액티브층 위로 전면에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film over the source and drain electrodes and the active layer exposed between the two electrodes; 상기 게이트 절연막 위로 상기 액티브층의 제 2 영역에 대응하여 상기 기판에 수직하게 "U"자 형태를 갖는 게이트 전극과, 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선을 형성하는 단계A gate electrode having a “U” shape perpendicular to the substrate corresponding to the second region of the active layer over the gate insulating layer, and a gate wiring connected to the gate electrode and crossing the data line to define a pixel region; Forming steps 를 포함하는 액정표시장치용 어레이 기판의 제조방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 12 항에 있어서,The method of claim 12, 상기 게이트 전극 및 게이트 배선을 형성한 이후에는 상기 기판 전면에 상기 드레인 전극을 일부 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;After forming the gate electrode and the gate wiring, forming a protective layer having a drain contact hole exposing the drain electrode partially on the entire surface of the substrate; 상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계Forming a pixel electrode on the protective layer in contact with the drain electrode through the drain contact hole in the pixel area 를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.Method of manufacturing an array substrate for a liquid crystal display device further comprising. 제 13 항에 있어서,The method of claim 13, 상기 게이트 배선 및 데이터 배선을 형성하는 단계는 각각, Forming the gate wiring and the data wiring, respectively, 상기 게이트 배선 끝단에 게이트 패드전극과, 상기 데이터 배선 끝단에 데이터 패드전극을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a gate pad electrode at the end of the gate line and a data pad electrode at the end of the data line. 제 14 항에 있어서,The method of claim 14, 상기 보호층을 형성하는 단계는,Forming the protective layer, 상기 게이트 및 데이터 패드전극을 각각 노출시키는 게이트 및 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a gate and a data pad contact hole for exposing the gate and data pad electrodes, respectively. 제 15 항에 있어서,The method of claim 15, 상기 화소전극을 형성하는 단계는,Forming the pixel electrode, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a gate auxiliary pad electrode contacting the gate pad electrode through the gate pad contact hole and a data auxiliary pad electrode contacting the data pad electrode through the data pad contact hole. Method of manufacturing an array substrate. 제 12 항에 있어서,The method of claim 12, 상기 액티브층의 제 2 영역에 대응하여 수직적으로 "U"자 형태를 가지며 형성된 상기 게이트 전극은 상기 기판면에 대해 수직한 부분이 두께차이로 인해 상기 제 2 영역과 단차를 가지며 형성된 제 1 영역의 측면부와 중첩하도록 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.The gate electrode formed to have a “U” shape vertically corresponding to the second region of the active layer has a portion perpendicular to the surface of the substrate and has a step with the second region due to a thickness difference. A method of manufacturing an array substrate for a liquid crystal display device, characterized in that it is formed so as to overlap the side portion. 제 12 항에 있어서,The method of claim 12, 상기 제 1, 2 두께를 갖는 액티브층을 형성하는 단계 이후에는,After forming the active layer having the first and second thickness, 상기 액티브층의 제 1 영역에 대해 단차진 측면부를 이루는 상기 소스 및 드레인 전극과 그 하부의 오믹콘택층과 제 2 영역의 액티브층 끝단을 완만한 각도를 가진 테이퍼 구조의 단차를 갖도록 과수 처리를 실시하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.The over-water treatment is performed so that the source and drain electrodes forming the stepped side portions with respect to the first region of the active layer, the ohmic contact layer below the active layer, and the tapered structure with a gentle angle at the ends of the active layer of the second region are provided. Method of manufacturing an array substrate for a liquid crystal display device further comprising the step of.
KR1020060116982A 2006-11-24 2006-11-24 Array substrate for liquid crystal display device and method of fabricating the same KR20080047085A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060116982A KR20080047085A (en) 2006-11-24 2006-11-24 Array substrate for liquid crystal display device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060116982A KR20080047085A (en) 2006-11-24 2006-11-24 Array substrate for liquid crystal display device and method of fabricating the same

Publications (1)

Publication Number Publication Date
KR20080047085A true KR20080047085A (en) 2008-05-28

Family

ID=39663768

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060116982A KR20080047085A (en) 2006-11-24 2006-11-24 Array substrate for liquid crystal display device and method of fabricating the same

Country Status (1)

Country Link
KR (1) KR20080047085A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100051562A (en) * 2008-11-07 2010-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the semiconductor device
KR20120024397A (en) * 2010-08-06 2012-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR20160010292A (en) * 2014-07-17 2016-01-27 이노럭스 코포레이션 Liquid-crystal display and element substrate thereof
KR20170015697A (en) * 2015-07-30 2017-02-09 엘지디스플레이 주식회사 In-cell touch type display device and driving IC thereof
CN108022978A (en) * 2016-11-04 2018-05-11 三星显示有限公司 Thin film transistor (TFT) and its manufacture method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100051562A (en) * 2008-11-07 2010-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the semiconductor device
KR20120024397A (en) * 2010-08-06 2012-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR20160010292A (en) * 2014-07-17 2016-01-27 이노럭스 코포레이션 Liquid-crystal display and element substrate thereof
KR20170015697A (en) * 2015-07-30 2017-02-09 엘지디스플레이 주식회사 In-cell touch type display device and driving IC thereof
CN108022978A (en) * 2016-11-04 2018-05-11 三星显示有限公司 Thin film transistor (TFT) and its manufacture method
CN108022978B (en) * 2016-11-04 2023-11-17 三星显示有限公司 Thin film transistor and method of manufacturing the same

Similar Documents

Publication Publication Date Title
KR101250319B1 (en) Fringe field switching mode liquid crystal display device and Method of fabricating the same
KR101294232B1 (en) Fringe field switching mode liquid crystal display device and the method for fabricating the same
KR101905757B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
JP4173851B2 (en) Thin film transistor substrate for display element and manufacturing method
KR101694151B1 (en) Array substrate for fringe field switching mode liquid crystal display device
KR101243824B1 (en) Liquid Crystal Display Device and method for Manufacturing the same
KR20060079040A (en) Thin film transistor substrate of fringe field switch type and fabricating method thereof
KR100673331B1 (en) Liquid crystal display and method for fabricating the same
KR20110061773A (en) Array substrate for liquid crystal display device and method of fabricating the same
KR20110048333A (en) Array substrate for fringe field switching mode liquid crystal display device
KR20090077117A (en) Display substrate and method of manufacturing the same
KR101955992B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
CN113467145B (en) Array substrate, manufacturing method and display panel
CN113568230B (en) Array substrate, manufacturing method and display panel
KR101307961B1 (en) Array substrate for In-Plane Switching mode LCD
KR20080047085A (en) Array substrate for liquid crystal display device and method of fabricating the same
KR101228538B1 (en) Array substrate for liquid crystal display device and method of fabricating the same
KR100660809B1 (en) Liquid crystal display device and method for fabricating the same
KR20110105612A (en) In-plane switching mode liquid crystal display device and the method of fabricating the same
KR101369758B1 (en) Method of fabricating the array substrate for in-plane switching mode liquid crystal display device
KR100770470B1 (en) Method for forming gate electrode in liquid crystal display device
KR20100021152A (en) Array substrate for fringe field switching mode liquid crystal display device and method of fabricating the same
JPH11295760A (en) Array substrate for display device and manufacture thereof
KR20090073709A (en) Method of fabricating color filter on tft type array substrate for in-plane switching mode liquid crystal display device
KR101215943B1 (en) The array substrate for liquid crystal display device and method of fabricating the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination