KR20080046604A

KR20080046604A - 어레이 기판, 표시장치 및 그 제조 방법

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Publication number: KR20080046604A
Application number: KR1020070119535A
Authority: KR
Inventors: 유이치 마수타니; 시게아키 노우미; 타케시 시마무라; 마사루 아오키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2006-11-22
Filing date: 2007-11-22
Publication date: 2008-05-27
Also published as: JP2008152236A; JP5458486B2; CN101202286A; TW200832719A

Abstract

복수 종류의 박막 패턴을 형성하는 영역에, 동일한 사진제판 공정으로 중간적인 노광을 행할 경우, 중간 레지스터 막 두께의 불균일을 작게 하여, 중간 레지스트 막 두께를 형성하고 가공하는 프로세스의 마진을 확대하여 수율을 높이고, 저 비용의 어레이 기판, 표시장치 및 그 제조 방법을 제공한다. 어레이 기판(100)은, 제2의 도전막으로 이루어지는 드레인 전극(8), 소스 단자(62) 및 공통접속 배선(46)위에, 레지스터(30)를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 영역 H1, H2, H3을 각각 구비하지 않는다. 이 영역 H1, H2, H3의 하층의 거의 전 영역에, 기판(1)으로부터의 높이가 거의 동일하게 되도록 제1의 도전막으로 이루어지는 박막 패턴(12,15) 또는 공통 배선(3)이 형성되어 있다.

중간 레지스터, 드레인 전극, 소스 단자, 어레이 기판, 박막 패턴

Description

어레이 기판, 표시장치 및 그 제조 방법{Array Substrate, Display Device, and Method For Manufacturing The Array Substrate}

본 발명은, 복수층의 박막 패턴이 형성된 어레이 기판, 표시장치 및 그 제조 방법에 관한 것이다. 예를 들면 액정표시장치에 적절하게 이용할 수 있는 것이다.

최근, 액정표시장치는, 박형, 경량, 저소비 전력이며, 대표적인 표시장치로서 사용되고 있다. 액정표시장치의 제조 비용을 삭감하는 방법으로서, 박막트랜지스터(이하, TFT)를 형성하는 어레이 기판의 제조 공정에 있어서, 사진제판공정을 삭감하는 것이 유효하다. 여기에서, 1회의 사진제판공정에 있어서, 노광하지 않는 레지스트 막두께의 영역과, 완전히 노광하여 레지스트를 제거하는 영역과, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께의 영역을 형성하는 그레이 톤(이하, GT ) 노광, 또는 하프톤(이하, HT)노광이라고 불리는 방법이 있다. GT노광은, 포토마스크에 노광 장치의 해상도 한계 이하의 가는 박막 패턴을 배치하는 것으로, 중간적인 노광량을 제공하는 것이다. HT노광은, 포토마스크에 반투과 막을 형성하여 중간적인 노광량을 공급하는 것이다. 특히, 일본국 공 개특허공보 특개문헌 1에 기재한 바와 같이, 채널 에치형 TFT의 채널 부분에 GT노광 또는 HT노광을 행하는 것으로, 사진제판공정을 삭감하는 방법이 실용화되고 있다.

또한 일본국 공개특허공보 특개문헌 2에 기재와 같이, 1회의 사진제판공정에 있어서, 제1의 노광에 중간적인 노광량의 제2의 노광을 추가하는 2단계 노광으로 함으로써, 중간 레지스트 막두께의 영역을 얻는 방법도 있다. 일본국 공개특허공보 특개문헌 2에서는, 드레인 전극이 상층에 Al을 포함하는 다층막으로 이루어지고, ITO등의 도전성 산화막으로 이루어지는 화소 전극과 드레인 전극의 콘택 저항을 억제하기 위해, 콘택홀부에 대응하는 드레인 전극의 상층의 Al을 제거하는 영역에, 2단계 노광 또는 HT노광을 사용하는 것이 개시되고 있다.

[특허문헌 1] 일본국 공개특허공보 특개2000-66240호(도 25∼ 도 30)

[특허문헌 2] 일본국 공개특허공보 특개2006-41161호(도 4)

사진제판공정에 있어서, 레지스트를 완전히 노광하지 않는 중간적인 노광을 행했을 경우, 포토마스크의 정밀도(투과율 편차), 노광 장치의 조도분포, 레지스트 도포의 레지스트 막 두께분포, 현상의 편차 등의 영향을 받기 쉬워, 중간 레지스트 막두께는, 변동되기 쉽다는 문제가 있었다. 단, 특허문헌 1과 같이, TFT의 채널 부분에만 적용하는 것이라면, 1종류의 박막 패턴이 같은 막구성을 하고 있기 때문에, 중간 레지스트 막두께의 편차는 그다지 문제되지 않았다. 그러나, 특허문헌 2에 나타낸 드레인 전극의 콘택 부분에 더하여, 다른 여러가지 박막 패턴을 가지는 배선, 단자 또는 전극 등과의 콘택 부분에도, 동일한 사진제판공정으로 중간적인 노광을 행할 경우, 기판에 형성된 여러가지 박막 패턴은, 그 하층의 막구성에 의해 기판으로부터의 높이가 다르다. 그 결과, 레지스트 막두께가 균일하지 않게 되어, 사진제판 후의 중간 레지스트 막두께의 편차는 더욱 커졌다. 그 결과, 중간 레지스트 막두께가 얇은 영역에서는, 이후의 에칭 공정에 있어서 필요한 박막 패턴까지 소실하고, 반대로, 중간 레지스트 막두께가 두꺼운 영역에서는, 이후의 공정에 불필요한 박막 패턴이 잔막으로서 남는 문제가 있었다.

본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로서, 특히, 복수 종류의 박막 패턴을 형성하는 영역에, 동일한 사진제판공정으로 중간적인 노광을 행할 경우, 사진제판 후의 중간 레지스트 막두께의 편차를 작게 하여, 중간 레지스트 막두께를 형성하여 가공하는 프로세스의 마진을 확대하여 수율을 높여, 저원가의 어 레이 기판, 표시장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 어레이 기판은, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 복수 종류의 박막 패턴을 구비하고, 이 복수 종류의 박막 패턴은, 기판으로부터의 높이가 거의 동일하게 되도록 구성되어 있다.

본 발명의 어레이 기판의 제조 방법은, 복수 종류의 박막 패턴을 형성하는 공정으로서, 레지스트를 형성하는 공정과, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해 중간 레지스트 막두께를 형성하여 가공하는 공정과, 이 복수 종류의 박막 패턴의 하층의 거의 전 영역에, 이 복수 종류의 박막 패턴의 높이가 거의 동일하게 되도록 박막 패턴을 형성하는 공정을 포함하고 있다.

본 발명에 의하면, 중간 레지스트 막두께가 형성되어 가공되는 복수 종류의 영역에 있어서의 레지스트 막두께가 거의 균일하게 되므로, 사진제판 후의 중간 레지스트 막두께의 균일화를 도모할 수 있고, 이후의 프로세스의 마진이 확대하여, 수율이 향상하고, 저비용의 어레이 기판, 표시장치 및 그 제조 방법을 얻을 수 있다.

이하, 본 발명의 실시예를 액정표시장치의 어레이 기판을 예로서, 도면에 의거하여 설명한다. 또한, 이하의 실시예에 관하여 설명하기 위한 전체 도면에 있어 서, 동일 부호는, 동일 또는 상당 부분을 나타내고 있으며 원칙적으로 중복하는 설명은 생략한다.

실시예 1.

도 1은, 실시예 1에 있어서의 액정표시장치의 어레이 기판을 나타내는 평면도다. 도 2는, 도 1의 화소를 나타내는 평면도다. 도 3은, 도 2의 A-A절단선에 있어서의 단면도다. 도 4는, 도 1의 소스 단자를 확대한 부분을 나타내는 평면도다. 도 5는, 도 4의 B-B절단선에 있어서의 단면도다. 도 6은, 도 1의 공통배선 변환부를 확대한 부분을 나타내는 평면도다. 도 7은, 도 6의 C-C절단선에 있어서의 단면도다.

도 1에 있어서, 액정표시장치의 주요한 일부를 구성하는 어레이 기판(100)은, 유리 등의 기판(1)이 매트릭스 모양으로 배열된 복수의 화소(40)로 이루어지는 표시부(50)가 형성되고, 표시부(50)의 주변부에는, 게이트 단자(60), 소스 단자(62) 및 공통접속 단자(64)가 형성된다. 또한 화소(40)의 보존 용량을 구성하는 공통 배선(3)은, 공통배선 변환부(44)를 통해 공통접속 배선(46)에 의해 인출되고, 공통접속 단자(64)에 접속되어 있다.

어레이 기판(100)은, 도시하지 않지만, 대향기판과 서로 붙여, 이 사이에 액정을 봉입하여, 액정에 전압을 인가하는 것으로 표시를 행한다. 또한 어레이 기판(100) 및 대향기판에는, 도시하지 않지만, 편광판이 첨부되고, 어레이 기판(100)의 배면에 백라이트가 배치되어 액정표시장치가 된다.

다음에 도 2, 도 3에 있어서, 화소(40)는 게이트 배선(2), 공통 배선(3), 소 스 배선(6), TFT, 화소 전극(11)등으로 구성된다. 제1의 도전 막으로, Al, Mo, Cr, Ti, Ta, Mo, W등으로 이루어지는 게이트 배선(2)과 공통 배선(3)이, 간격을 두고 평행하게 형성된다. 이 상층이 SiN막, SiO2막 등으로 이루어지는 게이트 절연막(4)이 전체면에 형성된다. 게이트 배선(2)과 직교하는 방향으로 소스 배선(6)이 형성되고, 그 교점 근방에 TFT를 구성하는 반도체막(5)이 형성된다. 반도체막(5)은, 채널이 되는 반도체막(5a)위에 불순물이 도프 된 반도체막 5b를 적층한 다층막이다. 여기에서는, 소스 배선(6)의 하층에도 연속하여 반도체막(5)이 소스 배선(6)의 형상을 따라 배치되어 있지만, 반드시 소스 배선(6) 아래에 배치할 필요는 없다.

소스 배선(6)에서는 소스 전극(7)이 게이트 배선(2)위에서 게이트 배선(2)방향으로 연장되어, 반도체막(5)에 겹치고 있다. 마찬가지로 드레인 전극(8)이 반도체막(5)과 부분적으로 겹쳐서 게이트 배선(2)과 직교하는 방향으로 연장된다. 소스 배선(6), 소스 전극(7) 및 드레인 전극(8)은, Cr, Ti, Ta, Mo, W등으로 이루어지는 하층막 6a, 7a, 8a와, Al등의 금속막으로 이루어지는 상층막 6b, 7b, 8b의 다층막으로 구성되며, 제2의 도전 막이다.

소스 전극(7)과 드레인 전극(8) 사이에서, TFT의 채널이 되는 반도체막(5)은, 불순물이 도프 된 반도체막 5b가 제거되고, 반도체막 5a만으로 되어 있다.

도 2의 도트로 나타내는 영역 H1은 드레인 전극(8)의 상층막 8b가 제거되고, 하층막 8a가 노출하고 있다. 층간 절연막(9)이 화소(40)의 전체를 덮도록 형성되고, 콘택홀 10은, 드레인 전극(8)의 영역 H1에 겹치도록 형성되어 있다.

ITO등의 투명한 도전성 산화막으로 이루어지는 화소 전극(11)은, 콘택홀 10 을 통해, 드레인 전극(8)의 하층막 8a와 접속되어 있는, 일반적으로, 도전성 산화막의 ITO와 산화되기 쉬운 Al과의 콘택 저항은 높기 때문에, 콘택 저항을 억제하기 위해 콘택홀 10 근방의 상층막 8b는 제거한다. 여기에서는, 콘택홀 10과 상층막 8b가 제거된 영역 H1은 약간 위치를 어긋난 형상으로 했다.

또한 공통 배선(3)과 화소 전극(11)이 겹치는 보존 용량영역 CS는, 액정인가전압을 유지하는 보존 용량을 구성한다.

여기에서, 도 2에 있어서의 사선으로 나타내는 영역은, 제2의 도전 막으로 이루어지는 소스 배선(6), 소스 전극(7) 및 드레인 전극(8)등을 형성하는 사진제판공정에 있어서, 노광되지 않는 레지스트가 형성되어 가공된 박막 패턴이다. 도트로 나타내는 영역 H1은, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 박막 패턴이다. 그리고, 이 영역 H1의 하층의 거의 전체에, 게이트 배선(2) 및 공통 배선(3)과 같은 층인 제1의 도전 막으로 형성된 박막 패턴 12이 형성되어 있다.

다음에 도 1의 소스 단자(62)의 상세에 대하여 설명한다. 도 4, 도 5에 나타내는 바와 같이 소스 단자(62)는, 소스 배선(6), 소스 전극(7) 및 드레인 전극(8)등과 같은 층인 제2의 도전 막으로 형성된 소스 단자막(13)으로 구성된다. 소스 단자막(13)은, Cr, Ti, Ta, Mo, W등으로 이루어지는 하층막 13a와, Al등의 금속막으로 이루어지는 상층막 13b의 다층막으로 구성된다.

그리고, 소스 단자(62)의 내부식성을 향상시키기 위해, 화소 전극(11)과 같은 ITO등의 도전성 산화막으로 이루어지는 표면 단자막(16)으로 단자표면이 피복된 다. 여기에서는, 층간 절연막(9)에 설치된 콘택홀 14를 통해, 소스 단자막(13)의 상층막 13b가 제거된 영역 H2에서 하층막 13a에 접속된다.

소스 단자막(13)은, 소스 배선(6), 소스 전극(7) 및 드레인 전극(8)등과 같은 공정으로 형성된다. 도 4에 있어서의 사선으로 나타내는 영역은, 소스 단자막(13)을 형성하는 사진제판공정에 있어서, 노광되지 않은 레지스트가 형성되어 가공된 박막 패턴이다. 도트로 나타내는 영역 H2는, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 박막 패턴이다. 영역 H2에서는, 소스 단자막(13)의 상층막 13b가 제거되고 있다. 영역 H2의 하층에는, 영역 H1과 높이가 동일하게 되도록, 게이트 배선(2) 및 공통 배선(3)과 같은 층인 제1의 도전 막으로 형성된 박막 패턴(15)이 형성되어 있다.

다음에 도 1의 공통배선 변환부(44)의 상세에 대하여 설명한다. 도 6, 도 7에 나타내는 바와 같이 화소(40)의 보존 용량영역 CS를 구성하는 공통 배선(3)은, 표시부(50)의 외측에서, 공통 배선(3)과 직교하는 공통접속 배선(46)에 공통배선 변환부(44)를 통해 접속된다. 그리고, 공통접속 배선(46)의 한쪽의 단부에 공통접속 단자(64)가 형성된다. 공통접속 배선(46)은, Cr, Ti, Ta, Mo, W등으로 이루어지는 하층막 46a와, Al등의 금속막으로 이루어지는 상층막 46b의 다층막으로 구성되어, 제2의 도전 막으로 형성된다. 공통접속 단자(64)는 소스 단자(62)와 같은 층 구조를 이루고 있다.

여기에서, 공통 배선(3)과 공통접속 배선(46)은, 콘택홀 18, 19를 통해, 화소 전극(11)과 같은 ITO등의 도전성 산화막으로 형성된 접속막(17)에 의해 접속된 다. 콘택홀 18은 게이트 절연막(4)과 층간 절연막(9)을 제거하여 공통 배선(3)과 접속하는 부분으로, 콘택홀 19는 층간 절연막(9)을 제거하여 공통접속 배선(46)과 접속하는 부분이다.

여기에서, 공통접속 배선(46)은, 소스 배선(6), 소스 전극(7), 드레인 전극(8) 및 소스 단자막(13)등과 같은 공정으로 형성된다. 도 6에 있어서의 사선으로 나타내는 영역은, 공통접속 배선(46)을 형성하는 사진제판공정에 있어서, 노광되지 않는 레지스트가 형성되어 가공된 박막 패턴이다. 도트로 나타내는 영역 H3은, 중간 레지스트 막두께가 형성되어 가공된 박막 패턴이다. 영역 H3에서는, 공통접속 배선(46)의 상층막 46b가 제거되고, 영역 H3의 하층에는, 공통 배선(3)이 공통접속 배선(46)과 겹치도록 형성되어 있다. 이 공통접속 배선(46) 및 공통배선 변환부(44)의 하층에 공통 배선(3)을 배치하는 구성은, 공통접속 배선(46)의 저저항화를 위해, 종래에도 실시되고 있었던 구성이다.

이 결과, 중간 레지스트 막두께가 형성되어 가공된 영역 H1, H2 및 H3의 하층의 거의 전 영역에, 제1의 도전 막으로 형성되는 박막 패턴(12, 15) 또는 공통 배선(3)이 형성되어 있으므로, 제2의 도전 막으로 형성되는 드레인 전극(28), 소스 단자막(13) 및 공통접속 배선(46)의 기판(1)으로부터의 높이는 거의 동일하게 된다.

또한, 도 1의 게이트 단자(60)에 대해서도, 게이트 배선(2)을 제2의 도전 막으로 형성되는 게이트 단자막으로 변환하여 게이트 단자(60)에 접속하고, 게이트 단자(60)의 하층에 제1의 도전 막으로 형성되는 박막 패턴을 형성하는 것으로, 소 스 단자(62)와 같은 층 구성으로 할 수 있다.

다음에 중간 레지스트 막두께를 형성하여 가공되는 복수 종류의 박막 패턴을, 기판으로부터의 높이와 거의 동일하게 하는 효과에 대하여 설명한다. 도 8은, 복수 종류의 박막 패턴을, 중간 레지스트 막두께를 형성하여 가공하는 공정을 나타내는 단면도이다.

도 8a는, 사진제판공정의 노광 공정이다. 기판(1)위에 형성된 박막(22)에 있어서, 중간 레지스트 막두께가 형성되어 가공되는 영역 Ha, Hb, Hc, Hd가 있다고 하자. 영역 Ha와 영역 Hb의 하층에는, 박막(22)이 기판(1)으로부터의 높이가 거의 동일하게 되도록, 동일 막두께인 박막 패턴 20a, 20b가 형성되어 있다. 한편, 영역 Hc의 하층에는, 박막 패턴 20a, 20b보다도 막두께가 두꺼운 박막 패턴 20c가 형성되어 있다. 그리고, 영역 Hd의 하층에는, 이러한 박막 패턴은 형성되지 않는다.

이 상층에 절연막(21)과, 중간 레지스트 막두께를 형성하여 가공되는 박막(22)이 전체면에 형성되어 있다. 박막(22)은 하층막 22a와 상층막 22b의 2층막으로 구성되어 있다. 그리고, 박막(22)을 패턴 가공하기 위해, 레지스트(30)가 스핀 코트 등에 의해 도포된다. 레지스트(30)의 도포 후는, 레지스트(30)의 표면은 거의 평탄하게 되므로, 영역 Ha, Hb, Hc, Hd에 있어서의 레지스트 막두께 Sa, Sb, Sc, Sd와 다르게 된다. 즉, 영역 Ha, Hb의 레지스트 막두께 Sa, Sb는 동일하지만, 영역 Hc의 레지스터 막 Sc는 레지스트 막두께 Sa, Sb보다도 얇고, 레지스트 막두께 Sd는 레지스트 막두께 Sa, Sb보다도 두꺼워진다.

또한 이 사진제판공정에 사용하는 GT마스크(200)는, GT노광이 이루어지는 영 역 Ha, Hb, Hc, Hd에 대응하여, 미소한 슬릿(210)이 형성되어 있다. 이 GT마스크(200)를 통해, 레지스트(30)는 노광된다.

도 8b는, 노광한 레지스트(30)를 현상하여 레지스트 패턴을 형성하는 공정이다. GT마스크(200)를 사용하여 GT노광이 행해진 영역 Ha, Hb, Hc, Hd는, 중간 레지스트(3Oa, 30b, 30c, 30d)의 중간 레지스트 막두께 Ta, Tb, Tc, Td는 다른 것이 된다. 즉, 영역 Ha, Hb의 중간 레지스트 막두께 Ta, Tb는 동일하지만, 영역 Hc의 레지스트 막두께 Tc는 레지스트 막두께 Ta, Tb보다도 얇고, 레지스트 막두께 Td는 레지스트 막두께 Ta, Tb보다도 두꺼워진다.

도 8c는, 도 8b에서 형성된 레지스트 패턴을 사용하여, 박막(22)의 하층막 22a와 상층막 22b의 양쪽을 습식 에칭 또는 드라이 에칭 등에 의해 제거하는 에칭 공정이다.

도 8d는, 도 8c의 에칭 공정에서 남은 중간 레지스트(30a, 30b, 30c, 30d)를 제거하기 위해, 산소 플라즈마 등으로 애싱 처리하는 공정이다. 여기에서, 영역 Ha, Hb의 중간 레지스트 30a, 30b를 제거하는 최적의 애싱 처리 시간으로 하면, 영역 Hc에서는, 중간 레지스트 30c뿐만아니라 영역 Hc주위의 레지스트(30)전부가 없어지게 된다. 또 영역 Hd에서는, 중간 레지스트 30d가 아직 남은 상태가 된다.

도 8e는, 영역 Ha, Hb, Hc, Hd의 상층막 22b를 선택 에칭하여 제거하고, 레지스트를 박리하는 공정이다. 이 결과, 영역 Ha, Hb는, 상층막 22b가 제거된 정상적인 박막 패턴이 형성되지만, 영역 Hc는, 본래는 남겨야 할 영역 Hc주위의 상층막 22b도 제거된 불량의 박막 패턴이 된다. 영역 Hd는, 제거해야 할 상층막 22b가 남 은 불량의 박막 패턴이 된다. 즉, 중간 레지스트 막두께 Tc, Td가, 중간 레지스트 막두께 Ta, Tb와 크게 다르면, 중간 레지스트(30a, 30b, 30c, 30d)의 애싱 처리 시간을 조정해도, 영역 Hc 또는 영역 Hd중 어느 하나가 불량이 되므로, 프로세스의 마진이 없게 된다.

이와 같이 본 실시예 1에서는, 제2의 도전 막으로 형성된 드레인 전극(8), 소스 단자(62), 공통배선 변환부(44)에 있어서, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공되는 영역 H1, H2, H3의 하층의 거의 전 영역에, 게이트 배선(2), 공통 배선(3)과 같은 층인 제1의 도전 막으로 형성된 박막 패턴(12, 15) 또는 공통 배선(3)을 형성하고, 기판(1)으로부터의 높이를 거의 동일하게 했기 때문에, 레지스트(30)의 중간 레지스트 막두께의 균일화를 도모할 수 있다. 그리고, 중간 레지스트의 애싱 처리 시간 등에 있어서, 프로세스의 마진을 크게 할 수 있으므로, 불량의 박막 패턴이 적어지고, 수율을 향상시킬 수 있다.

실시예 2.

실시예 1에서는, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공되는 영역 H1, H2, H3의 하층의 거의 전 영역에, 제1의 도전 막으로 형성된 박막 패턴(12, 15) 또는 공통 배선(3)을 형성했지만, 역으로, 실시예 2에서는, 실시예 1의 도 2부터 도 7에 대하여, 도 9부터 도 14에 나타내는 바와 같이, 영역 H1, H2, H3의 하층의 거의 전 영역에, 제1의 도전 막으로 형성된 박막 패턴을 형성하지 않는 평탄한 구성으로 함으로써, 기판(1)으로부 터의 높이를 거의 동일하게 할 수도 있다.

이 경우, 도 9부터 도 12에 나타내는 바와 같이, 실시예 1의 드레인 전극(8), 소스 단자(62)의 영역 H1, H2의 하층의 거의 전 영역에는, 제1의 도전 막으로 형성된 박막 패턴(12, 15)은 배치하지 않는다. 그리고, 도 13, 도 14에 나타내는 바와 같이, 공통배선 변환부(44)에서는, 공통접속 배선(46)의 영역 H3의 하층의 거의 전 영역에 공통 배선(3)에 제거부(48)가 설치되고, 공통 배선(3)의 일부가 제거된 구성으로 되어 있다. 이와 같이, 영역 H1, H2, H3의 하층의 거의 전 영역에, 제1의 도전 막으로 형성된 박막 패턴(12, 15) 및 공통 배선(3)이 없는 평탄한 구성으로 해도, 중간 레지스트 막두께의 균일화를 도모할 수 있다. 그리고, 프로세스의 마진이 커지므로, 불량의 박막 패턴이 적어지고, 수율을 향상시킬 수 있다.

실시예 3.

실시예 1에서는, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공되는 영역 H1, H2, H3의 하층의 거의 전 영역에, 제1의 도전 막으로 형성된 박막 패턴(12, 15) 또는 공통 배선(3)을 형성했지만, 제1의 도전 막 대신에, 반도체막(5)과 같은 층으로 형성된 박막 패턴을 형성해도 거의 같은 높이로 맞출 수 있다. 또는, 게이트 배선(2)과 반도체막(5)의 막두께가 거의 동일하면, 제1의 도전 막과 반도체막(5)을 혼재시킨 박막 패턴을 배치해도, 기판(1)으로부터의 높이를 거의 동일하게 할 수 있고, 중간 레지스트 막두께의 균일화를 도모할 수 있다. 그리고, 프로세스의 마진이 커지므로, 불량의 박막 패턴이 적어지고, 수율을 향상시킬 수 있다.

실시예 4.

실시예 1부터 실시예 3에서는, 3개의 영역 H1, H2, H3에 관하여 설명했지만, 다른 개소에도 적용할 수 있다. 도 15는, 실시예 4에 있어서의 정전기 보호회로를 확대한 부분을 나타내는 평면도, 도 16은 도 15의 D-D, E-E절단선에 있어서의 단면도다. 도 16의 괄호 부호가 E-E절단선을 따른 것으로, 단면구조는 양쪽 모두 기본적으로 동일하다. 실시예 4는, 표시부 밖에 설치된 게이트 배선(2)용의 정전기 보호 회로를 나타낸다. 게이트 배선(2)용의 정전기 보호회로는, 게이트 배선(2)에 정전기와 같은 양 또는 음의 수십 Ⅴ이상의 고전압이 인가되었을 때, 정전기의 전하를 제2의 도전 막으로 이루어지는 단락 배선(66)으로 분산시키기 위한 정류방향이 다른 2개의 다이오드로 이루어지는 회로이다. 다이오드는, 화소의 TFT와 같은 공정으로 형성할 수 있다. 제1의 도전 막으로 이루어지는 게이트 전극(71, 72)을, 제2의 도전 막으로 이루어지는 소스 전극(7) 또는 드레인 전극(8)의 한쪽과 접속하는 것으로 다이오드를 형성할 수 있다.

도 15의 도트로 나타내는 영역 H4, H5는, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 박막 패턴이다. 영역 H4는 소스 전극(7)의 상층막 7b가 제거되고, 하층막 7a가 노출하고 있다. 영역 H5는 드레인 전극(8)의 상층막 8b가 제거되고, 하층막 8a가 노출하고 있다. 도 16에 나타내는 바와 같이, 영역 H4, H5의 하층의 거의 전 영역에, 제1의 도전 막으로 형성된 박막 패턴(74, 75)이 형성되고, 실시예 1의 영역 H1, H2, H3과 같은 높이로 되어 있다. 그리고, 제1의 도전 막으로 이루어지는 게이트 전극(71, 72)과, 제2의 도전 막으로 이루어지는 소스 전극(7), 드레인 전극(8)의 하층막(7a, 8a)이 화소 전극(11)과 같은 ITO등의 도전성 산화막으로 형성된 접속막(81, 82)에 의해 접속되어 있다.

여기에서는, 게이트 배선(2)용의 정전기 보호회로에 대해 설명했지만, 소스 배선(6)용의 정전기 보호회로도 같은 구성으로 할 수 있다. 즉, 표시부 외에 있어서, 소스 배선(6)이 도 15의 단락 배선(66)에 해당하는 형상을 구비하여, 단락 배선(66)이 제1의 도전 막으로 이루어지고, 도 15의 게이트 배선(2)에 해당하는 형상을 구비하고 있으면 된다.

실시예 5.

상기 이외의 적용 개소로서, 게이트 단자(60)가 소스 단자(62)와 같은 구조, 같은 높이가 되도록, 표시부 외에 있어서, 제1의 도전 막으로 형성되는 게이트 배선(2)을, 제2의 도전 막으로 형성되는 게이트 단자막으로 변환하여 게이트 단자(60)에 접속하는 접속부에 적용할 수 있다. 또는, 소스 단자(62)가 게이트 단자(60)와 동일 구조, 같은 높이가 되도록, 표시부 외에 있어서, 제2의 도전 막으로 형성되는 소스 배선(6)을, 제1의 도전 막으로 형성되는 소스 단자막으로 변환하여 소스 단자(62)에 접속하는 접속부에 적용할 수 있다. 이와 같이, 제1의 도전 막과 제2의 도전 막을 접속하기 위한 접속부에 있어서, 레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공되는 영역의 단면구조는, 같은 접속 구조가 되는 공통배선 변환부(44)의 영역 H3이나, 정전기 보호회로의 영역 H4, H5와 같은 높이가 되도록 하면 된다.

이상의 실시예에서는, 액정표시장치의 어레이 기판에 대해서 서술했지만, 일렉트로 루미네선스(EL)표시장치, 일렉트로크로믹 표시장치, 미립자나 기름 방울을 사용한 전자 페이퍼 등의 표시 장치의 어레이 기판에도 본 발명은 적용할 수 있다.

도 1은 실시예 1에 있어서의 액정표시장치의 어레이 기판을 나타내는 평면도다.

도 2는 실시예 1에 있어서의 도 1의 표시부의 화소를 나타내는 평면도다.

도 3은 실시예 1에 있어서의 도 2의 A-A절단선에 있어서의 단면도다.

도 4는 실시예 1에 있어서의 도 1의 소스 단자를 확대한 부분을 나타내는 평면도다.

도 5는 실시예 1에 있어서의 도 2의 B-B절단선에 있어서의 단면도다.

도 6은 실시예 1에 있어서의 도 1의 공통배선 변환부를 확대한 부분을 나타내는 평면도다.

도 7은 실시예 1에 있어서의 도 6의 C-C절단선에 있어서의 단면도다.

도 8은 복수 종류의 박막 패턴을, 중간 레지스트 막두께를 형성하여 가공하는 공정을 나타내는 단면도다.

도 9는 실시예 2에 있어서의 표시부의 화소를 나타내는 평면도다.

도 10은 실시예 2에 있어서의 도 9의 A-A절단선에 있어서의 단면도다.

도 11은 실시예 2에 있어서의 소스 단자를 확대한 부분을 나타내는 평면도다.

도 12는 실시예 2에 있어서의 도 11의 B-B절단선에 있어서의 단면도다.

도 13은 실시예 2에 있어서의 공통배선 변환부를 확대한 부분을 나타내는 평면도다.

도 14는 실시예 2에 있어서의 도 13의 C-C절단선에 있어서의 단면도다.

도 15는 실시예 4에 있어서의 정전기 보호회로를 확대한 부분을 나타내는 평면도다.

도 16은 실시예 4에 있어서의 도 15의 D-D, E-E절단선에 있어서의 단면도다.

[부호의 설명]

1 : 기판 2 : 게이트 배선

3 : 공통 배선 4 : 게이트 절연막

5 : 반도체막 6 : 소스 배선

8 : 드레인 전극 9 : 층간 절연막

10 : 콘택홀 11 : 화소 전극

12 : 박막 패턴 13 : 소스 단자막

15 : 박막 패턴 17 : 접속막

20 : 박막 30 : 레지스트

30a, 30b, 30c, 30d : 중간 레지스트 44 : 공통배선 변환부

46 : 공통 접속 배선 48 : 제거부

60 : 게이트 단자 62 : 소스 단자

64 : 공통 접속 단자 66 : 단락 배선

71, 72 : 게이트 전극 74, 75 : 박막 패턴

81, 82 : 접속막 100 : 어레이 기판

200 : GT마스크

H1, H2, H3, H4, H5, Ha, Hb, Hc, Hd : 중간 레지스트 막두께가 형성되어 가공된 영역

Sa, Sb, Sc, Sd : 레지스트 막두께

Ta, Tb, Tc, Td : 중간 레지스트 막두께

Claims

기판과,

레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 복수 종류의 박막 패턴을 구비하고,

상기 복수 종류의 박막 패턴은, 상기 기판으로부터의 높이가 거의 동일하게 되도록 구성되어 있는 것을 특징으로 하는 어레이 기판.
제 1항에 있어서,

상기 복수 종류의 박막 패턴의 하층의 거의 전 영역에, 상기 복수 종류의 박막 패턴의 높이가 거의 동일하게 되도록 형성된 박막 패턴을 구비하는 것을 특징으로 하는 어레이 기판.
제 1항에 있어서,

제1의 도전 막과,

상기 제1의 도전 막의 상층에 형성되는 절연막과,

상기 절연막의 상층에 형성되는 제2의 도전 막으로서,

상기 제2의 도전 막은, 상기 복수 종류의 박막 패턴을 구비하고,

상기 제1의 도전 막은, 상기 복수 종류의 박막 패턴의 하층의 거의 전 영역에 형성된 박막 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제 1항에 있어서,

제1의 도전 막과,

상기 제1의 도전 막의 상층에 형성되는 절연막과,

상기 절연막의 상층에 형성되는 제2의 도전 막으로서,

상기 제2의 도전 막은, 상기 복수 종류의 박막 패턴을 구비하고,

상기 제1의 도전 막은, 상기 복수 종류의 박막 패턴의 하층의 거의 전 영역에서 제거되어, 이보다 외부의 영역에 형성된 박막 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제 1항에 있어서,

제1의 도전 막과,

상기 제1의 도전 막의 상층에 형성되는 절연막과,

상기 절연막의 상층에 형성되는 반도체막과,

상기 반도체막의 상층에 형성되는 제2의 도전 막으로서,

상기 제2의 도전 막은, 상기 복수 종류의 박막 패턴을 구비하고,

상기 제1의 도전 막 및 상기 반도체막의 적어도 한쪽은, 상기 복수 종류의 박막 패턴의 하층의 거의 전 영역에 형성된 박막 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
제 3 내지 제 5항 중 어느 한 항에 있어서,

상기 제2의 도전 막은 적어도 2층 이상의 다층막으로 이루어지고,

상기 복수 종류의 박막 패턴은, 상기 제2의 도전 막의 적어도 최상층 막이 제거된 영역인 것을 특징으로 하는 어레이 기판.
기판과,

레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께가 형성되어 가공된 복수 종류의 박막 패턴을 구비하고,

상기 복수 종류의 박막 패턴은, 기판으로부터의 높이가 거의 동일하게 되도록 구성되어 있는 청구항 1에 기재된 어레이 기판을 사용한 것을 특징으로 하는 표시장치.
복수 종류의 박막 패턴을 형성하는 공정으로서,

레지스트를 형성하는 공정과,

레지스트를 완전히 노광하지 않는 중간적인 노광량에 의해, 중간 레지스트 막두께를 형성하여 가공하는 공정과,

상기 복수 종류의 박막 패턴의 하층의 거의 전 영역에, 상기 복수 종류의 박막 패턴의 높이가 거의 동일하게 되도록, 박막 패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 어레이 기판의 제조 방법.