KR20080045059A

KR20080045059A - Method of manufacturing multilevel interconnect structure and multilevel interconnect structure

Info

Publication number: KR20080045059A
Application number: KR1020070116296A
Authority: KR
Inventors: 마유카 아라우미
Original assignee: 가부시키가이샤 리코
Priority date: 2006-11-17
Filing date: 2007-11-14
Publication date: 2008-05-22
Also published as: JP2008147614A; TWI389227B; KR100956090B1; JP5352967B2; TW200837854A

Abstract

A method of manufacturing a multilevel interconnection structure and the multilevel interconnection structure are provided to manufacture a multilevel interconnection structure which interconnects the upper and lower parts interconnection lines through an interlayer dielectric having a small penetration hole. An interlayer dielectric(3) having a penetration hole including a conductive bump(4), and a second interconnection line(5) are stacked on a substrate(1) including a first interconnection line(2). The first interconnection line is connected electrically with the second interconnection line. A first region of the interlayer dielectric is formed on the substrate including the first interconnection line. The first region comprises a part of the peripheral wall of the penetration hole. A second region of the interlayer dielectric is formed on the substrate. The second region comprises the rest part of the peripheral wall of the penetration hole. The conductive bump is formed.

Description

멀티레벨 상호접속 구조의 제조 방법 및 멀티레벨 상호접속 구조{METHOD OF MANUFACTURING MULTILEVEL INTERCONNECT STRUCTURE AND MULTILEVEL INTERCONNECT STRUCTURE}METHOD OF MANUFACTURING MULTILEVEL INTERCONNECT STRUCTURE AND MULTILEVEL INTERCONNECT STRUCTURE}

본 발명은 멀티레벨 상호접속 구조의 제조 방법 및 멀티레벨 상호접속 구조, 트랜지스터 소자 및 화상 디스플레이 장치에 관한 것이다.The present invention relates to a method of manufacturing a multilevel interconnect structure and to a multilevel interconnect structure, a transistor element, and an image display apparatus.

종래에는, 기판 또는 반도체 웨이퍼 상에 트랜지스터와 다이오드를 갖는 반도체 장치에는 집적 밀도를 증가시키기 위해서 멀티레벨 상호접속 구조를 종종 사용한다. 멀티레벨 상호접속 구조에서, 상호접속 라인들 사이에서 전기적으로 접속을 제공하기 위해 비아 홀(via hole)을 갖는 층간 절연막이 사용되어 왔다. Conventionally, multilevel interconnect structures are often used in semiconductor devices having transistors and diodes on a substrate or semiconductor wafer to increase the integration density. In multilevel interconnect structures, interlayer dielectrics with via holes have been used to provide electrical connections between interconnect lines.

최근에는, 종래의 규산화 막 보다 상대적으로 더 낮은 유전율을 갖는 절연 재료 예컨데 다공성(porous) 실리카막, 메틸기를 가진 산소와 규소로 이루어진 플루오르화 규산화막과 유기 절연막이 층간 절연막의 재료로서 점차 선호되고 있다. 이들 중에서, (약 2.3 - 4.0의) 낮은 유전율을 갖는 유기 절연막이 일반적으로 사용되어 왔다. In recent years, insulating materials having a relatively lower dielectric constant than conventional silicate films such as porous silica films, fluorinated silicate films made of oxygen and silicon having methyl groups, and organic insulating films are gradually preferred as materials for interlayer insulating films. have. Among them, organic insulating films having a low dielectric constant (of about 2.3-4.0) have been generally used.

그러나, 포토리소그래픽 기술이 유기 절연막에 관통 홀을 형성하기 위해 사용되기 때문에, 제조 단계의 수를 증가시키고, 유기 절연막의 사용은 비용상의 불이익을 가져온다. However, since photolithographic techniques are used to form through holes in the organic insulating film, the number of manufacturing steps is increased, and the use of the organic insulating film brings a disadvantage in cost.

스크린 프린팅법은 잉크 비토출 영역을 갖는 메시(스크린 프린팅 마스크) 상에 잉크를 도포하는 프린팅법이고, 에멀젼(emulsion)은 잉크의 퍼짐(passage)을 막기 위해 도포되고, 고무 롤러를 슬라이딩하여 잉크를 메시를 통해 밀어낸다(force). 이 방법은 제조 단계를 감소시킬 수 있으며, 재료 사용 효율성이 더 높다는 이점이 있다. 스크린 프린팅법은 간단한 기술로 미세한 패턴을 형성할 수 있어서 트랜지스터 등에서 상호접속을 형성하기 위해 최근 사용되어 왔다. 그러나, 여전히 유동성을 갖는 방금 프린티드된(just-printed) 잉크의 표면은, 미세한 번짐(slight blur)을 야기하는, 중력으로 인하여 납작(flat)해진다. 이 미세한 번짐은 작은 관통 홀을 메워 버리기 쉽다. 따라서, 100 ㎛ 제곱의 관통 홀은 일반적인 프린틴법에 의해서 달성가능한 최소 사이즈이다. 또한, 스크린 프린팅법은 클리어런스(스크린 마스크와 기판 사이의 거리), 고무롤러의 각도, 압력, 및 속도와 같은 다중의 파라미터에 의해 영향을 받고, 따라서 작은 관통 홀을 안정하게 생성하기 어렵다. 넓은 영역을 프린팅하는 경우에, 실질적으로 달성되는 최소 사이즈는 약 300 ㎛ 제곱이다. Screen printing is a printing method in which ink is applied onto a mesh (screen printing mask) having an ink non-ejection area, and an emulsion is applied to prevent the ink from spreading, and the rubber roller is slid to draw ink. Force through the mesh. This method can reduce manufacturing steps and has the advantage of higher material use efficiency. Screen printing methods have been recently used to form interconnects in transistors and the like because they can form fine patterns with simple techniques. However, the surface of the just-printed ink that is still fluid is flat due to gravity, causing a slight blur. This minute bleeding tends to fill small through holes. Therefore, the through hole of 100 mu m square is the minimum size achievable by the general printing method. In addition, the screen printing method is affected by multiple parameters such as clearance (the distance between the screen mask and the substrate), the angle, pressure, and speed of the rubber roller, and thus it is difficult to stably produce small through holes. In the case of printing a large area, the minimum size achieved substantially is about 300 μm squared.

일본 특허 공개 공보 제2006-120873호에 임피던스 제어 와이어링 보드를 제 조하는 방법이 개시되어 있다. 이 방법에 따라, 커니컬(conical) 도전성 범프를 스크린 프린팅에 의해 금속 호일(foil) 상에 형성한 후에, 도전성 범프가 절연체를 통해 확장되도록 도전성 범프 상에 절연체를 배치한다. 이 후, 금속 호일을 도전성 범프의 헤드와 전기적으로 접속되도록 절연체 상에 배치한다. 이 방법은 프리프레그(prepreg)를 열 압착하여 절연체를 생성하기 때문에, 절연체의 재료가 한정되고 열과 압력에 기인한 로드가 절연체 상에 정판된다. 본 실시예에서 달성된 도전성 범프의 최소 사이즈는 150 ㎛ 이고, 도전성 범프의 사이즈 감소의 가능성은 언급되지 않는다. Japanese Patent Laid-Open No. 2006-120873 discloses a method of manufacturing an impedance control wiring board. According to this method, after the conductive conductive bumps are formed on the metal foil by screen printing, the insulators are disposed on the conductive bumps so that the conductive bumps extend through the insulators. Thereafter, the metal foil is disposed on the insulator so as to be electrically connected to the head of the conductive bumps. Since this method thermally compresses prepreg to produce an insulator, the material of the insulator is limited and the rod due to heat and pressure is imposed on the insulator. The minimum size of the conductive bumps achieved in this embodiment is 150 μm, and the possibility of size reduction of the conductive bumps is not mentioned.

전술한 관점에서, 본 발명은, 작은 관통 홀을 갖는 층간 절연막을 통해 상호접속 라인의 상 하부를 전기적으로 상호접속할 수 있는 멀티레벨 상호접속 구조의 제조 방법; 작은 관통 홀을 갖는 층간 절연막을 통해 전기적으로 상호접속하는 상 하부의 상호접속 라인들의 멀티레벨 상호접속 구조; 멀티레벨 상호접속 구조를 포함하는 트랜지스터 소자; 및 트랜지스터 소자를 포함하는 화상 디스플레이 장치를 제공하기 위해 개시되었다. In view of the foregoing, the present invention provides a method of manufacturing a multilevel interconnect structure capable of electrically interconnecting a top and bottom of an interconnect line through an interlayer insulating film having a small through hole; A multilevel interconnect structure of upper and lower interconnect lines electrically interconnecting through an interlayer insulating film having a small through hole; A transistor element comprising a multilevel interconnect structure; And a display device including a transistor element.

본 발명의 실시예에서, 스크린 프린팅법을 사용하여, 멀티레벨 상호접속 구조를 제조하는 방법을 제공한다. 멀티레벨 상호접속 구조에서, 도전성 범프와 함께 관통 홀을 갖는 층간 절연막과, 제2 상호 접속 라인은, 기판 상에 형성된 제1 상호접속 라인을 갖는 기판 상에 스택된다. 제1 상호접속 라인은 도전성 범프를 통해 제2 상호접속 라인과 전기적으로 접속된다. 이 방법은, 기판 상에 형성된 제1 상호접속 라인을 갖는 기판 상에 층간 절연막의 제1 영역(제1 영역은 관통 홀의 주변 벽(peripheral wall)의 일부를 포함)을 형성하는 단계; 기판 상에 형성된 제1 영역을 갖는 기판 상에 층간 절연막의 제2 영역(제2 영역은 관통 홀의 주변 벽의 나머지 부분을 포함)을 형성하는 단계; 및 도전성 범프를 형성하는 단계를 포함한다. 본 발명의 실시예는 작은 관통 홀을 통해 상 하부의 상호접속 라인들과 전기적으로 상호접속할 수 있는 멀티레벨 상호접속 구조를 제조하는 방법을 제공할 수 있다. In an embodiment of the present invention, there is provided a method of manufacturing a multilevel interconnect structure using screen printing. In a multilevel interconnect structure, an interlayer insulating film having through holes with conductive bumps and a second interconnect line are stacked on a substrate having a first interconnect line formed on the substrate. The first interconnect line is electrically connected to the second interconnect line through conductive bumps. The method includes forming a first region of an interlayer insulating film on the substrate having a first interconnect line formed on the substrate, the first region comprising a portion of a peripheral wall of the through hole; Forming a second region of the interlayer insulating film on the substrate having the first region formed on the substrate, the second region including the remainder of the peripheral wall of the through hole; And forming a conductive bump. Embodiments of the present invention may provide a method for fabricating a multilevel interconnect structure that can be electrically interconnected with upper and lower interconnect lines through small through holes.

본 발명의 일 양태에 따라, 작은 관통 홀을 갖는 층간 절연막을 통해 상 하부의 상호접속 라인들을 전기적으로 상호접속할 수 있는 멀티레벨 상호접속 구조를 제조하는 방법; 상 하부의 상호 접속 라인들이 작은 관통 홀을 갖는 층간 절연막을 통해 전기적으로 상호접속되는 멀티레벨 상호접속 구조; 멀티레벨 상호접속 구조를 포함하는 트랜지스터 소자; 및 트랜지스터 소자를 포함하는 화상 디스플레이 장치를 제조하는 방법을 제공할 수 있다. According to one aspect of the present invention, there is provided a method of manufacturing a multilevel interconnect structure capable of electrically interconnecting upper and lower interconnect lines through an interlayer insulating film having small through holes; A multilevel interconnect structure wherein upper and lower interconnect lines are electrically interconnected through an interlayer insulating film having small through holes; A transistor element comprising a multilevel interconnect structure; And it can provide a method of manufacturing an image display device including a transistor element.

본 발명의 바람직한 실시예는 첨부된 도면을 참조하여 아래에 설명한다. Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.

본 발명의 실시예의 멀티레벨 상호접속 구조를 제조하는 방법에 따라서, 멀티레벨 층간접속 구조는 스크린 프린팅법을 이용하여 제조되고, 이 방법에서, 층간 절연막 내에 도전성 범프를 갖는 관통 홀을 갖는 층간 절연막과 제2 상호접속 라인은 기판 상에 형성된 제1 상호접속 라인을 갖는 기판 상에 스택된다; 그리고 제1 상호접속 라인은 도전성 범프를 통해 제2 상호접속 라인에 전기적으로 접속된다. 보다 구체적으로, 본 발명은 기판 상에 형성된 제1 상호 접속 라인과 함께 상기 기판 상에 층간 절연막의 제1 영역(제1 영역은 관통 홀의 주변 벽의 일부를 포함)을 형성하는 단계; 그 위에 형성된 제1 영역을 갖는 기판 상에 층간 절연막의 제2 영역(제2 영역은 관통 홀의 주변 벽의 나머지 부분을 포함)을 형성하는 단계; 및 도전성 범프를 형성하는 단계를 포함한다. 이 방법은, 상 하부 상호접속 라인이 간단한 기술을 사용하여 더 적은 공정수로 작은 관통 홀을 통해 상호 접속할 수 있는, 고 밀도 멀티레벨 상호접속 구조를 제조할 수 있다. According to the method for manufacturing the multilevel interconnect structure of the embodiment of the present invention, the multilevel interlayer structure is manufactured by using a screen printing method, in which the interlayer insulating film having a through hole having conductive bumps in the interlayer insulating film is formed. The second interconnect line is stacked on the substrate with the first interconnect line formed on the substrate; And the first interconnect line is electrically connected to the second interconnect line through conductive bumps. More specifically, the present invention provides a method for forming an interlayer insulating film on a substrate, the method comprising: forming a first region of an interlayer insulating film on the substrate, the first region including a portion of the peripheral wall of the through hole; Forming a second region of the interlayer insulating film on the substrate having the first region formed thereon, the second region including the remainder of the peripheral wall of the through hole; And forming a conductive bump. This method allows fabrication of high density multilevel interconnect structures in which upper and lower interconnect lines can be interconnected through small through holes with fewer processes using simple techniques.

도 1은 본 발명의 일 실시예에 따라 멀티레벨 상호접속 구조의 예시를 나타낸다. 도 1에 도시된 멀티레벨 상호접속 구조에서, 관통 홀을 갖는 층간 절연막(3)이 기판 상에 형성된 제1 상호접속 라인(2)을 갖고 기판(1) 상에 형성된다. 도전성 범프들(4)이 관통 홀 내에 채워진다. 층간 절연막(3) 상에 제2 상호접속 라인(5)이 도전성 범프(4)를 통해 제1 상호접속 라인(2)에 전기적으로 접속된다. 도 1에 도시된 멀티레벨 상호접속 구조는 본 발명의 일 실시예의 멀티레벨 상호접속 구조를 제조하는 방법을 이용하여 제조된다. 1 illustrates an example of a multilevel interconnect structure in accordance with an embodiment of the present invention. In the multilevel interconnect structure shown in FIG. 1, an interlayer insulating film 3 having through holes is formed on the substrate 1 with a first interconnect line 2 formed on the substrate. Conductive bumps 4 are filled in the through holes. A second interconnect line 5 is electrically connected to the first interconnect line 2 via the conductive bumps 4 on the interlayer insulating film 3. The multilevel interconnect structure shown in FIG. 1 is fabricated using the method of manufacturing the multilevel interconnect structure of one embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 멀티레벨 상호접속 구조를 제조하는 방법을 예시하는 다이어그램이다. 첫째, 층간 절연막(3)의 제1 영역(3a)은, 스크린 프린팅법을 이용하여, 제1 상호접속 라인(도시 생략)이 형성된 기판(1) 상에 형성되어, 각 관통 홀의 주변 벽의 일부를 포함하는 층간 절연막(3)의 일부가 형성된다(도 2a 참조). 제1 영역(3a)은 관통 홀이 제1 상호접속 라인(도시 생략)상 에 형성되도록 형성된다. 다음, 도전성 범프(4)는 스크린 프린팅법(도 2b 참조)을 이용하여 관통 홀의 주변 벽의 부분에 정렬되어 형성된다. 이때, 층간 절연막(3)의 제2 영역(3b)은 스크린 프린팅법을 이용하여 제1 영역(3a)과 도전성 범프들(4)에 정렬되어 형성되어서, 각 관통 홀의 주변 벽의 나머지 부분이 형성된다(도 2c 참조). 이 3개의 단계에서, 상호접속 구조는 제1 상호접속 라인에 전기적으로 접속된 도전성 범프들(4)이 층간 절연막(3)의 표면의 너머(beyond)로 돌출되게 얻어진다. 이 후, 제2 상호접속 라인(5)은 상기 도전성 범프들(4)과 전기적으로 접속되어 제2 레벨 상호접속 구조가 획득되도록 형성된다. 2A-2C are diagrams illustrating a method of manufacturing a multilevel interconnect structure in accordance with one embodiment of the present invention. First, the first region 3a of the interlayer insulating film 3 is formed on the substrate 1 on which the first interconnect lines (not shown) are formed by using the screen printing method, so that a part of the peripheral wall of each through hole is formed. A portion of the interlayer insulating film 3 including the is formed (see FIG. 2A). The first region 3a is formed such that the through hole is formed on the first interconnect line (not shown). Next, the conductive bumps 4 are formed in alignment with the portion of the peripheral wall of the through hole using the screen printing method (see FIG. 2B). At this time, the second region 3b of the interlayer insulating film 3 is formed to be aligned with the first region 3a and the conductive bumps 4 by using the screen printing method, so that the remaining portion of the peripheral wall of each through hole is formed. (See FIG. 2C). In these three steps, the interconnect structure is obtained such that the conductive bumps 4 electrically connected to the first interconnect line protrude beyond the surface of the interlayer insulating film 3. The second interconnect line 5 is then formed in electrical connection with the conductive bumps 4 so as to obtain a second level interconnect structure.

상기 첫번째 제3 단계에 있어서, 제1 영역(3a)과 제2 영역(3b)은 제1 상호접속 라인(2) 상에 도전성 범프(4)를 형성한 후에 형성될 수 있다. 상기 단계들의 순서는 관통 홀의 목표 크기와 제1 영역(3a)의 형상에 따라 적절하게 선택될 수 있다. In the first third step, the first region 3a and the second region 3b may be formed after forming the conductive bumps 4 on the first interconnect line 2. The order of the steps may be appropriately selected according to the target size of the through hole and the shape of the first region 3a.

본 발명의 일 실시예에서, 일반적으로 이용가능한, 도전성 재료를 함유하는 도전성 접착재는 도전성 범프를 형성하기 위해 사용될 수 있다. 도전성 재료의 예는 은, 구리, 탄소, 알루미늄을 포함한다. 이들 중에서, 금속 재료들이 바람직할 수 있다. 도전성 재료들 중 둘 이상의 종류가 조합되어 사용될 수 있다. 제1 상호접속 라인 및 제2 상호접속 라인은 알려진 방법을 이용하여 상기 도전성 재료들 중 하나 이상으로 형성될 수 있다. In one embodiment of the present invention, a generally available conductive adhesive containing a conductive material can be used to form the conductive bumps. Examples of the conductive material include silver, copper, carbon, and aluminum. Among these, metal materials may be preferable. Two or more kinds of conductive materials may be used in combination. The first interconnect line and the second interconnect line may be formed of one or more of the conductive materials using known methods.

스크린 프린팅법에 사용된 스크린 프린팅 기계 및 스크린 프린팅 마스크는 종래 알려진 것들일 수도 있다. 스크린 프린팅 기계는 클리어런스, 고무롤러의 각 도, 압력, 및 속도를 위해 구성가능한 설정을 가질 필요가 있고, 바람직하게는 10 ㎛ 미만의 작동 정확도를 갖는 기판 스테이지(substrate stage)를 갖는다. 스크린 프린팅 마스크는 각 단계에서 프린팅될 영역의 형상, 사용될 접착재의 점도, 고체의 비율 등을 기초로하여 적절하게 선택될 수 있다. 접착제의 토출은 메시의 와이어 직경(두께), 개구 영역 비, 에멀젼의 농도를 조정하여 제어할 수 있고, 이에 따라, 원하는 두께를 갖는 막을 프린트할 수 있다. The screen printing machine and screen printing mask used in the screen printing method may be those known in the art. The screen printing machine needs to have a configurable setting for clearance, angle, pressure and speed of the rubber roller, and preferably has a substrate stage with an operating accuracy of less than 10 μm. The screen printing mask may be appropriately selected based on the shape of the area to be printed in each step, the viscosity of the adhesive to be used, the proportion of solids, and the like. Discharge of the adhesive can be controlled by adjusting the wire diameter (thickness) of the mesh, the ratio of the opening area, and the concentration of the emulsion, thereby printing a film having a desired thickness.

본 발명의 실시예에서, 층간 절연막은 유기 재료 및 입자를 바람직하게 함유할 수 있다. 유기 재료의 예는 PVA(polyvinyl alchol) 수지, 폴리비닐아세탈 수지, 아크릴 수지, 에틸 셀룰로오스 수지, 폴리에틸렌, 폴리스티렌 및 폴리이미드를 포함한다. 이 재료들은 재료들 중 둘 이상을 조합하여 사용할 수 있다. 이 입자들은 층간 절연막의 입자들로서 존재할 수 있기만 하면 임의의 유기 입자 및 무기 입자일 수 있다. 그러나, 무기 입자들의 사이즈를 제어하기 쉽기 때문에 또 무기 입자들은 용매에 용해될 수 있기 때문에, 무기 입자들이 바람직할 것이다. 이 무기 입자들의 재료의 예는 SiO₂, Al₂O₃, TiO₂, ZnO, 및 BaTiO₃를 포함한다. 이들 중에서, 비교적 낮은 유전율을 갖는 재료 예컨데, 실리카, 알루미나, 및 산화 아연이 바람직할 것이다. 다공성 또는 미소공성(microporous) 구조를 갖는 다공성 입자들 예컨데 메조포러스 실리카(Mesoporous silica)가 널리 사용될 수 있다. In an embodiment of the present invention, the interlayer insulating film may preferably contain an organic material and particles. Examples of organic materials include polyvinyl alchol (PVA) resins, polyvinyl acetal resins, acrylic resins, ethyl cellulose resins, polyethylene, polystyrenes and polyimides. These materials may be used in combination of two or more of the materials. These particles can be any organic particles and inorganic particles as long as they can be present as particles of the interlayer insulating film. However, inorganic particles would be preferable because it is easy to control the size of the inorganic particles and because the inorganic particles can be dissolved in a solvent. Examples of the material of these inorganic particles include SiO ₂ , Al ₂ O ₃ , TiO ₂ , ZnO, and BaTiO ₃ . Among them, materials having a relatively low dielectric constant such as silica, alumina, and zinc oxide will be preferable. Porous particles having a porous or microporous structure, for example mesoporous silica can be widely used.

층간 절연막을 형성하기 위해서, 유기 재료와 입자를 용매와 섞고, 분산제, 가소제, 및 점도 조절제(viscosity modifier)를 선택적으로 첨가하여 준비되는 절 연 접착제를 사용할 수 있다. 유기 재료와 입자들 사이에 혼합물의 비는 특별히 제한되지 않고, 접착재가 형성될 패턴에 따라 알맞는 물리적 특성을 갖도록 적절하게 조정될 수 있다. 층간 절연막의 유연성을 보장하기 위 유기 재료의 비율을 증가시키는 것이 바람직할 수 있다. 특히, 층간 절연막에서의 유기 재료의 체적 비율이 40 % 이상인 것이 바람직하고, 보다 구체적으로는 플랙시블한 기판에도 적용할 수 있는 층간 절연막을 만들기 위해서는 50% 이상인 것이 바람직하다. 층간 절연막의 제1 영역 및 제2 영역의 형태 및 면적에 따라 조정될 수 있지만, 건조된 제1 영역 및 제2 영역의 조성은 서로 크게 다르지 않는 것이 바람직하다. In order to form an interlayer insulating film, an insulating adhesive prepared by mixing an organic material and particles with a solvent and optionally adding a dispersant, a plasticizer, and a viscosity modifier may be used. The ratio of the mixture between the organic material and the particles is not particularly limited and may be appropriately adjusted to have suitable physical properties depending on the pattern in which the adhesive is to be formed. It may be desirable to increase the proportion of organic material to ensure the flexibility of the interlayer insulating film. In particular, the volume ratio of the organic material in the interlayer insulating film is preferably 40% or more, and more preferably 50% or more in order to produce an interlayer insulating film that can be applied to a flexible substrate. Although it can be adjusted according to the shape and area of the first region and the second region of the interlayer insulating film, the composition of the dried first region and the second region is preferably not significantly different from each other.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따라 멀티레벨 상호접속 구조를 제조하는 다른 방법을 예시하는 다이어그램이다. 먼저, 층간 절연막(3)의 제1 영역(3a)은 스크린 프린팅법을 이용하여, 제1 상호 접속 라인(도시 생략)이 형성되는, 기판(1) 상에 형성된다. 제1 영역(3a)은 실질적으로 평행한 라인들로 형성된다(도 3a 참조). 제1 영역(3a)은 관통 홀이 제1 상호접속 라인(도시 생략) 상에 형성되도록 형성된다. 그 후, 도전성 범프(4)가 스크린 프린팅법(도 3b 참조)을 이용하여 제1 영역(3a)에 정렬하여 형성된다. 이 후, 층간 절연막(3)의 제2 영역(3b)은 스크린 프린팅법을 이용하여 제1 영역(3a)과 도전성 범프(4)에 정렬되어 형성된다. 제2 영역(3b)은 불연속 패턴으로 형성되고, 제1 영역(3a)을 제외하는 영역으로 확장되는 불 연속적인 패턴으로 형성된다(도 3c 참조). 이러한 3개의 단계로, 제1 상호접속 라인에 전기적으로 전기적으로 접속되는 도전성 범프들(4)이 층간 절연막(3)의 표면 너머로 돌출된 상호접속 구조가 얻어진다. 이 후, 제2 상호접속 라 인(5)이 도전성 범프(4)에 전기적으로 접속되도록 형성되어, 2 레벨 상호접속 구조를 얻는다. 제1 영역(3a)의 라인 패턴의 폭과 간격 및 제2 영역(3b)의 불연속 패턴의 형상은 관통 홀들 간의 원하는 사이즈와 간격에 따라 적절하게 결정될 수 있다. 라인 패턴 및 불연속 패턴이 스크린 프린팅 방버을 이용하여 비교적 쉽게 형성되므로, 절연성 접착제의 물리적 특성의 허용가능한 범위와 프린팅 조건은 증가되고 이에 따라 안정한 프린팅 동작이 실현된다. 3A-3C are diagrams illustrating another method of manufacturing a multilevel interconnect structure in accordance with one embodiment of the present invention. First, the first region 3a of the interlayer insulating film 3 is formed on the substrate 1 on which a first interconnect line (not shown) is formed by using a screen printing method. The first region 3a is formed of substantially parallel lines (see FIG. 3A). The first region 3a is formed such that the through hole is formed on the first interconnect line (not shown). Thereafter, the conductive bumps 4 are formed in alignment with the first region 3a using the screen printing method (see FIG. 3B). Thereafter, the second region 3b of the interlayer insulating film 3 is formed in alignment with the first region 3a and the conductive bumps 4 using the screen printing method. The second region 3b is formed in a discontinuous pattern, and is formed in a discontinuous pattern extending to a region except the first region 3a (see FIG. 3C). In these three steps, an interconnect structure is obtained in which the conductive bumps 4 electrically connected to the first interconnect line protrude beyond the surface of the interlayer insulating film 3. Thereafter, a second interconnect line 5 is formed to be electrically connected to the conductive bumps 4 to obtain a two level interconnect structure. The width and spacing of the line pattern of the first region 3a and the shape of the discontinuous pattern of the second region 3b may be appropriately determined according to the desired size and spacing between the through holes. Since the line pattern and the discontinuous pattern are formed relatively easily using the screen printing chamber, the acceptable range of the physical properties of the insulating adhesive and the printing conditions are increased, thereby achieving a stable printing operation.

본 발명의 실시예에 따라, 도 2a 내지 도 2c 및 도 3a 내지 3c에 도시한 바와 같이, 먼저 제1 영역(3a)을 형성하고 그 후 도전성 범프들(4)을 형성하고, 그 후 제2 영역(3b)을 형성하는 것이 바람직하다. 도 4a에 도시한 바와 같이, 도전성 범프들(4)이 제1 영역(3a)을 형성하기 전에 형성되었을 때, 제1 영역(3a)은 도전성 범프들(4) 상에 프린팅된다. 즉, 에멀젼(8) 없이 고무롤러(6)를 슬라이딩하여 메시(7)의 영역을 통해 절연성 접착제를 분출하는 경우, 메시(7)는 도전성 범프(4)의 높이에 의해 기판(1)로부터 이격되어, 절연성 접착제의 분출 량이 증가된다. 결과적으로, 도 4b에 도시된 바와 같이, 도전성 범프(4)는 층간 절연막(3)의 제1 영역(3a)으로 커버하기 쉽게 된다. 또한, 제1 영역(3a)의 패턴 정확성이 감소될 수 있다. 이에 따라, 도전성 범프(4)를 형성하기 전에 제1 영역(3a)을 형성하는 것은 제1 영역(3a)의 형성의 정확성을 증가시킬 수 있다. 도 5에 도시한 바와 같이, 도전성 범프들(4)이 제1 영역(3a)을 형성한 후에 형성되는 경우, 도전성 접착제의 분출량은 제1 영역(3a)의 높이에 대응하는 양만큼 증가된다. 이 방법은 도전성 범프들(4)이 층간 절연막(3)의 표면을 너머 돌출되도록 할 수 있기 때문에 바람직하다. 또한, 도전성 범프들(4)이 제2 영역(3b)을 형성하기 전에 형성되므로, 절연성 접착제의 평탄화(leveling)로 인한 제2 영역(3b)을 형성하기 위해 프린팅되도록 관통 홀이 절연성 접착제로 커버되는 것을 방지할 수 있고, 이에 따라 관통 홀의 내측에 도전성 범프(4)를 형성할 수 있다. 따라서, 제1 상호접속 라인(2)은 제2 상호접속 라인(5)에 전기적으로 접속될 수 있다. In accordance with an embodiment of the invention, as shown in FIGS. 2A-2C and 3A-3C, first forming a first region 3a and then forming conductive bumps 4, and then a second It is preferable to form the region 3b. As shown in FIG. 4A, when the conductive bumps 4 are formed before forming the first region 3a, the first regions 3a are printed on the conductive bumps 4. That is, when the rubber roller 6 is slid without the emulsion 8 to eject the insulating adhesive through the area of the mesh 7, the mesh 7 is spaced apart from the substrate 1 by the height of the conductive bump 4. As a result, the ejection amount of the insulating adhesive is increased. As a result, as shown in FIG. 4B, the conductive bumps 4 are easily covered with the first region 3a of the interlayer insulating film 3. In addition, the pattern accuracy of the first region 3a can be reduced. Accordingly, forming the first region 3a before forming the conductive bumps 4 can increase the accuracy of the formation of the first region 3a. As shown in Fig. 5, when the conductive bumps 4 are formed after forming the first region 3a, the ejection amount of the conductive adhesive is increased by an amount corresponding to the height of the first region 3a. . This method is preferable because the conductive bumps 4 can be projected beyond the surface of the interlayer insulating film 3. In addition, since the conductive bumps 4 are formed before forming the second region 3b, the through holes are covered with the insulating adhesive so as to be printed to form the second region 3b due to the leveling of the insulating adhesive. Can be prevented, and thus the conductive bumps 4 can be formed inside the through holes. Thus, the first interconnect line 2 can be electrically connected to the second interconnect line 5.

본 발명의 실시예에서, 예컨데 도전성 범프들의 높이, 도전성 범프들간 거리 및 층간 절연막의 두께에 따라, 도전성 범프들(4)의 최상부가 층간 절연막(3)으로 부분적으로 또는 완전히 커버되는 것(도 4b) 또는 도전성 범프들(4)의 전체가 층간 절연막(3)으로 커버되는 것을 방지하는 것은 때때로 어렵다. 층간 절연막(3)이 도전성 범프들(4) 위에 배치되는 경우 도전성 범프들(4)이 제2 상호접속 라인(5)에 전기적으로 접속되기 어렵고, 또 상호접속 실패를 가져올 수 있다. 이러한 문제를 방지하기 위해서, 도 6a에 도시한 바와 같이, 도전성 접착제(4a)가 층간 절연막(3)을 커버하는 도전성 범프들(4) 위에 인가된다. 그 후, 도전성 범프들(4)이 도전성 접착제(4a)에 함유되는 도전성 재료로 전기적으로 접속되어, 제1 상호접속 라인(2)이 제2 상호접속 라인(5)에 전기적으로 접속될 수 있다. 도전성 범프들(4)이 도전성 재료의 도전성 접착제(4a)에 전기적으로 접속하기 위한 처리 시에, 압력 또는 열의 인가가 효율적일 수 있다. 전기적 접속의 공급을 용이하게 하기 위해, 층간 절연막(3)은 바람직하게는 도전성 접착제(4a)에 포함된 도전성 재료는 용해가능한 유기 재료를 포함한다. 이 후, 도전성 접착제(4a)에 포함된 용매는 층간 절연막(3)에 포함된 유기 재료를 용해하여, 도전성 접착제(4a)에 포함된 용매는 층간 절연 막(3)을 통해 침투하여 도전성 범프들(4)와 접촉한다. 이렇게 도전성 범프들(4)은 도전성 재료의 도전성 접착제(4a)에 전기적으로 접속될 수 있다. 이후 용매가 건조되어, 제1 상호접속 라인(2)에 전기적으로 접속되는 도전성 범프들(4)이 형성될 수 있다(도 6b 참조). 도 2a 내지 도 2c 및 도 3a 내지 도 3c에 도시된 바와 같이, 제1 영역(3a)을 형성한 후에 도전성 범프들(4)이 형성되는 경우, 제2 영역(3b)은 도전성 접착제(4a)에 포함되는 용매에 용해될 수 있는 유기 재료를 포함한다. In an embodiment of the invention, the top of the conductive bumps 4 is partially or completely covered with the interlayer insulating film 3, for example, depending on the height of the conductive bumps, the distance between the conductive bumps, and the thickness of the interlayer insulating film (FIG. 4B). It is sometimes difficult to prevent the entirety of the conductive bumps 4 from being covered with the interlayer insulating film 3. When the interlayer insulating film 3 is disposed over the conductive bumps 4, the conductive bumps 4 are hardly electrically connected to the second interconnect line 5, and may cause an interconnect failure. To prevent this problem, as shown in FIG. 6A, a conductive adhesive 4a is applied over the conductive bumps 4 covering the interlayer insulating film 3. The conductive bumps 4 can then be electrically connected with a conductive material contained in the conductive adhesive 4a so that the first interconnect line 2 can be electrically connected to the second interconnect line 5. . In the process for electrically connecting the conductive bumps 4 to the conductive adhesive 4a of the conductive material, application of pressure or heat may be efficient. In order to facilitate the supply of the electrical connection, the interlayer insulating film 3 preferably comprises an organic material that is soluble in the conductive material contained in the conductive adhesive 4a. Thereafter, the solvent contained in the conductive adhesive 4a dissolves the organic material included in the interlayer insulating film 3, and the solvent contained in the conductive adhesive 4a penetrates through the interlayer insulating film 3 to conduct conductive bumps. Contact with (4). The conductive bumps 4 can thus be electrically connected to the conductive adhesive 4a of the conductive material. The solvent may then be dried to form conductive bumps 4 that are electrically connected to the first interconnect line 2 (see FIG. 6B). As shown in FIGS. 2A to 2C and 3A to 3C, when the conductive bumps 4 are formed after the first region 3a is formed, the second region 3b is the conductive adhesive 4a. An organic material which can be melt | dissolved in the solvent contained in is included.

본 발명의 일 실시예에서, 도 7a 및 도 7b에 도시된 바와 같이, 제1 영역(3a)은 제2 영역(3b)에 적절하게 정렬되지 않은 경우, 기판(1)은 제1 영역(3a) 또는 제2 영역(3b) 중 어느 한 영역을 완전히 커버하지 않을 수도 있다. 도 7a는 평면도이고, 도 7b는 도 7a의 절취선을 따른 단면도이다. 그러한 결점을 방지하기 위해, 제1 영역(3a)을 형성하기 위해 사용되는 제1 절연성 접착제의 점도는 제2 영역(3b)을 형성하기 위해 사용되는 제2 절연성 접착제의 점도 보다 높게 만든다. 즉, 제1 영역(3a)을 형성하기 위해 높은 점도와 낮은 유동성을 갖는 제1 절연성 접착제가 사용되므로, 제1 영역(3a)은 원하는 패턴으로 형성될 수 있다. 한편, 낮은 점도와 높은 유동성을 갖는 제2 절연성 접착제는 제2 영역(3b)을 형성하기 위해 사용되고, 프린트된 제2 절연성 접착제가 건조되기 전에 평탄해지고, 이를 행하여 결점을 방지할 수 있다(도 8a 내지 도 8c 참조). 따라서, 높은 신뢰도를 갖는 층간 절연막을 형성할 수 있다. 도 8b는 평면도이고, 도 8c 및 도 8c는 각각 도 8a의 절취선 A와 B를 따른 단면도이다. 제2 절연성 접착제의 흐름은 제2 영역(3b)의 막 두께의 비균일성을 개선하여, 제1 영역(3a)의 레벨의 차이를 감소시킨다. 절연성 접 착제의 점도는 형성될 관통 홀의 크기 및 관통 홀들 간의 거리에 따라 적절하게 결정될 수 있지만, 제1 절연성 접착제의 점도는 일반적으로는 100 Pa·s 이상이고, 바람직하게는 150 Pa·s 이다. 제2 절연성 접착제의 점도는 일반적으로는 100 Pa·s 이하이고, 바람직하게는 50 Pa·s 이하이다. In one embodiment of the invention, as shown in FIGS. 7A and 7B, when the first region 3a is not properly aligned with the second region 3b, the substrate 1 may have a first region 3a. ) Or the second region 3b may not be completely covered. FIG. 7A is a plan view, and FIG. 7B is a cross-sectional view along the cut line of FIG. 7A. To prevent such drawbacks, the viscosity of the first insulating adhesive used to form the first region 3a is made higher than the viscosity of the second insulating adhesive used to form the second region 3b. That is, since the first insulating adhesive having high viscosity and low fluidity is used to form the first region 3a, the first region 3a can be formed in a desired pattern. On the other hand, the second insulating adhesive having a low viscosity and high flowability is used to form the second region 3b, and the printed second insulating adhesive is flattened before drying, and this can be done to prevent defects (Fig. 8A). To FIG. 8C). Therefore, an interlayer insulating film having high reliability can be formed. 8B is a plan view, and FIGS. 8C and 8C are cross-sectional views taken along cut lines A and B of FIG. 8A, respectively. The flow of the second insulating adhesive improves the nonuniformity of the film thickness of the second region 3b, thereby reducing the difference in the level of the first region 3a. The viscosity of the insulating adhesive may be appropriately determined according to the size of the through hole to be formed and the distance between the through holes, but the viscosity of the first insulating adhesive is generally 100 Pa · s or more, preferably 150 Pa · s. The viscosity of the second insulating adhesive is generally 100 Pa · s or less, preferably 50 Pa · s or less.

본 발명의 일 실시예에서, 층간 절연막의 제1 영역에 포함되는 파티클의 특정 표면적은 제2 영역에 포함되는 파티클의 특정 표면적보다 큰 것이 바람직하다. 층간 절연막은 제1 영역과 제2 영역으로서 개별적으로 형성되지만, 제1 영역과 제2 영역은 이상적으로는 제1 영역과 제2 영역 사이의 친화력(affinity) 및 층간 절연막 전체의 균일성 관점에서 동일 조성을 갖는다. 전술한 바와 같이, 높은 점도(낮은 유동성)을 갖는 제1 절연성 접착제 및 낮은 점도(높은 유동성)을 갖는 제2 절연성 접착제를 사용하는 것이 바람직하다. 고체의 함유량(solid content)의 조성을 변경하지 않고 접착제의 점도를 조정하기 위한 가장 쉬운 방법은 용매의 함유량을 조정하는 것이다. 그러나, 점도를 조절하기 위해 접착제의 용매의 함유량(content)을 변경하는 경우, 접착제의 고체의 함유량이 변경된다. 즉, 제2 절연성 접착제의 점도를 더 낮추기 위해 용매의 함유량을 증가시키는 경우, 고체의 함유량이 감소되어 건조된 제2 영역의 막 두께가 감소된다. 결과적으로, 제2 영역의 막두께는 제1 영역의 막 두께 보다 적어진다. 따라서, 층간 절연막의 두께의 균일성이 낮아지고, 제2 층간접속 라인에 반대의 영향을 미친다. 이 문제는 상이한 특정 표면적을 갖는 파티클을 이용하여 해결할 수 있다. 특정 표면적은 유닛 폭당 파티클의 총 표면적이다. 파티클의 점도가 증가되는 특성은 특정 표면적에 비례한다. 특정 표면적이 커질수록(즉, 파티클의 사이즈가 더 작을 수록), 점성이 증가하는 성질이 커진다. 따라서, 제1 절연성 접착제는 높은 점성을 갖는 더 큰 특정 면적을 갖는 파티클을 포함하도록 만들고, 제2 절연성 접착제는 더 낮은 점성을 갖도록 더 작은 특정 면적을 갖는 파티클을 포함하도록 만든다. 이와 같이, 고체의 함유량 및 조성을 변경시키지 않고 다른 점성을 갖는 절연성 접착제들을 준비할 수 있어서, 층간 절연막의 조성의 균일함과 두께를 개선시킬 수 있다. In one embodiment of the present invention, the specific surface area of the particles included in the first region of the interlayer insulating film is preferably larger than the specific surface area of the particles included in the second region. The interlayer insulating film is formed separately as the first region and the second region, but the first region and the second region are ideally identical in terms of the affinity between the first region and the second region and the uniformity of the entire interlayer insulating film. Has a composition. As mentioned above, it is preferable to use a first insulating adhesive having a high viscosity (low flowability) and a second insulating adhesive having a low viscosity (high flowability). The easiest way to adjust the viscosity of the adhesive without changing the composition of the solid content is to adjust the content of the solvent. However, when the content of the solvent of the adhesive is changed in order to adjust the viscosity, the content of the solid of the adhesive is changed. In other words, when the content of the solvent is increased to further lower the viscosity of the second insulating adhesive, the content of solids is reduced to reduce the film thickness of the dried second region. As a result, the film thickness of the second region is smaller than the film thickness of the first region. Therefore, the uniformity of the thickness of the interlayer insulating film is lowered, which adversely affects the second interlayer connection line. This problem can be solved by using particles with different specific surface areas. Particular surface area is the total surface area of the particles per unit width. The property by which the viscosity of the particles is increased is proportional to the specific surface area. The greater the specific surface area (ie, the smaller the particle size), the greater the property of increasing viscosity. Thus, the first insulating adhesive is made to include particles having a larger specific area with high viscosity, and the second insulating adhesive is made to include particles having a smaller specific area to have lower viscosity. In this way, insulating adhesives having different viscosities can be prepared without changing the content and composition of the solid, thereby improving the uniformity and thickness of the composition of the interlayer insulating film.

본 발명의 일 실시예에서, 도 8a 내지 도 8c에 도시한 바와 같이, 제2 영역의 적어도 일부를 제1 영역 상에 형성하도록 층간 절연막은 바람직하게 형성된다. 전술된 바와 같이, 제1 영역이 제2 영역에 적절하게 정렬되지 않은 경우에, 기판은 제1 영역 또는 제2 영역 중 한 쪽 영역을 완전히 커버하지 않을 수도 있다. 높은 유동성을 갖는 제2 절연성 접착제가 사용되는 경우, 제2 영역은 제1 영역과의 갭을 메우고 제1 영역 상에 부분적으로 배치되어서, 층간 절연막의 신뢰성이 높게 형성되고 전술된 결점을 방지할 수 있다. In one embodiment of the present invention, as shown in Figs. 8A to 8C, the interlayer insulating film is preferably formed to form at least a part of the second region on the first region. As mentioned above, when the first region is not properly aligned with the second region, the substrate may not fully cover either the first region or the second region. When a second insulating adhesive having high fluidity is used, the second region is partially filled on the first region and fills the gap with the first region, so that the interlayer insulating film is formed with high reliability and can prevent the above-mentioned defects. have.

도 9는 본 발명의 일 실시예에 따른 트랜지스터 소자의 예시를 도시한다. 도 9에 도시된 트랜지스터 소자에서, 게이트 전극(9)과 게이트 절연성 막(10)은 기판(1) 상에 형성된다. 소스 전극(2a), 드레인 전극들(2b), 및 유기 반도체층(11)은 게이트 절연막(10) 상에 형성된다. 또한, 관통 홀들을 갖는 층간 절연막(3)은 소스 전극들(2a), 드레인 전극(2b), 유기 반도체층(11)을 커버하기 위해 형성된다. 도전성 범프들(4)은 관통 홀 내에 배치된다. 상부 전극(5a)은 도전성 범프들(4) 내측에 쓰루홀을 갖는 층간 절연막 위에 형성된다. 제1 상호접속 라인으로서 소스 전 극(2a)은 도전성 범프들(4)을 통해 제2 상호접속 라인으로서 상부 전극(5a)에 전기적으로 접속된다. 도 9에 도시된 트랜지스터 소자는 본 발명의 일 실시예의 멀티레벨 상호접속 구조를 제조하는 방법을 사용하여 제조된다. 9 shows an illustration of a transistor device in accordance with one embodiment of the present invention. In the transistor element shown in FIG. 9, the gate electrode 9 and the gate insulating film 10 are formed on the substrate 1. The source electrode 2a, the drain electrodes 2b, and the organic semiconductor layer 11 are formed on the gate insulating film 10. In addition, an interlayer insulating film 3 having through holes is formed to cover the source electrodes 2a, the drain electrode 2b, and the organic semiconductor layer 11. Conductive bumps 4 are disposed in the through holes. The upper electrode 5a is formed on the interlayer insulating film having through holes inside the conductive bumps 4. The source electrode 2a as the first interconnect line is electrically connected to the upper electrode 5a as the second interconnect line through the conductive bumps 4. The transistor device shown in FIG. 9 is fabricated using the method of manufacturing the multilevel interconnect structure of one embodiment of the present invention.

도 10a 및 도 10b는 본 발명의 일 실시예에 따른 트랜지스터 소자의 다른 예를 설명하는 다이어그램이다. 도 10a는 절단면도이고 도 10b는 평면도이다. 도 10a 및 도 10b에서, 도 9에 도시된 이들과 동일한 소자는 동일 참조 번호를 갖고 여기에 더 설명하지 않는다. 도 10a 및 도 10b에 도시된 트랜지스터 소자에서, 층간 절연막(3)의 제1 영역(3a)은 채널 형성부로서 유기 반도체 층(11)을 커버하기 위해 배치된다. 이 방법으로 제1 영역(3a)과 함께 유기 반도체 층(11)을 보호하는 것은 대기의 산호와 수증기에 기인한 트랜지스터 특성의 변화를 최소화할 수 있다. 이것은 도전성 범프들(4) 및 제2 영역(3b)을 스크린 프린팅하는 경우 메시가 유기 반도체 층(11)과 접촉하는 것을 방지할 수 있고, 이로써 물리적 로드를 감소시킨다. 또한, 제2 영역(3b)에 포함된 유기 재료를 용해하는 처리의 경우 제2 도전성 접착제에 포함된 용매로 용해시키는 처리를 채용한 경우(도 6a 및 도 6b를 참조), 유기 반도체 층(11)dl 용매에 의해 손상되는 것을 방지할 수 있다. 10A and 10B are diagrams illustrating another example of a transistor device according to an embodiment of the present invention. 10A is a cross-sectional view and FIG. 10B is a plan view. 10A and 10B, the same elements as those shown in FIG. 9 have the same reference numerals and are not described further herein. In the transistor elements shown in Figs. 10A and 10B, the first region 3a of the interlayer insulating film 3 is disposed to cover the organic semiconductor layer 11 as a channel forming portion. Protecting the organic semiconductor layer 11 together with the first region 3a in this way can minimize changes in transistor characteristics due to atmospheric corals and water vapor. This can prevent the mesh from contacting the organic semiconductor layer 11 when screen printing the conductive bumps 4 and the second region 3b, thereby reducing the physical load. In addition, when the process which melt | dissolves the organic material contained in the 2nd area | region 3b is employ | adopted the process which melt | dissolves with the solvent contained in a 2nd conductive adhesive agent (refer FIG. 6A and 6B), the organic-semiconductor layer 11 dl can be prevented from being damaged by the solvent.

도 11은 본 발명의 일 실시예에 따른 화상 디스플레이 장치의 예를 도시한다. 도 11에 도시된 화상 디스플레이 장치에 있어서, 게이트 전극(9) 및 게이트 절연막(10)은 기판(1) 상에 형성된다. 소스 전극(2a), 드레인 전극(2b), 및 유기 반도체 층(11)은 게이트 절연막(10) 상에 형성된다. 또한, 관통 홀을 갖는 층간 절연막(3)이 소스 전극(2a), 드레인 전극(2b), 및 유기 반도체 층(11)을 커버하도록 형 성된다. 도전성 범프(4)는 관통 홀내에 배치된다. 픽셀 전극(5b)은 내측에 도전성 범프(4)를 가진 쓰루홀을 갖는 층간 절연막(3) 상에 형성된다. 제1 상호접속 라인으로서 소스 전극(2a)은 도전성 범프(4)를 통해 제2 상호접속 라인으로서 픽셀 전극(5b)에 전기적으로 접속된다. 투명 전극(14) 및 마이크로캡슐(microcapsules)(15)이 지지 부재(13) 상에 형성되는 전기 영동(electrophoretic) 표시 장치(16)가 그러한 구성을 갖는 액티브 매트릭스 기판에 부착된다. 도 11에 도시된 바와 같은 화상 디스플레이 장치는 본 발명의 실시예의 멀티레벨 상호접속 구조를 제조하는 방법을 이용하여 제조된다. 11 shows an example of an image display apparatus according to an embodiment of the present invention. In the image display device shown in FIG. 11, the gate electrode 9 and the gate insulating film 10 are formed on the substrate 1. The source electrode 2a, the drain electrode 2b, and the organic semiconductor layer 11 are formed on the gate insulating film 10. In addition, an interlayer insulating film 3 having through holes is formed to cover the source electrode 2a, the drain electrode 2b, and the organic semiconductor layer 11. The conductive bumps 4 are disposed in the through holes. The pixel electrode 5b is formed on the interlayer insulating film 3 having a through hole with a conductive bump 4 inside. The source electrode 2a as the first interconnect line is electrically connected to the pixel electrode 5b as the second interconnect line through the conductive bump 4. An electrophoretic display device 16 in which transparent electrodes 14 and microcapsules 15 are formed on the support member 13 is attached to an active matrix substrate having such a configuration. An image display apparatus as shown in FIG. 11 is manufactured using a method of manufacturing the multilevel interconnect structure of the embodiment of the present invention.

본 실시예에 사용되는 화상 디스플레이 소자는 전기 영동 표시 소자로 제한되는 것은 아니고, LCD(liquid crystal display device) 소자, 유기 EL 소자등을 포함한다. 이들 소자 중 하나를 사용하여 뷰어 아이즈(Viewer's eyes) 또는 플랙시블 화상 디스플레이 장치 상에 스트레인(strain)을 덜 넣는 평평한 판넬 화상 디스플레이 장치를 제공할 수 있다. The image display element used in this embodiment is not limited to the electrophoretic display element, but includes a liquid crystal display device (LCD) element, an organic EL element, and the like. One of these devices can be used to provide a flat panel image display device that puts less strain on the viewer's eyes or flexible image display device.

[실시예 1]Example 1

스크린 프린팅 마스크를 이용하여 프린트될 층간 절연막(3)의 제1 영역(3a)과 제2 영역(3b)의 패턴은 폭 160 ㎛ 라인의 분사 섹션, 폭 80 ㎛ 라인의 비분사 섹션을 갖는다. 사용된 스크린 프린팅 마스크는 19 ㎛ 와이어 직경의 스테인레스 메쉬 500이다. 스크린 프린팅 마스크를 이용하여 프린트될 도전성 범프들(4)의 패턴은 240 ㎛ 피치로 이격된(매트릭스 형태로 정렬됨) 50 ㎛ 지름 원의 분사 섹션을 갖는다. 사용된 스크린 프린팅 마스크는 23 ㎛ 와이어 직경의 스테인레스 메시 400 이고, 에멀젼은 30 ㎛ 두께로 도포된다. The pattern of the first region 3a and the second region 3b of the interlayer insulating film 3 to be printed using the screen printing mask has an injection section of 160 µm wide lines and a non-injection section of 80 µm wide lines. The screen printing mask used was stainless mesh 500 with 19 μm wire diameter. The pattern of conductive bumps 4 to be printed using a screen printing mask has 50 μm diameter sprayed sections spaced apart (arranged in a matrix) at 240 μm pitch. The screen printing mask used was a stainless mesh 400 of 23 μm wire diameter and the emulsion was applied to a thickness of 30 μm.

사용된 절연성 접착제는 폴리비닐 알코올 수지를 에틸렌 글리콜 모노부틀 에테르(ethylene glycol monobutyl ether) 및 α-테르피네올의 혼합 용매에 용해시켜 준비하고, 이후 점도를 약 150 Pa·s 으로 조절하기 위해서 50㎡/g 특정 표면적의 알루미나 필러를 첨가한다. 사용된 도전성 접착제는 도전성 재료로서 은을 함유하는 열경화성 접착제이다.The insulating adhesive used was prepared by dissolving the polyvinyl alcohol resin in a mixed solvent of ethylene glycol monobutyl ether and α-terpineol, and then 50 m 2 to adjust the viscosity to about 150 Pa · s. / g Add alumina filler of specific surface area. The conductive adhesive used is a thermosetting adhesive containing silver as the conductive material.

도 1을 참조하면, 제1 영역(3a)의 패턴은 제2 상호접속 라인(5)의 접촉부를 중첩하지 않도록 정렬되고, 그 후 기판 상에 형성된 제1 상호접속 라인(2)과 함께 유리 기판(1) 상에 절연성 접착제를 사용하여 스크린 프린팅된다. 제품을 100 ℃의 오븐에서 30분 동안 건조하여 제1 영역(3a)을 얻을 수 있다. 실질적으로 획득된 제1 영역(3a)은 240 ㎛ 피치로 정렬되어 약 180 내지 190 ㎛ 폭을 갖는 라인이된다. Referring to FIG. 1, the pattern of the first region 3a is aligned so as not to overlap the contacts of the second interconnect line 5, and then with the first interconnect line 2 formed on the substrate with the glass substrate. Screen printing is carried out using the insulating adhesive on (1). The product can be dried in an oven at 100 ° C. for 30 minutes to obtain the first region 3a. Substantially obtained first region 3a is aligned at a 240 μm pitch to become a line having a width of about 180 to 190 μm.

이후, 도전성 범프들(4)의 패턴은 (후에 형성될)제2 상호접속 라인(5)의 접촉 부를 중첩하도록 정렬하고, 그 후 도전성 접착제를 이용하여 스크린 프린팅된다. 제품은 120 ℃의 오븐에서 1시간 동안 건조되어, 도전성 범프들(4)을 얻는다. 실질적으로 획득된 도전성 범프들(4)은 55 ㎛ 내지 60 ㎛ 의 직경을 갖는 원형이고 제1 영역(3a)의 인접한 대향 라인 상에 부분적으로 배치된다. The pattern of conductive bumps 4 is then aligned to overlap the contacts of the second interconnect line 5 (to be formed later), and then screen printed using a conductive adhesive. The product is dried in an oven at 120 ° C. for 1 hour to obtain conductive bumps 4. Substantially obtained conductive bumps 4 are circular having a diameter of 55 μm to 60 μm and partially disposed on adjacent opposing lines of the first region 3a.

제2 영역(3b)의 패턴은 제1 영역(3a)고 도전성 범프들(4)을 중첩하지 않도록 제1 영역(3a)의 라인과 직교 방향으로 정렬되고, 절연성 접착제를 이용하여 스크린 프린팅된다. 제품을 100 ℃의 오븐에서 30분 동안 건조하여, 제2 영역(3b)을 얻는다. 획득된 제2 영역(3b)은 제1 영역(3a)과 도전성 범프들(4) 간의 공간을 채우고, 제1 영역(3a)과 도전성 범프들(4) 상에 부분적으로 배치된다. 모든 도전성 범프들(4)이 층간 절연막(3)의 표면 너머로 돌출된 것이 광학 현미경으로 관찰된다. The pattern of the second region 3b is aligned in a direction orthogonal to the line of the first region 3a so as not to overlap the conductive bumps 4 with the first region 3a and screen printed using an insulating adhesive. The product is dried in an oven at 100 ° C. for 30 minutes to obtain a second region 3b. The obtained second region 3b fills the space between the first region 3a and the conductive bumps 4 and is partially disposed on the first region 3a and the conductive bumps 4. It is observed with an optical microscope that all the conductive bumps 4 protrude beyond the surface of the interlayer insulating film 3.

마지막으로, 제2 상호접속 라인(5)은 도전성 범프들(4)을 중첩하도록 형성되어, 멀티레벨 상호접속 구조를 얻을 수 있다. Finally, the second interconnect line 5 is formed so as to overlap the conductive bumps 4 to obtain a multilevel interconnect structure.

그 후, 제1 상호접속 라인(2)과 제2 상호접속 라인(5)의 접촉 체인이 평가된다. 200개의 접촉 체인을 10개 위치에서 평가한 결과, 모든 위치에 대해서 관통 홀당 평균 저항이 8Ω이 되는, 양호한 접촉 저항을 얻는다. Thereafter, the contact chain of the first interconnect line 2 and the second interconnect line 5 is evaluated. As a result of evaluating 200 contact chains at 10 locations, good contact resistance is obtained, with an average resistance per through hole of 8 ohms for all locations.

[실시예 2]Example 2

도 12a 및 도 12b는 스크린 프린팅 마스크를 이용하여 프린팅될 층간 절연막(3)의 패턴을 나타낸다. 보다 구체적으로, 도 12a 및 도 12b는 각각 제1 영역(3a) 및 제2 영역(3b)의 패턴을 나타낸다. 도 12a에 도시된 패턴은 폭 170 ㎛ 라인들의 분사 섹션과 폭 70 ㎛ 라인들의 비분사 섹션을 갖는다. 사용된 스크린 프린팅 마스크는 19 ㎛ 와이어 직경의 스테인레스 메시 500이고, 에멀젼이 15 ㎛ 두께로 도포되어 있다. 도 12b에 도시된 패턴은 240 ㎛ 피치로 이격된(매트릭스 형태로 정렬) 60 ㎛의 길이와 170 ㎛의 폭인 직사각형의 분사 섹션을 갖는다. 사용된 스크린 프린팅 마스크는 19 ㎛ 와이어 직경의 금속 도금 처리가 적용된 스테인레스 메시 500이고, 에멀젼이 15 ㎛ 두께로 도포되어 있다. 스크린 프린팅 마스크를 이용하여 프린팅될 도전성 범프들(4)의 패턴은 240 ㎛ 피치로 이격된(매트릭스 형태로 정렬) 50 ㎛ 직경 원의 분사 섹션을 갖는다. 사용된 스크린 프린팅 마스크는 23 ㎛ 와이어 직경의 스테인레스 메시 400이고, 에멀젼이 30 ㎛ 두께로 도포되어 있다. 12A and 12B show the pattern of the interlayer insulating film 3 to be printed using the screen printing mask. More specifically, FIGS. 12A and 12B show patterns of the first region 3a and the second region 3b, respectively. The pattern shown in FIG. 12A has an injection section of 170 μm wide lines and a non-injection section of 70 μm wide lines. The screen printing mask used was a stainless mesh 500 with 19 μm wire diameter and an emulsion was applied to a thickness of 15 μm. The pattern shown in FIG. 12B has a rectangular spray section that is 60 μm long and 170 μm wide, spaced (aligned in a matrix) at 240 μm pitch. The screen printing mask used was a stainless mesh 500 with metal plating treatment of 19 μm wire diameter, and the emulsion was applied to a thickness of 15 μm. The pattern of conductive bumps 4 to be printed using a screen printing mask has 50 μm diameter circles of spray sections spaced apart (arranged in a matrix) at a 240 μm pitch. The screen printing mask used was a stainless mesh 400 of 23 μm wire diameter and an emulsion was applied to a thickness of 30 μm.

사용된 절연성 접착제는, 절연성 접착제 A를 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르(ethylene glycol monobutyl ether)에 용해하고, 이후 점도를 약 250 Pa·s 으로 조절하기 위해 80㎡/g 특정 표면적의 실리카 필러를 첨가하여 준비하고; 절연성 접착제 B를 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르(ethylene glycol monobutyl ether)에 용해하고, 이후 점도를 약 80 Pa·s 으로 조절하기 위해 30㎡/g 특정 표면적의 실리카 필러를 첨가하여 준비한다. 절연성 접착제 A 와 절연성 접착제 B를 동일 조성의 중량 비를 갖도록 조절한다. 사용된 도전성 접착제는 실시예 1에서 사용한 것과 동일한 것이다. The insulating adhesive used was prepared by dissolving insulating adhesive A in polyvinyl butyral resin in ethylene glycol monobutyl ether and then adjusting the viscosity to about 250 Pa · s of 80 m 2 / g specific surface area. Preparing by adding silica filler; Insulating adhesive B was prepared by dissolving polyvinyl butyral resin in ethylene glycol monobutyl ether and then adding a silica filler having a specific surface area of 30 m 2 / g to adjust the viscosity to about 80 Pa · s. do. The insulating adhesive A and the insulating adhesive B are adjusted to have a weight ratio of the same composition. The conductive adhesive used was the same as that used in Example 1.

도 1을 참조하여, 도 12a에 도시된 패턴은 제2 상호접속 라인(5)의 접촉부와 중복되지 않도록 정렬되고 그 후 절연성 접착제 A를 사용하여 기판 상에 형성된 제1 상호접속 라인(2)과 함께 유리 기판(1) 상에 스크린 프린팅된다. 제품을 100 ℃의 오븐에서 30분 동안 건조하여, 제1 영역(3a)을 얻는다. 실질적으로 획득되는 제1 영역(3a)은 240 ㎛ 피치로 정렬된 약 185 ㎛ 내지 195 ㎛인 폭을 갖는 라인이다. Referring to FIG. 1, the pattern shown in FIG. 12A is aligned so as not to overlap with the contacts of the second interconnect line 5 and then with the first interconnect line 2 formed on the substrate using an insulating adhesive A. FIG. Together, the screen is printed on the glass substrate 1. The product is dried in an oven at 100 ° C. for 30 minutes to obtain the first region 3a. Substantially obtained first region 3a is a line having a width of about 185 μm to 195 μm aligned at a 240 μm pitch.

그 후, 도전성 범프들(4)의 패턴은 제2 상호접속 라인(5)의 접촉부를 중첩하도록 정렬되고 그 후 도전성 접착제를 이용하여 스크린 프린팅된다. 이 제품을 120 ℃의 오븐에서 1시간 동안 건조하여, 도전성 범프들(4)을 얻는다. 실질적으로 획득되는 도전성 범프들(4)은 55 ㎛ 내지 60 ㎛의 직경을 갖는 원형이고 제1 영역(3a)의 인접한 대향 라인 상에 부분적으로 배치된다. Thereafter, the pattern of conductive bumps 4 is aligned to overlap the contacts of the second interconnect line 5 and then screen printed using a conductive adhesive. This product is dried in an oven at 120 ° C. for 1 hour to obtain conductive bumps 4. Substantially obtained conductive bumps 4 are circular having a diameter of 55 μm to 60 μm and partially disposed on adjacent opposing lines of the first region 3a.

도 12b에 도시된 패턴은 제1 영역(3a)과 도전성 범프들(4)을 중첩하지 않도록 정렬되고, 그후 절연성 접착제 B를 이용하여 스크린 프린팅된다. 제품을 100 ℃ 의 오븐에서 30분 동안 건조하여, 제2 영역(3b)을 얻는다. 얻어진 제2 영역(3b)은 제1 영역(3a)과 도전성 범프들(4) 사이의 공간을 메우고 제1 영역(3a)과 도전성 범프들(4) 상에 부분적으로 배치된다. 모든 도전성 범프들(4)이 층간 절연막(3)의 표면 너머로 돌출된 것이 광학 현미경으로 관찰된다.The pattern shown in FIG. 12B is aligned so as not to overlap the first region 3a and the conductive bumps 4, and then screen printed using the insulating adhesive B. The product is dried in an oven at 100 ° C. for 30 minutes to obtain a second region 3b. The obtained second region 3b fills the space between the first region 3a and the conductive bumps 4 and is partially disposed on the first region 3a and the conductive bumps 4. It is observed with an optical microscope that all the conductive bumps 4 protrude beyond the surface of the interlayer insulating film 3.

마지막으로, 제2 상호접속 라인(5)이 도전성 범프들(4)을 중첩하도록 형성됨으로써 멀티레벨 상호접속 구조를 얻는다. Finally, the second interconnect line 5 is formed to overlap the conductive bumps 4 to obtain a multilevel interconnect structure.

그 후, 제1 상호접속 라인(2)과 제2 상호접속 라인(5)의 접촉 체인이 평가된다. 200개의 접촉 체인을 10개 위치에서 평가한 결과, 모든 위치에 대해서 관통 홀당 평균 저항이 12Ω이 되는, 양호한 접촉 저항을 얻는다. Thereafter, the contact chain of the first interconnect line 2 and the second interconnect line 5 is evaluated. As a result of evaluating 200 contact chains at 10 locations, good contact resistance is obtained, with an average resistance per through hole of 12 ohms for all locations.

<실시예 3><Example 3>

사용된 층간 절연막(3)을 위한 스크린 프린팅 마스크, 도전성 범프들(4)을 위한 스크린 프린팅 마스크, 절연성 접착제, 및 도전성 접착제는 실시예 2에서 사용된 것과 동일하다. The screen printing mask for the interlayer insulating film 3 used, the screen printing mask for the conductive bumps 4, the insulating adhesive, and the conductive adhesive are the same as those used in Example 2.

도전성 범프들(4)의 패턴은 (후에 접속될)제2 상호접속 라인(5)의 접촉 포션을 중첩하도록 정렬되고, 그후 제1 상호접속 라인(2)과 함께 유리 기판(1) 상에 도전성 접착제를 이용하여 스크린 프린팅된다. 제품은 120℃ 오븐에서 1시간 동안 건조됨으로써 도전성 범프들(4)을 얻는다. 실질적으로 획득된 도전성 범프들(4)은 55 ㎛ 내지 60 ㎛의 직경을 갖는 원형이다. The pattern of conductive bumps 4 is aligned to overlap the contact portion of the second interconnect line 5 (to be connected later), and then conductive on the glass substrate 1 with the first interconnect line 2. The screen is printed using an adhesive. The product is dried in a 120 ° C. oven for 1 hour to obtain conductive bumps 4. Substantially obtained conductive bumps 4 are circular with a diameter of 55 μm to 60 μm.

도 12a에 도시된 패턴은 도전성 범프들(4)을 중첩하지 않도록 정렬되고, 이후 절연성 접착제 A를 이용하여 스크린 프린팅된다. 제품을 100℃ 오븐에서 30분 동안 건조함으로써 제1 영역(3a)을 얻는다. 실질적으로 획득된 제1 영역(3a)은 240 ㎛ 피치로 정렬된 185㎛ 내지 195 ㎛의 폭을 갖는 라인이고, 도전성 범프들(4) 상에 부분적으로 배치된다.The pattern shown in FIG. 12A is aligned so as not to overlap the conductive bumps 4 and then screen printed using the insulating adhesive A. FIG. The first zone 3a is obtained by drying the product in a 100 ° C. oven for 30 minutes. Substantially obtained first region 3a is a line having a width of 185 μm to 195 μm aligned at a 240 μm pitch and is partially disposed on conductive bumps 4.

도 12b에 도시된 패턴은 제1 영역(3a) 및 도전성 범프들(4)을 중첩하지 않도록 정렬하고, 이후 절연성 접착제 B를 이용하여 스크린 프린팅된다. 제품은 100℃ 오븐에서 30분 동안 건조함으로써 제2 영역(3b)을 얻는다. 획득된 제2 영역(3b)이 제1 영역(3a)과 도전성 범프들(4) 사이에 공간을 메우고, 제1 영역(3a)과 도전성 범프들(4) 상에 부분적으로 배치된다. 모든 도전성 범프들(4)이 층간 절연막(3)으로 부분적으로 커버되는 것이 광학 현미경으로 관찰된다.The pattern shown in FIG. 12B is aligned so as not to overlap the first region 3a and the conductive bumps 4 and then screen printed using the insulating adhesive B. FIG. The product is dried in a 100 ° C. oven for 30 minutes to obtain a second zone 3b. The obtained second region 3b fills the space between the first region 3a and the conductive bumps 4 and is partially disposed on the first region 3a and the conductive bumps 4. It is observed with an optical microscope that all the conductive bumps 4 are partially covered with the interlayer insulating film 3.

마지막으로, 제2 층간 접촉 라인(5)은 도전성 범프들(4)을 중첩하도록 형성됨으로써 멀티레벨 상호 접속 구조를 획득한다. Finally, the second interlayer contact line 5 is formed to overlap the conductive bumps 4 to obtain a multilevel interconnect structure.

그 후, 제1 상호접속 라인(2) 및 제2 상호접속 라인(5)의 접촉 체인이 평가된다. 200개의 접촉 체인을 10개 위치에서 평가한 결과, 10개 중 4개의 위치에서 관통 홀당 평균 저항이 20Ω 이하인, 양호한 접촉 저항을 얻는다. 그러나, 나머지 6개의 위치에서, 접촉 저항은 높고, 제1 상호접속 라인(2) 및 제2 상호접속 라인(5)과 상호접촉되지 않는 하나 이상의 관통 홀이 존재한다. Thereafter, the contact chains of the first interconnect line 2 and the second interconnect line 5 are evaluated. As a result of evaluating 200 contact chains at 10 positions, good contact resistance is obtained with an average resistance per through hole of 20 or less at 4 of 10 positions. However, in the remaining six positions, there is one or more through holes that are high in contact resistance and not in contact with the first interconnect line 2 and the second interconnect line 5.

<실시예 4><Example 4>

도 6a 및 6b를 참조하여, 실시예 2에서와 동일한 방법으로, 제1 영역(3a), 도전성 범프들(4) 및 제2 영역(3b)은 기판 상에 형성된 제1 상호접속 라인(2)에 유리 기판(1) 상에 형성된다. 그 후 도전성 범프들(4)과 동일한 방법으로, 도전성 범 프들(4a)의 패턴이 도전성 범프들(4)을 중첩하도록 정렬되고, 도전성 접착제를 사용하여 스크린 프린팅되며, 그 후 건조됨으로써, 도전성 범프들(4a)을 얻는다. 사용된 도전성 접착제는, 절연성 접착제에 포함된 것과 동일한 에틸렌 글리콜 모노부틸 에테르를 포함하는 것을 제외하고는 실시예 1에서 사용된 것과 동일한 것이다. 실질적으로 얻어진 도전성 범프들(4)은 55 ㎛ 내지 60 ㎛의 직경을 갖는 원형이다. 모든 도전성 범프들(4)이 층간 절연막(3)의 표면 너머로 돌출된 것이 광학 현미경으로 관찰된다. 6A and 6B, in the same manner as in Embodiment 2, the first region 3a, the conductive bumps 4 and the second region 3b are formed on the substrate with the first interconnect line 2 formed thereon. On the glass substrate 1. Then, in the same manner as the conductive bumps 4, the pattern of the conductive bumps 4a is aligned to overlap the conductive bumps 4, screen printed using a conductive adhesive, and then dried to thereby form the conductive bumps. Get 4a. The conductive adhesive used was the same as that used in Example 1 except that it contained the same ethylene glycol monobutyl ether as included in the insulating adhesive. Substantially obtained conductive bumps 4 are circular with a diameter of 55 μm to 60 μm. It is observed with an optical microscope that all the conductive bumps 4 protrude beyond the surface of the interlayer insulating film 3.

마지막으로, 도 1을 참조하여, 제2 상호접속 라인(5)은 도전성 범프들(4)을 중첩하도록 형성됨으로써 멀티레벨 상호 접속 구조를 획득한다. Finally, referring to FIG. 1, the second interconnect line 5 is formed to overlap the conductive bumps 4 to obtain a multilevel interconnect structure.

그 후, 제1 상호접속 라인(2) 및 제2 상호접속 라인(5)의 접촉 체인이 평가된다. 200개의 접촉 체인을 10개 위치에서 평가한 결과, 모든 위치에 대해서 관통 홀당 평균 저항이 7Ω이 되는, 양호한 접촉 저항을 얻는다. 평가의 결과는 저항이 실시예 2와 비교하여 감소된 것을 나타낸다. 즉, 도전성 접착제(4a)를 인가함으로써 제1 상호접속 라인(2) 및 제2 상호접속 라인(5) 사이의 접속이 강화된다. Thereafter, the contact chains of the first interconnect line 2 and the second interconnect line 5 are evaluated. As a result of evaluating 200 contact chains at 10 locations, good contact resistance is obtained, with an average resistance per through hole of 7 ohms for all locations. The results of the evaluation show that the resistance is reduced compared to Example 2. That is, the connection between the first interconnect line 2 and the second interconnect line 5 is strengthened by applying the conductive adhesive 4a.

<실시예 5><Example 5>

도 13a와 도 13b는 스크린 프린팅 마스크를 이용하여 프린팅된 층간 절연막(3)의 패턴을 나타낸다. 보다 구체적으로, 도 13a와 도 13b는 각각 제1 영역(3a) 및 제2 영역(3b)의 패턴을 나타낸다. 도 13a에 도시된 패턴은 폭 55 ㎛ 라인의 토출부과 폭 72 ㎛ 라인의 비토출부을 갖는다. 사용된 스크린 프린팅 마스크는 19 ㎛ 와이어 직경의 스테인레스 메시 500이고, 에멀젼이 15 ㎛ 두께로 도포되어 있다. 도 13b에 도시된 패턴은 127 ㎛ 피치로 이격된(매트릭스 형태로 배열) 55 ㎛ × 55 ㎛ 의 제곱의 토출부를 갖는다. 사용된 스크린 프린팅 마스크는, 23 ㎛ 와이어 직경의 스테인레스 메시 400이고 에멀젼이 30 ㎛ 두께로 도포되어 있다. 스크린 프린팅 마스크를 이용하여 프린트될 도전성 범프들(4)의 패턴은 127 ㎛ 피치로 이격된(매트릭스 형태로 정렬) 50 ㎛의 원 직경의 토출부을 갖는다. 사용된 스크린 프린팅 마스크는 23 ㎛ 와이어 직경의 스테인레스 메시 400이고, 에멀젼이 30 ㎛ 두께로 도포되어 있다. 13A and 13B show a pattern of the interlayer insulating film 3 printed using the screen printing mask. More specifically, FIGS. 13A and 13B show patterns of the first region 3a and the second region 3b, respectively. The pattern shown in FIG. 13A has a discharge portion of a 55 μm wide line and a non-eject portion of a 72 μm wide line. The screen printing mask used was a stainless mesh 500 with 19 μm wire diameter and an emulsion was applied to a thickness of 15 μm. The pattern shown in Fig. 13B has ejections of 55 mu m x 55 mu m square spaced apart (arranged in a matrix form) at 127 mu m pitch. The screen printing mask used was a stainless mesh 400 of 23 μm wire diameter and an emulsion was applied to a thickness of 30 μm. The pattern of conductive bumps 4 to be printed using the screen printing mask has a discharge diameter of 50 μm, spaced apart (arranged in a matrix) at a 127 μm pitch. The screen printing mask used was a stainless mesh 400 of 23 μm wire diameter and an emulsion was applied to a thickness of 30 μm.

사용된 절연성 접착제는, 절연성 접착제 C는 약 400의 중합도의 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르에 용해하고, 점도를 약 160 Pa·s으로 조절하기 위해 80㎡/g 특정 표면적의 실리카 필러 및 20㎡/g 의 티탄산 바륨 필러를 첨가하여 준비하고; 절연성 접착제 D는 약 400의 중합도의 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르에 용해하고, 점도를 약 80 Pa·s 으로 조절하기 위해 30㎡/g 특정 표면적의 실리카 필러 및 20㎡/g 의 티탄산 바륨 필러를 첨가하여 준비한다. 절연성 접착제 C 및 절연성 접착제 D를 동일 조성의 중량 비를 갖도록 조절한다. 사용된 도전성 접착제는 실시예 1에서 사용한 것과 동일한 것이다. The insulating adhesive used is an insulating adhesive C which is a silica filler of 80 m 2 / g specific surface area for dissolving a polyvinyl butyral resin of polymerization degree of about 400 in ethylene glycol monobutel ether and adjusting the viscosity to about 160 Pa · s. And 20 m 2 / g barium titanate filler is prepared; Insulating adhesive D is prepared by dissolving a polyvinyl butyral resin of about 400 degree of polymerization in ethylene glycol monobutel ether and adjusting the viscosity to about 80 Pa · s of silica filler having a specific surface area of 30 m 2 / g and 20 m 2 / g. Prepare by adding the barium titanate filler. The insulating adhesive C and the insulating adhesive D are adjusted to have a weight ratio of the same composition. The conductive adhesive used was the same as that used in Example 1.

도 1을 참조하여, 도 13a에 도시된 패턴은 (후에 형성될)제2 상호접속 라인(5)의 접촉부에 중첩되지 않도록 배열되고, 이 후 기판 상에 형성된 제1 상호접속 라인(2)에 폴리카보네이트 기판(1) 상에 절연성 접착제 C를 사용하여 스크린 프린팅한다. 제품은 100 ℃ 오븐에서 30분 동안 건조함으로써, 제1 영역(3a)을 얻는다. 실질적으로 얻어진 제1 영역(3a)은 127 ㎛ 피치로 정렬된 약 80 ㎛ 폭을 갖는 라인이다. Referring to FIG. 1, the pattern shown in FIG. 13A is arranged so as not to overlap a contact portion of the second interconnect line 5 (to be formed later), and then to the first interconnect line 2 formed on the substrate. Screen printing is carried out using insulating adhesive C on the polycarbonate substrate 1. The product is dried in an oven at 100 ° C. for 30 minutes, thereby obtaining the first region 3a. Substantially obtained first region 3a is a line having a width of about 80 μm aligned at a 127 μm pitch.

그 후, 도전성 범프들(4)의 패턴은 (후에 형성될)제2 상호접속 라인(5)의 접촉부에 중첩되도록 정렬되고 이후 도전성 접착제를 이용하여 제1 상호접속 라인(2) 상에 스크린 프린팅된다. 실질적으로 획득된 도전성 범프들(4)은 55 ㎛ 내지 60 ㎛ 의 직경을 갖는 원형이고, 제1 영역(3a)의 인접한 대향 라인 상에 부분적으로 있다. Thereafter, the pattern of conductive bumps 4 is aligned to overlap the contacts of the second interconnect line 5 (to be formed later) and then screen printed onto the first interconnect line 2 using a conductive adhesive. do. The substantially obtained conductive bumps 4 are circular with a diameter of 55 μm to 60 μm and are partially on adjacent opposing lines of the first region 3a.

도 13b에 도시된 패턴은 제1 영역(3a)과 도전성 범프들(4)을 중첩시키지 않도록 배열하고, 이후 절연성 접착제 D를 이용하여 스크린 프린팅된다. 제품은 100℃의 오븐에서 30분 동안 건조함으로써, 제2 영역(3b)를 얻는다. 얻어진 제2 영역(3b)은 제1 영역(3a)과 도전성 범프들(4) 사이의 공간을 메우고, 제1 영역(3a)과 도전성 범프들(4) 상에 부분적으로 배치된다. 모든 도전성 범프들(4)이 층간 절연막(3)의 표면 너머로 돌출된 것이 광학 현미경으로 관찰된다. The pattern shown in FIG. 13B is arranged so as not to overlap the first region 3a and the conductive bumps 4 and is then screen printed using the insulating adhesive D. FIG. The product is dried in an oven at 100 ° C. for 30 minutes to obtain the second zone 3b. The obtained second region 3b fills the space between the first region 3a and the conductive bumps 4 and is partially disposed on the first region 3a and the conductive bumps 4. It is observed with an optical microscope that all the conductive bumps 4 protrude beyond the surface of the interlayer insulating film 3.

마지막으로, 제2 상호접속 라인(5)이 도전성 범프들(4)을 중첩하도록 형성됨으로써, 멀티레벨 상호접속 구조를 얻을 수 있다. Finally, the second interconnect line 5 is formed to overlap the conductive bumps 4, thereby obtaining a multilevel interconnect structure.

그 후, 제1 상호접속 라인(2)과 제2 상호접속 라인(5)의 접촉 체인이 평가된다. 200개의 접촉 체인을 10개 위치에서 평가한 결과, 모든 위치에 대해서 관통 홀당 평균 저항이 6Ω이 되는, 양호한 접촉 저항을 얻는다. Thereafter, the contact chain of the first interconnect line 2 and the second interconnect line 5 is evaluated. As a result of evaluating 200 contact chains at 10 locations, good contact resistance is obtained, with an average resistance per through hole of 6 ohms for all locations.

<실시예 6><Example 6>

도 10a와 도 10b에 도시된 바와 같이, 나노 실버 잉크는 잉크-젯 방법에 의해 폴리카보네이트 기판(1) 상에 패턴을 프린팅하고 건조함으로써 게이트 전극(9) 을 얻는다. 그 후, 열 폴리머릭 폴리이미드가 스핀 코딩에 의해 인가되고 190 ℃로 열을 가함으로써, 게이트 절연막(10)을 얻는다. 획득된 게이트 절연막(10)은 특정 3.6의 유전율 및 0.4 ㎛의 막 두께를 갖는다. 후속하여, 표면 개질(surface modification)을 위해 자외선을 포토마스크를 통해 소스 전극(2a)과 드레인 전극(2b)이 형성될 영역상에 조사한다. 그 후, 나노 실버 잉크가 잉크젯 방법에 의해 패턴을 프린팅되고 이후 건조됨으로써, 소스 전극(2a)과 드레인 전극(2b)을 얻는다. 후속하여, 잉크는 잉크젯 방법에 의해 패턴을 프린팅하고 건조됨으로써, 유기 반도체층(11)을 얻는다. 그래서 유기 트랜지스터를 얻는다. 사용된 잉크는 아래에 도시된 크실렌의 구조식에 의해 나타낸 유기 반도체 재료를 용해하기 위해 준비되었다. As shown in Figs. 10A and 10B, the nano silver ink obtains the gate electrode 9 by printing and drying the pattern on the polycarbonate substrate 1 by the ink-jet method. Thereafter, the thermal polymeric polyimide is applied by spin coding and heat is applied at 190 ° C., thereby obtaining the gate insulating film 10. The obtained gate insulating film 10 has a dielectric constant of 3.6 and a film thickness of 0.4 mu m. Subsequently, ultraviolet light is irradiated through the photomask on the area where the source electrode 2a and the drain electrode 2b are to be formed for surface modification. Thereafter, the nano silver ink is printed by the inkjet method and then dried to obtain a source electrode 2a and a drain electrode 2b. Subsequently, the ink is printed and dried by the inkjet method to obtain the organic semiconductor layer 11. So get an organic transistor. The ink used was prepared to dissolve the organic semiconductor material represented by the structural formula of xylene shown below.

획득된 유기 트랜지스터는 10 ㎛의 채널 길이 및 200 ㎛의 채널 폭을 갖는다. The obtained organic transistor has a channel length of 10 μm and a channel width of 200 μm.

사용된 층간 절연막(3) 및 도전성 범프들(4)을 위한 스크린 프린팅 마스크는 실시예 2에 사용된 것들과 동일하다. 사용된 절연성 접착제는, 절연성 접착제 E는 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르에 용해하고, 점도를 약 250 Pa·s으로 조절하기 위해 80㎡/g 특정 표면적의 실리카 필러 및 20㎡/g 의 티탄산 바륨 필러를 첨가하여 준비하고; 절연성 접착제 F는 폴리비닐 부티랄 수지를 에틸렌 글리콜 모노부틀 에테르에 용해하고, 점도를 약 100 Pa·s 으로 조절하기 위해 30㎡/g 특정 표면적의 실리카 필러 및 20㎡/g 의 티탄산 바륨 필러를 첨가하여 준비한다. 절연성 접착제 E 및 절연성 접착제 F를 동일 조성의 중량 비를 갖도록 조절한다. 사용된 도전성 접착제는 실시예 1에서 사용한 것과 동일한 것이다. The screen printing masks for the interlayer insulating film 3 and the conductive bumps 4 used were the same as those used in Example 2. The insulating adhesive used is an insulating adhesive E which dissolves the polyvinyl butyral resin in ethylene glycol monobutel ether and adjusts the viscosity to about 250 Pa · s of silica filler of 80 m 2 / g specific surface area and 20 m 2 / g Preparing by adding a barium titanate filler; Insulating adhesive F dissolves polyvinyl butyral resin in ethylene glycol monobutel ether and adds 30 m 2 / g silica filler and 20 m 2 / g barium titanate filler to adjust the viscosity to about 100 Pa.s. To prepare. The insulating adhesive E and the insulating adhesive F are adjusted to have a weight ratio of the same composition. The conductive adhesive used was the same as that used in Example 1.

도 12a에 도시된 패턴은 (후에 형성될)상부 전극(5)의 접촉부에 중첩되지 않도록 정렬되고, 그 후 절연성 접착제 E를 사용하여 유기 트랜지스터 상에 스크린 프린팅된다. 제품은 감소된 압력 하의 100 ℃의 진공 오븐에서 건조됨으로써, 제1 영역(3a)을 얻는다. 이 후, 도전성 범프들(4)의 패턴은 (후에 형성될)상부 전극(5a)의 접촉부를 중첩하도록 정렬되고, 그 후 도전성 접착제를 이용하여 소스 전극(2a) 상에 스크린 프린팅된다. 제품은 120 ℃에서 건조됨으로써 도전성 범프들(4)을 얻는다. 도 12b에 도시된 패턴은 제1 영역(3a) 및 도전성 범프들(4)에 중첩되지 않도록 정렬되고, 그 후 절연성 접착제 F를 이용하여 스크린 프린팅된다. 제품은 100 ℃에서 건조됨으로써 제2 영역(3b)을 얻는다. 마지막으로, 상부 전극(5a)의 패턴은 실버 입자, 아크릴 수지 및 용매로 이루어진 실버 접착제를 이용하여 도전성 범프들(4)상에 중첩되도록 스크린 프린팅되고, 그 후 건조함으로써 유기 트랜지스터와 통신되는 상부 전극(5a)을 얻는다. 이와 같이 액티브 매트릭스 기판은 트랜지스터 소자를 격자 형상으로 정렬하여 얻는다. The pattern shown in FIG. 12A is aligned so as not to overlap the contact portion of the upper electrode 5 (to be formed later), and then screen printed on the organic transistor using the insulating adhesive E. The product is dried in a vacuum oven at 100 ° C. under reduced pressure, thereby obtaining the first region 3a. Thereafter, the pattern of conductive bumps 4 is aligned to overlap the contacts of the upper electrode 5a (to be formed later), and then screen printed onto the source electrode 2a using a conductive adhesive. The product is dried at 120 ° C. to obtain conductive bumps 4. The pattern shown in FIG. 12B is aligned so as not to overlap the first region 3a and the conductive bumps 4, and then screen printed using the insulating adhesive F. The product is dried at 100 ° C. to obtain the second region 3b. Finally, the pattern of the upper electrode 5a is screen printed so as to be superimposed on the conductive bumps 4 using a silver adhesive made of silver particles, an acrylic resin and a solvent, and then dried to communicate with the organic transistor. (5a) is obtained. In this way, the active matrix substrate is obtained by aligning transistor elements in a lattice shape.

그 후, 티타늄 산화물의 20중량부, 액시드 폴리머의 1중량부, 실리콘 폴리머 그래프트 카본 블랙 MX3-GRX-001(Nippon Shokubai Co.Ltd에 의해 제자됨)의 2중량부, 실리콘 오일의 77중량부는 블랙 및 화이트 입자의 분산액을 얻기 위해 초음파에 의해 1시간 동안 혼합되고 분산된다. 블랙 및 화이트 입자의 분산액의 마이크로캡슐들은 젤라틴 및 아라비아 검을 이용한 복합 코아세르베이션 법에 의해 형성된다. 마이크로캡슐의 평균 입자 직경은 약 60 ㎛이다. 마이크로캡슐들은 분산액을 얻기 위해 우레탄 수지 용매에 분산된다. 분산액은 기판 상에 투명 전극 막을 가진 필름 기판 상에 퍼짐으로써, 균일한 마이크로캡슐 시트를 형성한다. 이렇게 EPD(Electrophoretic Display) 장치를 얻는다. Thereafter, 20 parts by weight of titanium oxide, 1 part by weight of the acid polymer, 2 parts by weight of silicone polymer graft carbon black MX3-GRX-001 (produced by Nippon Shokubai Co.Ltd), and 77 parts by weight of silicone oil were black. And mixed and dispersed for 1 hour by ultrasonic waves to obtain a dispersion of white particles. Microcapsules of dispersions of black and white particles are formed by a complex coacervation method using gelatin and gum arabic. The average particle diameter of the microcapsules is about 60 μm. Microcapsules are dispersed in a urethane resin solvent to obtain a dispersion. The dispersion is spread on a film substrate having a transparent electrode film on the substrate, thereby forming a uniform microcapsule sheet. Thus, an electrophoretic display (EPD) device is obtained.

획득된 EPD는 액티브 매트릭스 기판에 부착됨에 따라 도 11에 도시된 바와 같은 화상 디스플레이 장치를 얻는다. 얻은 화상 디스플레이 장치는 200ppi의 해상도로 실질적으로 단색의 화상을 디스플레이 할 수 있다는 것을 확인할 수 있다. The obtained EPD is attached to the active matrix substrate to obtain an image display device as shown in FIG. It can be confirmed that the obtained image display apparatus can display a substantially monochrome image at a resolution of 200 ppi.

<실시예 7><Example 7>

도 10a와 도 10b에 도시된 바와 같이, 나노 실버 잉크는 잉크젯 방법에 의해 유리 기판(1) 상에 패턴을 프린팅하고 건조됨으로써, 게이트 전극(9)을 얻는다. 그 후, 열 폴리머릭 폴리이미드는 스핀 코딩에 의해 인가되고 280 ℃로 열을 가함으로써, 게이트 절연막(10)을 얻는다. 획득된 게이트 절연막(10)은 특정 3.6의 유전율 및 0.4 ㎛의 막 두께를 갖는다. 후속하여, 표면 개질을 위해 자외선을 포토마스크를 통해 소스 전극(2a)과 드레인 전극(2b)이 형성될 영역상에 조사한다. 그 후, 나노 실버 잉크가 잉크젯 방법에 의해 패턴을 프린팅하고 그 후 건조됨으로써 소스 전극(2a)과 드레인 전극(2b)을 얻는다. 후속하여, 잉크는 잉크젯 방법에 의해 패턴 을 프린팅하고 건조됨으로써, 유기 반도체층(11)을 얻는다. 이에 따라 유기 트랜지스터를 얻는다. 사용된 잉크는 실시예 6에 사용된 유기 반도체 재료를 용해하기 위해 준비되었다. 획득된 유기 트랜지스터는 10 ㎛ 의 채널 길이와 70 ㎛ 의 채널 폭을 갖는다. As shown in Figs. 10A and 10B, the nano silver ink is printed on the glass substrate 1 by the inkjet method and dried to obtain a gate electrode 9. Thereafter, the thermal polymeric polyimide is applied by spin coding and heated to 280 ° C., thereby obtaining the gate insulating film 10. The obtained gate insulating film 10 has a dielectric constant of 3.6 and a film thickness of 0.4 mu m. Subsequently, ultraviolet rays are irradiated through the photomask on the region where the source electrode 2a and the drain electrode 2b are to be formed for surface modification. Thereafter, the nano silver ink is printed by the inkjet method and then dried to obtain a source electrode 2a and a drain electrode 2b. Subsequently, the ink is printed and dried by the inkjet method to obtain the organic semiconductor layer 11. Thus, an organic transistor is obtained. The ink used was prepared to dissolve the organic semiconductor material used in Example 6. The obtained organic transistor has a channel length of 10 μm and a channel width of 70 μm.

사용된 층간 절연막(3)과 도전성 범프들(4)을 위한 스크린 프린팅 마스크, 절연성 접착제 및 도전성 접착제는 실시예 6에서 사용된 것과 동일하다. The screen printing mask, insulating adhesive and conductive adhesive for the interlayer insulating film 3 and the conductive bumps 4 used were the same as those used in Example 6.

도 10a 및 도 10b에 도시된 바와 같이, 도 13a에 도시된 패턴은 상부 전극(5)의 접촉부를 중첩하도록 정렬하고 유기 트랜지스터 상에 절연 접착제 C를 이용하여 스크린 프린팅된다. 제품은 감소된 압력 하에서 100 ℃의 진공 오븐에서 건조됨으로써, 제1 영역(3a)을 얻는다. 이후, 도전성 범프(4)의 패턴은 (후에 형성될)상부 전극(5a)의 접촉부에 중첩되도록 정렬되고 그 후 도전성 접착제를 이용하여 소스 전극(2a) 상에 스크린 프린팅된다. 제품은 120 ℃에서 건조됨으로써, 도전성 범프들(4)을 얻는다. 도 13b에 도시된 패턴은 제1 영역(3a)과 도전성 범프(4)에 중첩되지 안하도록 정렬하고, 이후 절연성 접착제 D를 사용하여 스크린 프린팅된다. 제품은 100 ℃에서 건조됨으로써, 제2 영역(3b)을 얻는다. 마지막으로, 상부 전극(5a)의 패턴은 실버 입자, 아크릴 수지 및 용매로 이루어진 실버 접착제를 이용하여 도전성 범프(4)에 중첩되도록 스크린 프린팅되고 그 후 건조됨으로써, 유기 트랜지스터에 접속될 수 있는 상부 전극(5a)을 얻는다. 이에 따라, 액티브 매트릭스 기판은 트랜지스터 소자를 격자 형상으로 정렬하여 얻는다. As shown in FIGS. 10A and 10B, the pattern shown in FIG. 13A is aligned to overlap the contacts of the upper electrode 5 and screen printed using an insulating adhesive C on the organic transistor. The product is dried in a vacuum oven at 100 ° C. under reduced pressure, thereby obtaining the first region 3a. Thereafter, the pattern of the conductive bumps 4 is aligned so as to overlap the contacts of the upper electrode 5a (to be formed later) and then screen printed onto the source electrode 2a using the conductive adhesive. The product is dried at 120 ° C. to obtain conductive bumps 4. The pattern shown in FIG. 13B is aligned so as not to overlap the first region 3a and the conductive bumps 4, and then screen printed using an insulating adhesive D. FIG. The product is dried at 100 ° C., thereby obtaining the second region 3b. Finally, the pattern of the upper electrode 5a is screen printed to overlap the conductive bump 4 using a silver adhesive made of silver particles, an acrylic resin and a solvent and then dried, thereby allowing the upper electrode to be connected to the organic transistor. (5a) is obtained. Accordingly, the active matrix substrate is obtained by aligning transistor elements in a lattice shape.

그 후, 티타늄 산화물의 중량에 의해 20 파트, 액시드 폴리머의 중량에 의해 1 파트, 실리콘 폴리머 그래프트 카본 블랙 MX3-GRX-001(Nippon Shokubai Co.Ltd에 의해 제자됨)의 중량에 의해 2 파트, 실리콘 오일 KF96L-1cs(Shin-Dtsu Chemical Co.,Ltd.에 의해 제조됨)의 중량에 의해 77파트는 블랙 및 화이트 입자의 분산액을 얻기 위해 초음파에 의해 1시간 동안 혼합되어 분산된다. 블랙 및 화이트 입자의 분산액의 마이크로캡슐들은 젤라틴 및 아라비아 검을 이용한 복합 코아세르베이션 법에 의해 형성된다. 마이크로캡슐들의 평균 입자 직경은 약 60 ㎛이다. 마이크로캡슐들은 분산액을 얻기 위해 우레탄 수지 용매에 분산된다. 분산액은 기판 상에 투명 전극 막을 가진 필름 기판 상에 퍼짐으로써, 균일한 마이크로캡슐 시트를 형성한다. 이렇게 EPD(Electrophoretic Display) 장치를 얻는다. Then, 20 parts by weight of titanium oxide, 1 part by weight of acid polymer, 2 parts by weight of silicon polymer graft carbon black MX3-GRX-001 (produced by Nippon Shokubai Co.Ltd), silicon By the weight of the oil KF96L-1cs (manufactured by Shin-Dtsu Chemical Co., Ltd.), 77 parts were mixed and dispersed for 1 hour by ultrasonic waves to obtain a dispersion of black and white particles. Microcapsules of dispersions of black and white particles are formed by a complex coacervation method using gelatin and gum arabic. The average particle diameter of the microcapsules is about 60 μm. Microcapsules are dispersed in a urethane resin solvent to obtain a dispersion. The dispersion is spread on a film substrate having a transparent electrode film on the substrate, thereby forming a uniform microcapsule sheet. Thus, an electrophoretic display (EPD) device is obtained.

도 1은 본 발명의 실시예에 따라 멀티레벨 상호접속 구조의 예시를 나타내는 절단면측 도면.1 is a cutaway side view illustrating an example of a multilevel interconnect structure in accordance with an embodiment of the present invention;

도 2a 내지 2c는 본 발명의 일 실시예에 따른 멀티레벨 상호접속 구조를 제조하는 방법을 예시하는 다이어그램. 2A-2C are diagrams illustrating a method of manufacturing a multilevel interconnect structure in accordance with one embodiment of the present invention.

도 3a 내지 3c는 본 발명의 일 실시예에 따라 멀티레벨 상호접속 구조를 제조하는 다른 방법을 예시하는 다이어그램. 3A-3C are diagrams illustrating another method of manufacturing a multilevel interconnect structure in accordance with one embodiment of the present invention.

도 4a는 도전성 범프를 형성한 후에 층간 절연막의 제1 영역을 형성하는 프린틴법을 예시하는 다이어그램. FIG. 4A is a diagram illustrating a printing method for forming a first region of an interlayer insulating film after forming a conductive bump. FIG.

도 4b는 도 4a의 프린틴법을 사용하여 프린팅의 결과를 예시하는 다이어그램. 4B is a diagram illustrating the results of printing using the printing method of FIG. 4A.

도 5는 층간 절연막의 제1 영역을 형성한 후에 도전성 범프를 형성하는 프린틴법을 예시하는 다이어그램.FIG. 5 is a diagram illustrating a printing method of forming a conductive bump after forming a first region of an interlayer insulating film; FIG.

도 6a와 도 6b는 도전성 범프 상에 도전성 접착제를 인가하는 프린틴법을 예씨하는 절단면 측 도면. 6A and 6B are cut-away side views illustrating the printing method for applying a conductive adhesive onto a conductive bump.

도 7a와 도 7b는 적절하게 정렬되지 않은 층간 절연막의 제1 영역 및 제2 영역의 경우의 프린팅을 예시하는 다이어그램. 7A and 7B are diagrams illustrating printing in the case of the first and second regions of an interlayer insulating film that are not properly aligned.

도 8a 내지 8c는 제1 절연성 접착제의 점도가 제2 절연성 접착제의 점도 보다 큰 경우의 프린팅을 예시하는 다이어그램.8A-8C are diagrams illustrating printing when the viscosity of the first insulating adhesive is greater than the viscosity of the second insulating adhesive.

도 9는 본 발명의 실시예에 따른 트랜지스터 소자의 예를 도시하는 절단면 측 도면. 9 is a cutaway side view showing an example of a transistor element according to the embodiment of the present invention;

도 10a와 도 10b는 본 발명의 일 실시예에 따른 트랜지스터 소자의 다른 실시예를 예시하는 다이어그램. 10A and 10B are diagrams illustrating another embodiment of a transistor device according to one embodiment of the present invention.

도 11은 본 발명의 예시에 따른 화상 표시장치의 보기를 도시하는 절단면 측 도면. Fig. 11 is a cutaway side view showing an example of an image display device according to an example of the present invention;

도 12a와 도 12b는 실시예 2의 스크린 프린팅 마스크를 이용하여 프린팅되도록 층간 절연막의 패턴을 도시하는 다이어그램. 12A and 12B are diagrams showing a pattern of an interlayer insulating film to be printed using the screen printing mask of Example 2. FIG.

도 13a와 도 13b는 실시예 5의 스크린 프린팅 마스크를 이용해여 프린팅되도록 층간 절연막의 패턴을 도시하는 다이어그램. 13A and 13B are diagrams showing a pattern of an interlayer insulating film to be printed using the screen printing mask of Example 5. FIG.

Claims

내부에 도전성 범프를 갖는 관통 홀을 갖는 층간 절연막과 제2 상호접속 라인이 기판 상에 형성된 제1 상호접속 라인을 갖는 기판 상에 스택되고, 상기 제1 상호접속 라인은 상기 도전성 범프를 통해 상기 제2 상호접속 라인과 전기적으로 접속되는, 스크린 프린팅법을 이용하여 멀티레벨 상호접속 구조를 제조하는 방법으로서, An interlayer insulating film having a through hole having a conductive bump therein and a second interconnect line are stacked on the substrate having a first interconnect line formed on the substrate, the first interconnect line passing through the conductive bumps; A method of manufacturing a multilevel interconnect structure using screen printing, which is electrically connected with two interconnect lines,

기판 상에 형성된 상기 제1 상호접속 라인을 갖는 상기 기판 상에 층간 절연막의 제1 영역을 형성하는 단계로서, 상기 제1 영역은 상기 관통 홀의 주변 벽의 일부를 포함하는 것인 제1 영역 형성 단계;Forming a first region of an interlayer insulating film on the substrate having the first interconnect line formed on the substrate, wherein the first region comprises a portion of a peripheral wall of the through hole ;

기판 상에 형성된 상기 제1 영역을 가진 상기 기판 상에 상기 층간 절연막의 제2 영역을 형성하는 단계로서, 상기 제2 영역은 상기 관통 홀의 주변 벽의 나머지 부분을 포함하는 것인 제2 영역 형성 단계; 및Forming a second region of the interlayer insulating film on the substrate having the first region formed on the substrate, wherein the second region includes the remaining portion of the peripheral wall of the through hole. ; And

상기 도전성 범프를 형성하는 단계Forming the conductive bumps

를 포함하는 것을 특징으로 하는 스크린 프린팅법을 이용하여 멀티레벨 상호접속 구조를 제조하는 방법. A method for manufacturing a multilevel interconnect structure using a screen printing method comprising a.

제1항에 있어서, 상기 층간 절연막은 유기 재료 및 입자를 포함하는 것을 특징으로 하는 멀티레벨 상호접속 구조를 제조하는 방법. 2. The method of claim 1 wherein the interlayer insulating film comprises organic material and particles.

제1항 또는 제2항에 있어서, 상기 기판 상에 형성된 상기 제1 상호접속 라인을 갖는 기판 상에 상기 제1 영역, 상기 제2 영역 및 상기 도전성 범프를 형성한 후에, 상기 도전성 범프 위에 도전성 접착제를 인가하는 단계를 더 포함하는 것을 특징으로 하는 멀티레벨 상호접속 구조를 제조하는 방법. The conductive adhesive according to claim 1 or 2, after forming the first region, the second region and the conductive bump on the substrate having the first interconnect line formed on the substrate. The method of manufacturing a multilevel interconnect structure, further comprising the step of applying.

제1항 또는 제2항에 있어서, 상기 기판 상에 형성된 상기 제1 영역을 가진 상기 기판 상에 상기 제1 상호접속 라인 상에 상기 도전성 범프를 형성하는 단계; 및The method of claim 1, further comprising: forming the conductive bumps on the first interconnect line on the substrate having the first region formed on the substrate; And

상기 기판 상에 형성된 상기 도전성 범프를 갖는 상기 기판 상에 상기 제2 영역을 형성하는 단계Forming the second region on the substrate having the conductive bumps formed on the substrate

를 더 포함하는 것을 특징으로 하는 멀티레벨 상호접속 구조를 제조하는 방법. Further comprising a multilevel interconnect structure.

내부에 도전성 범프를 갖는 관통 홀을 갖는 층간 절연막과 제2 상호접속 라인이 기판 상에 형성된 제1 상호접속 라인을 갖는 기판 상에 스택되고, 상기 제1 상호접속 라인은 상기 도전성 범프를 통해 상기 제2 상호접속 라인과 전기적으로 접속되는, 멀티레벨 상호접속 구조로서, An interlayer insulating film having a through hole having a conductive bump therein and a second interconnect line are stacked on the substrate having a first interconnect line formed on the substrate, the first interconnect line passing through the conductive bumps; A multilevel interconnect structure, electrically connected with two interconnect lines,

상기 층간 절연막은 상기 관통 홀의 주변 벽의 일부를 포함하는 제1 영역 및 상기 관통 홀의 주변 벽의 나머지 부분을 포함하는 제2 영역을 포함하고; The interlayer insulating film includes a first region including a portion of the peripheral wall of the through hole and a second region including the remaining portion of the peripheral wall of the through hole;

상기 제1 영역과 상기 제2 영역 각각은 유기 재료와 입자를 포함하며; 및Each of the first and second regions comprises an organic material and particles; And

상기 제1 영역에 포함된 상기 입자의 특정 표면적은 상기 제2 영역에 포함된 상기 입자의 특정 표면적 보다 더 큰 것을 특징으로 하는 멀티레벨 상호접속 구조.And the specific surface area of the particles included in the first region is greater than the specific surface area of the particles included in the second region.

제5항에 있어서, 상기 제2 영역의 적어도 일부는 상기 제1 영역 상에 형성되는 것을 특징으로 하는 멀티레벨 상호접속 구조.6. The multilevel interconnect structure of claim 5, wherein at least a portion of the second region is formed on the first region.

게이트 전극 및 게이트 절연막이 기판 상에 형성되고; 소스 전극, 드레인 전극 및 유기 반도체 층이 상기 게이트 절연막 상에 형성되며; 내부에 도전성 범프를 갖는 관통 홀을 가진 층간 절연막 및 상부 전극은 상기 소스 전극 또는 상기 드레인 전극 상에 스택되고; 상기 소스 전극 또는 상기 드레인 전극은 상기 도전성 범프를 통해 상기 상부 전극과 전기적으로 접속되는 트랜지스터 소자로서, A gate electrode and a gate insulating film are formed on the substrate; A source electrode, a drain electrode and an organic semiconductor layer are formed on the gate insulating film; An interlayer insulating film and an upper electrode having a through hole having a conductive bump therein are stacked on the source electrode or the drain electrode; The source electrode or the drain electrode is a transistor device electrically connected to the upper electrode through the conductive bump,

상기 층간 절연막은 상기 관통 홀의 주변 벽의 일부를 포함하는 제1 영역과 상기 관통 홀의 주변 벽의 나머지 부분을 포함하는 제2 영역을 포함하고; The interlayer insulating film includes a first region including a portion of the peripheral wall of the through hole and a second region including the remaining portion of the peripheral wall of the through hole;

상기 제1 영역은 상기 유기 반도체층을 덮도록 형성되는 것을 특징으로 하는 트랜지스터 소자.And the first region is formed to cover the organic semiconductor layer.

제7항에 기재된 트랜지스터 소자를 포함하는 액티브 매트릭스 기판 상에 화상 디스플레이 소자를 특징으로 하는 화상 디스플레이 장치.An image display device comprising an image display element on an active matrix substrate comprising the transistor element according to claim 7.