JP4513839B2 - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
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Description
また、最近の半導体記憶装置の大容量化の要望に伴い、1個のメモリセルトランジスタに少なくとも3値以上のデータを記録する、いわゆる多値型の不揮発性半導体記憶装置が提案されている(たとえば、「A Multi−Level32Mb Flash Memory」’95 ISSCC p132〜 参照)。
また、1個のメモリトランジスタに記録するデータを構成する2ビットデータの内容は、〔IOn+1 ,IOn 〕で表され、〔IOn+1 ,IOn 〕=〔1,1〕,〔1,0〕,〔0,1〕,〔0,0〕の4状態が存在する。すなわち、データ「0」、データ「1」、データ「2」、データ「3」の4状態が存在する。
図9において、1はメモリセルアレイ、2は書込/読出制御回路、BL2,BL1はビット線をそれぞれ示している。
メモリストリングA0は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタMT0A〜MT15Aが直列に接続されたNAND列を有しており、このNAND列のメモリセルトランジスタMT0Aのドレインが選択ゲートSG1Aを介してビット線BL1に接続され、メモリセルトランジスタMT15Aのソースが選択ゲートSG2Aを介して基準電位線VGLに接続されている。
メモリストリングA1は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタMT0B〜MT15Bが直列に接続されたNAND列を有しており、このNAND列のメモリセルトランジスタMT0Bのドレインが選択ゲートSG1Bを介してビット線BL2に接続され、メモリセルトランジスタMT15Bのソースが選択ゲートSG2Bを介して基準電位線VGLに接続されている。
NMOSトランジスタNT3およびNMOSトランジスタNT1の接続点とメモリストリングA0およびビット線BL1との接続点との間にはデプレッション型のNMOSトランジスタNT18が接続され、NMOSトランジスタNT4およびNMOSトランジスタNT2の接続点とメモリストリングA1およびビット線BL2との接続点との間にはデプレッション型のNMOSトランジスタNT19が接続されている。そして、NMOSトランジスタNT18,19のゲートはデカップル信号供給線DCPLに接続されている。
また、NMOSトランジスタNT3とNT5の接続点、NMOSトランジスタNT4とNT7の接続点がNMOSトランジスタNT6を介して接地されるとともに、PMOSトランジスタPT1のドレイン、並びにNMOSトランジスタNT8,NT13のゲートに接続されている。そして、NMOSトランジスタNT6のゲートがリセット信号RSTの供給ラインに接続され、PMOSトランジスタPT1のソースが電源電圧VCCの供給ラインに接続され、PMOSトランジスタPT1のゲートが信号Vref の供給ラインに接続されている。
ラッチ回路Q2の第1の記憶ノードN2aがNMOSトランジスタNT7とNT17との接続点に接続され、第2の記憶ノードN2bが直列に接続されたNMOSトランジスタNT13〜NT15を介して接地されている。
また、NMOSトランジスタNT8とNT9の接続点が直列に接続されたNMOSトランジスタNT11,NT12を介して接地されている。
NMOSトランジスタNT9のゲートはラッチ回路Q2の第1の記憶ノードN2aに接続され、NMOSトランジスタNT10のゲートはラッチ信号φLAT2の供給ラインに接続され、NMOSトランジスタNT11のゲートが第2の記憶ノードN2bに接続され、NMOSトランジスタNT12のゲートがラッチ信号φLAT1の供給ラインに接続され、NMOSトランジスタNT14,NT15のゲートがラッチ信号φLAT3の供給ラインに接続されている。
そして、カラムゲートとしてのNMOSトランジスタNT16のゲートが信号Yiの供給ラインに接続され、NMOSトランジスタNT17のゲートが信号Yi+1 の供給ラインに接続されている。
図10(b)からわかるように、4値の書き込みは3ステップで行い、本来は各ステップでページ単位に書き込みを行うすべてのセルが書き込み十分と判断された段階で次のステップに移行する。
まず、リセット信号RSTと信号PGM1,2がハイレベルに設定される。これにより、ラッチ回路Q1,Q2の第1の記憶ノードN1a,N2aが接地レベルに引き込まれる。その結果、ラッチ回路Q1,Q2がクリアされる。
次に、ワード線電圧を2.4Vとして読み出しが行われる。しきい値電圧Vthがワード線電圧(2.4V)より高ければセル電流が流れないことによりビット線電圧はプリチャージ電圧を保持し、ハイがセンスされる。一方、しきい値電圧Vthがワード線電圧(2.4V)より低ければセル電流が流れることによりビット線電圧は降下し、ローがセンスされる。
次に、ワード線電圧1.2Vで読み出しが行われ、最後にワード線電圧0Vで読み出しが行われる。
セルデータが“10”、“11”の場合も同様にして各々IOi+1,IOiには(0,1)、(0,0)が読み出される。
図9の回路においては、まず、ラッチ回路Q1に格納されているデータによって書き込みが行われ、次にラッチ回路Q2、最後に再びラッチ回路Q1のデータによって書き込みが行われる。
ここで書き込みデータが(Q2,Q1)=(1,0)の場合はラッチ回路Q1は書き込み十分となると“0”から“1”に反転するが、(Q2,Q1)=(0,0)の場合はラッチ回路Q1は3ステップ目の書き込みデータとしても使用する必要があるため第1ステップで書き込み十分となっても“0”から“1”に反転しない(できない)。
書き込みデータ(Q2,Q1)=(0,0)のセルは、第1ステップでのラッチ回路Q1の反転は起こらないからワイヤードORによる終了判定は行われない。
すなわち、上述した従来回路では、書込データが“10”および“01”の書込はStep1およびStep2でしかなされていないため、“10”、“01”の書き込み時間はそのままStep1およびStep2の書込時間に相当する。そして、書込データが“00”のセルはStep1〜Step3の全てのStepで行われているが、Step2とStep3の間で過剰書込に備えてISPP電圧を下げてからStep3の書込を行っている。
そして、図11からわかるように、データ“10”と“01”の書き込み時間の和とデータ“00”の書き込み時間はほぼ同じ時間がかかっている。
この状態でセルフ−ブーストを可能にするためには、メモリセルのドレイン側の選択ゲートを高く設定する必要があり、これは読み出し動作の高速化を実現する場合には妨げとなる。
さらに、書き込み前のビット線充電をラッチで行っているが、ラッチからみればビット線は電圧0Vの巨大なキャパシタであり、ラッチデータが“1”の場合ビット線と接触した瞬間にラッチデータが反転してしまう可能性がある。
これを回避するために書き込みデータに応じてビット線を充電する際に、NMOSトランジスタNT5,NT7のゲート電圧を低く設定して充電している。このため、充電電流が小さくなり、ビット線充電に時間がかかっていた。
そして、ベリファイ読み出しに時間がかかっている。
図1は、本発明に係る不揮発性半導体記憶装置の第1の実施形態を示す回路図である。この不揮発性半導体記憶装置10は、メモリアレイ11、書込/読出制御回路12および判定回路20により構成されている。
メモリストリングA0は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタMT0A〜MT15Aが直列に接続されたNANDストリングからなり、このNANDストリングのメモリセルトランジスタMT0Aのドレインが選択ゲートSG1Aを介してビット線BL1に接続され、メモリセルトランジスタMT15Aのソースが選択ゲートSG2Aを介して基準電位線VGLに接続されている。
メモリストリングA1は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタMT0B〜MT15Bが直列に接続されたNANDストリングからなり、このNANDストリングのメモリセルトランジスタMT0Bのドレインが選択ゲートSG1Bを介してビット線BL2に接続され、メモリセルトランジスタMT15Bのソースが選択ゲートSG2Bを介して基準電位線VGLに接続されている。
そして、NMOSトランジスタNT22のゲート電極にアドレスデコード信号Aiが供給され、NMOSトランジスタNT21のゲート電極に信号/Ai(/は反転を示す)が供給される。また、NMOSトランジスタNT42,NT43のゲートはデカップル信号供給線DCPLに接続されている。
NMOSトランジスタNT24のゲート電極にリセット信号RST1が供給され、PMOSトランジスタPT21のゲート電極に信号Vrefが供給される。
そして、NMOSトランジスタNT23のゲート電極に信号PGMが供給され、NMOSトランジスタNT25のゲート電極がラッチ回路Q21の第2の記憶ノードN21bに接続され、NMOSトランジスタNT26のゲート電極がラッチ回路Q22の第2の記憶ノードN22bに接続されている。
そして、NMOSトランジスタNT35のドレイン・ソースに対してNMOSトランジスタNT37のドレイン・ソースが接続されている。
さらに、NMOSトランジスタNT30のゲート電極に信号φLAT3が供給され、NMOSトランジスタNT32のゲート電極に信号φLAT2が供給され、NMOSトランジスタNT36のゲート電極に信号φLAT1が供給され、NMOSトランジスタNT37のゲート電極に信号φLAT0が供給される。
また、カラムゲートとしてのNMOSトランジスタNT38のゲートが信号Yiの供給ラインに接続され、NMOSトランジスタNT39のゲートが信号Yi+1 の供給ラインに接続されている。
具体的には、書き込みが完了すると各ラッチ回路Q21,Q22の第1の記憶ノードN21a,22aが電源電圧VCCレベルになり、第2の記憶ノードN21b,22bが接地レベルになる。その結果、NMOSトランジスタNT40,NT41が非導通状態に保持されてインバータINV21の出力ラインの電位が電源電圧VCCレベルになり、これにより書き込みが終了したものと判定する。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Q21,Q22の第1の記憶ノードN21a,22aのいずれか、あるいは全てが接地レベルになり、第2の記憶ノードN21b,22bが電源電圧VCCレベルになる。その結果、NMOSトランジスタNT40またはNT41、あるいは両トランジスタが導通状態に保持されてインバータINV21の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定する。
このとき、ラッチデータに影響がないように、信号PGM、読み出し/ベリファイを制御するための信号φLAT0〜φLAT3が接地レベル(ローレベル)に設定され、NMOSトランジスタNT23,NMOSトランジスタNT30,NT32,NT36,NT37が非導通状態に保持される。
これにより、NMOSトランジスタNT21,NT22,NT42,NT43が導通状態となり、その結果、ビット線BL0,BL1はともに電源電圧VCCに充電される。
ここでは、ビット線BL2が選択されるものとし、アドレスデコード信号Aiがハイレベルに設定され、その反転信号/Aiが接地レベルに設定される場合を例に説明する。
このとき、NMOSトランジスタNT21が非導通状態となることから、ビット線BL1は電源電圧VCCレベルでフローティング状態となる。
その後、信号Vrefが電源電圧VCCレベルに切り換えられ、いわゆるプリチャージ用PMOSトランジスタPT21が非導通状態に保持され、信号PGMが電源電圧VCCレベルに切り換えられてNMOSトランジスタNT23が導通状態に保持され、かつメモリセルのドレイン側の選択ゲートSG1A,SG1Bのゲート電極に接続された選択信号供給線SSLが電源電圧VCCレベルに設定される。
なお、ビット線の放電は、ラッチデータの反転信号をゲート入力となるNMOSトランジスタで行うため、急速に放電してもラッチデータへの影響はない。
書き込みデータが“11”の場合には、NMOSトランジスタNT25,NT26ともに非導通状態に保持されることから、ビット線電圧はプリチャージ電圧VCCに保持される。
ここで、NMOSトランジスタNT23を導通状態に保持させたまま、ワード線が駆動電圧に立ち上げられて、書き込み動作に入る。
書き込みデータが“11”の場合、および、非選択ビット線BL1側のメモリセルでは、ワード線電位の立ち上がりによって、容量結合によりチャネル電圧は持ち上がり、これによりチャネルはドレイン側の選択ゲートSG1Aによってビット線BL1から切り離される。
そして、ワード線の立ち上がりが完了した段階でチャネルは禁止電圧となり、FNトンネル現象は起こらず、セルは消去状態に保持される。
これにより、FNトンネル現象を生じさせるのに十分な電界がフローティングゲートとチャネル間にかかり書き込みが起こってしまう。
しかし、ドレイン側の選択ゲートのしきい値電圧Vthは通常高めに設定され、バックバイアスがかかった状態でのしきい値電圧Vthは少なくとも1. 5V以上になっている。電源電圧VCCを3Vとしても1. 5Vの電圧降下が起こらないとこの現象は起こらない。
一方、1回の書き込み時間は10μs〜20μsである。この間で1. 5Vも電圧の降下するリークがあるとした場合、μsオーダーで読出を行うNAND型フラッシュメモリでは読み出しが不可能ということになる。
以上より、リークによってビット線電圧が降下し、書き込み禁止セルで書き込みが起こる現象は起こりえない。
これにより、1回の書き込み動作が終了し、ベリファイ読み出し動作に移行する。
これにより、従来のようにStepの切換わりでISPP電圧を下げる必要もないため、図3に示すように、最終ワード線電圧に到達するまでのISPPパルス数が削減され、結果的に書き込み時間の短縮が実現される。
ベリファイ動作では、1回の書き込みが終了する毎に“00”、“01”、“10”の書き込みチェックが行われる。
本実施形態では、従来のように高いレベルからベリファイを行う(ワード線電圧をVVF2 →VVF1 →VVF0 の順)と、各ベリファイ間でビット線の再充電が必要となることから、低いレベルからベリファイを行う(ワード線電圧をVVF0 →VVF1 →VBF2 の順)ことによりビット線充電を1回としてベリファイ時間を短縮している。なお、VVF0 ,VVF1 ,VBF2 はベリファイ用ワード線電圧である。
以下にベリファイ動作を具体的に説明する。
これと同時にドレイン側の選択ゲートSG1A,SG1Bのゲート電極が接続された選択信号供給線SSLに選択ストリングの非選択ワード線電圧と同じ電圧(P5V:5. 0〜6. 0Vのある電圧)に設定される。
充電が完了した段階でビット線はVthDEP(0V)、ノードSA21は電源電圧VCCに充電されていてデプレッション型トランジスタNT42,NT43は自動的に非導通状態となる。
このとき、メモリセルのしきい値電圧Vthがワード線電圧VVF0 以上であればセル電流が流れないことにより、ビット線はVthDEP(0V)、ノードSA21は電源電圧VCCに保持される。
一方、メモリセルのしきい値電圧Vthがワード線電圧VVF0 以下であればセル電流が流れてビット線電圧は降下し、デプレッション型トランジスタNT42,NT43は導通状態となって、ビット線とノードSA21との間の電荷の再配分が起こりノードSA21の電圧は急激にVthDEP(0V)’(←ビット線プリチャージ電圧VthDEP(0V)から若干降下した電圧)程度に降下する。
このとき、書き込みデータが“10”の場合、ラッチ回路Q22の第1の記憶ノードN22aがハイレベルであり、NMOSトランジスタNT29が導通状態に保持され、そしてノードSA21が電源電圧VCCに保持(Vth>VVF0:書き込み十分)されていると、NMOSトランジスタNT28が導通状態に保持される。
その結果、ラッチ回路Q21の第2の記憶ノードN21bが接地レベルに引き込まれ、ラッチ回路Q21の第1の記憶ノードN21aがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Q22,Q21のラッチデータは“11”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードSA21がVthDEP(0V)または書き込みデータが“01”、“00”の場合には,それぞれNMOSトランジスタNT28またはNT29が非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
このとき、書き込みデータが“01”の場合、ラッチ回路Q21の第1の記憶ノードN21aがハイレベルであることからNMOSトランジスタNT35が導通状態に保持され、そしてノードSA21が電源電圧VCCに保持(Vth>VVF1 :書き込み十分)されていると、NMOSトランジスタNT34が導通状態に保持される。
その結果、ラッチ回路Q22の第2の記憶ノードN22bが接地レベルに引き込まれ、ラッチ回路Q22の第1の記憶ノードN22aがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Q22,Q21のラッチデータは“11”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードSA21がVthDEP(0V)または書き込みデータが“00”、“10”の場合には,それぞれNMOSトランジスタNT34またはNT35が非導通状態に保持されることから、ラッチデータに変化なない。このため、再書き込み時に書き込みがなされる。
このとき、書き込みデータが“00”の場合、ノードSA21が電源電圧VCCに保持(Vth>VVF2 :書き込み十分)されていると、NMOSトランジスタNT34,NT28が導通状態に保持される。
その結果、ラッチ回路Q22の第2の記憶ノードN22bが接地レベルに引き込まれ、ラッチ回路Q22の第1の記憶ノードN22aがローレベルからハイレベルに切り換わる。これにより、NMOSトランジスタNT29が導通状態に保持される。
その後、信号φLAT3がハイレベルに設定されると、上述したようにNMOSトランジスタNT30が導通状態に保持される。
その結果、ラッチ回路Q21の第2の記憶ノードN21bが接地レベルに引き込まれ、ラッチ回路Q21の第1の記憶ノードN22aがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Q22,Q21のラッチデータは“11”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードSA21がVthDEP(0V)の場合には、NMOSトランジスタNT34,NT28は非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
そして、ベリファイ読み出し終了後、書き込み十分となっていれば各ラッチ回路Q21,Q22の第2の記憶ノードN21b,22bが接地レベルになる。その結果、NMOSトランジスタNT40,NT41が非導通状態に保持されてインバータINV21の出力ラインの電位が電源電圧VCCレベルになり、これにより書き込みが終了したものと判定される。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Q21,Q22の第1の記憶ノードN21a,22aのいずれか、あるいは全てが接地レベルになり、第2の記憶ノードN21b,22bが電源電圧VCCレベルになる。その結果、NMOSトランジスタNT40またはNT41、あるいは両トランジスタが導通状態に保持されてインバータINV21の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定される。
通常読み出し動作では、読み出しに先立って信号DCPLが接地レベルに設定され、アドレスデコード信号Aiおよび/Aiの一方が電源電圧VCCに設定され、信号Vrefが接地レベルに設定されて、選択ビット線がVthDEP(0V)、ノードSA21が電源電圧VCCにプリチャージされると同時に、リセット信号RST2がハイレベルに設定されて、ラッチ回路Q22,Q21のラッチデータがローレベルにリセットされる。
しかし、選択ワード線電圧をVRD2→VRD1→VRD0の順で切り換えて読み出しを行った場合、分布2のセルはワード線電圧VRD2、VRD1の読み出しではメモリセルがオン状態になることによりビット線およびノードSA21の電位は降下してしまうため、ベリファイ毎にプリチャージ(計2回)が必要となる。
そこで、本実施形態では、選択ワード線電圧をVRD1→VRD2→VRD0の順で切り換えることにより読み出しが行われる。
これにより、各ベリファイStepで確実に目的とするラッチデータの反転ができ、なおかつ、再プリチャージはワード線電圧VRD2とワード線電圧VRD0での読み出し間の1回となり読み出し時間が短縮される。
このとき、メモリセルが分布3、分布2であればセル電流が流れないことによりノードSA21は電源電圧VCC程度に保持され、NMOSトランジスタNT34が導通状態に保持される。
その結果、ラッチ回路Q22の第2の記憶ノードN22bが接地レベルに引き込まれ、ラッチ回路Q22の第1の記憶ノードN22aがローレベルからハイレベルに切り換わる。
一方、メモリセルが分布1、分布0であればセル電流が流れてノードSA21はVthDEP(0V)’に下がるため、信号φLAT1およびφLAT0がハイレベルに設定され、NMOSトランジスタNT36,NT37が導通状態に保持されても、NMOSトランジスタNT34が非導通状態に保持されるため、ラッチ回路Q22のラッチデータは変化しない。
すなわち、選択ワード線電圧VRD1で読出を行ったときのラッチデータは、次のようになる。
分布3、2:{Q22, Q21}={H, L}
分布1、0:{Q22, Q21}={L, L}
なおこの段階で分布3、2のビット線はVthDEP(0V)、ノードSA21は電源電圧VCCに保持されている。一方、分布1、0ではビット線およびノードSA21はVthDEP(0V)程度になっているが、ビット線およびノードSA21を再プリチャージしても選択ワード線電圧VRD2で読み出しを行えば、ノードSA21は再びVthDEP(0V)程度に落ちてしまう。このため、再プリチャージせずに選択ワード線電圧VRD2で読み出しを行っても読み出し結果には影響はない。
一方、分布3ではセル電流が流れないことによりノードSA21は電源電圧VCC程度に保持される。
ここで、信号φLAT3がハイレベルに設定されると、NMOSトランジスタNT29,NT30,NT28の経路でラッチ回路Q21の第2の記憶ノードN21bは接地レベルに引き込まれ、ラッチ回路Q21のラッチデータはローレベルからハイレベルに切り換わる。
一方、セルが分布2〜0であればノードSA21はVthDEP(0V)に下がるため、信号φLAT3がハイレベルに設定されても、NMOSトランジスタNT28は非導通状態に保持されることから、ラッチ回路Q21のラッチデータは変化しない。
すなわち、選択ワード線電圧VRD2で読出を行ったときのラッチデータは、次のようになる。
分布3 :{Q22, Q21}={H, H}
分布2 :{Q22, Q21}={H, L}
分布1、0:{Q22, Q21}={L, L}
そして、一定時間経過後、信号φLAT3がハイレベルに設定されて読み出しが行われる。
このとき、分布3〜1ではセル電流が流れないことによりノードSA21は電源電圧VCC程度に保持される。
一方、分布0の場合のみセル電流が流れてノードSA21はVthDEP(0V)程度に落ちる。ここで、信号φLAT2がハイレベルに設定されたとき、ラッチ回路Q22の第2の記憶ノードN22bがハイレベル、すなわち分布1、0で、ノードSA21がハイレベル(分布1)のとき、NMOSトランジスタNT31,NT32,NT28が導通状態に保持され、ラッチ回路Q21の第2の記憶ノードN21bが接地レベルに引き込まれて、ラッチ回路Q21のラッチデータがローレベルからハイレベルに切り換わる。
その他の場合には、NMOSトランジスタNT31またはNT28が非導通状態に保持され、ラッチ回路Q21のラッチデータは変化しない。
すなわち、選択ワード線電圧VRD1で読出を行ったときのラッチデータは、次のようになる。
分布3 :{Q22, Q21}={H, H}
分布2 :{Q22, Q21}={H, L}
分布1 :{Q22, Q21}={L, H}
分布0 :{Q22, Q21}={L, L}
図6は、本発明に係る不揮発性半導体記憶装置の第2の実施形態を示す回路図である。
本第2の実施形態が第1の実施形態に係る図1に示す回路と異なる点は、NMOSトランジスタNT23とNT25との間にNMOSトランジスタNT44が接続され、NMOSトランジスタNT44のゲート電極がラッチ回路Q22の第1の記憶ノードN22aに接続され、さらにNMOSトランジスタNT25のソースを接地ラインではなく、正のある電圧VB(0<VB<Vcc- VthDSG(B))の電圧源に接続されていることにある。
本第2の実施形態では、書き込み時のビット線電圧がこの部分で制御される。 その他の構成は図1の回路と同様である。
すなわち、ラッチ回路Q22,Q21のラッチデータが{Q22、Q21}={H、H}で書き込みデータが“11”の場合、セルフ−ブーストによりチャネルは書き込み禁止電圧(8V程度)にブーストされる。
ラッチ回路Q22,Q21のラッチデータが{Q22、Q21}={H、L}で書き込みデータが“10”の場合、チャネル電圧はVBとなる。
ラッチ回路Q22,Q21のラッチデータが{Q22、Q21}={L、H}、{L、L}で書き込みデータが“01”、“00”の場合、チャネル電圧は接地レベルとなる。
一方、書き込みデータが“01”または“00”のセルのゲート−チャネル間にかかる電圧はVPGM+VBとなり、従来より高い電界がフローティングゲート−チャネル間にかかる。
しかし、書き込みデータ“01”または“00”の場合、書き込みレベルが高いため、書き込みの速いメモリセルでも最初の書き込みでいきなり判定レベルを越えるような状況は考えにくい。
さらに、ISPPのステップ幅をΔVとすると、第1の実施形態に比べて書き込みデータ“01”、“00”の書き込みは図7でVB/ΔV発だけ先のISPP書き込みパルスから書き込みを開始することと等価になり、一方、全体の書き込み時間を規定しているのは書き込みデータ“00”のセルであるため、全体の書き込み時間は第1の実施形態に比べてさらに短縮される(図7参照)。
Claims (8)
- ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、3値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、
書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、
書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、
上記書込制御回路は、
ビット線毎に対応して1ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第1の記憶ノードとその反転レベルを保持する第2の記憶ノードとを有し、さらに、
上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、
上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第1の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第2の信号と、他のラッチ回路の上記第1の記憶ノードのレベルとに応じて、上記各ラッチ回路の第2の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第1のレベルか非導通とする第2のレベルのいずれかに決定する処理と、
上記第1の信号と、上記第2の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第2の記憶ノードを上記第1のレベルか上記第2のレベルのいずれかに決定し、当該決定された上記第2の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第1の記憶ノードのレベルと、上記第1の信号と、上記第2の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第2の記憶ノードのレベルを上記第1のレベルか上記第2のレベルのいずれかに決定する処理と、
を行う回路と、を有する
不揮発性半導体記憶装置。 - 上記複数のラッチ回路の第2の記憶ノードのレベルが同一の上記第2のレベルになったか否かにより書き込み動作時にメモリセルに書き込みが終了した否か判定することにより、再書込みを行うか行わないかを判定する判定回路を有する
請求項1記載の不揮発性半導体記憶装置。 - 上記書き込み動作時に各書き込みビット毎に書き込み十分であるか否かの判定を、ワード線電圧を低いレベルから高いレベルに順次に上げて行うベリファイ読み出し回路
を有する請求項1または2記載の不揮発性半導体記憶装置。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて3値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、
書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、
書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、
上記書込制御回路は、
ビット線毎に対応して1ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第1の記憶ノードとその反転レベルを保持する第2の記憶ノードとを有し、さらに、
上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、
上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第1の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第2の信号と、他のラッチ回路の上記第1の記憶ノードのレベルとに応じて、上記各ラッチ回路の第2の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第1のレベルか非導通とする第2のレベルのいずれかに決定する処理と、
上記第1の信号と、上記第2の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第2の記憶ノードを上記第1のレベルか上記第2のレベルのいずれかに決定し、当該決定された上記第2の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第1の記憶ノードのレベルと、上記第1の信号と、上記第2の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第2の記憶ノードのレベルを上記第1のレベルか上記第2のレベルのいずれかに決定する処理と、
を行う回路と、を有する
不揮発性半導体記憶装置。 - 上記複数のラッチ回路の第2の記憶ノードのレベルが同一の上記第2のレベルになったか否かにより書き込み動作時にメモリセルに書き込みが終了した否か判定することにより、再書込みを行うか行わないかを判定する判定回路を有する
請求項4記載の不揮発性半導体記憶装置。 - 上記書き込み動作時に各書き込みビット毎に書き込み十分であるか否かの判定を、ワード線電圧を低いレベルから高いレベルに順次に上げて行うベリファイ読み出し回路
を有する請求項4または5記載の不揮発性半導体記憶装置。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、3値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み前に全ビット線を所定の電圧にプリチャージする第1ステップと、
書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第1の記憶ノードとその反転レベルを保持する第2の記憶ノードとを有する1ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第2ステップと、を含み、
上記第2ステップにおいては、
書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、
書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第1の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第2の信号と、他のラッチ回路の上記第1の記憶ノードのレベルとに応じて、上記各ラッチ回路の第2の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第1のレベルか非導通とする第2のレベルのいずれかに決定する処理と、
上記第1の信号と、上記第2の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第2の記憶ノードを上記第1のレベルか上記第2のレベルのいずれかに決定し、当該決定された上記第2の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第1の記憶ノードのレベルと、上記第1の信号と、上記第2の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第2の記憶ノードのレベルを上記第1のレベルか上記第2のレベルのいずれかに決定する処理と、
を行い、
上記複数のラッチ回路の第2の記憶ノードのレベルが上記第1のレベルまたは上記第2のレベルになったか否かにより再書込みを行うか行わないかを判定する
不揮発性半導体記憶装置のデータ書き込み方法。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて3値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み前に全ビット線を所定の電圧にプリチャージする第1ステップと、
書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第1の記憶ノードとその反転レベルを保持する第2の記憶ノードとを有する1ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第2ステップと、を含み、
上記第2ステップにおいては、
書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、
書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第2の記憶ノードのレベルが所定の第1のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第1の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第2の信号と、他のラッチ回路の上記第1の記憶ノードのレベルとに応じて、上記各ラッチ回路の第2の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第1のレベルか非導通とする第2のレベルのいずれかに決定する処理と、
上記第1の信号と、上記第2の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第2の記憶ノードを上記第1のレベルか上記第2のレベルのいずれかに決定し、当該決定された上記第2の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第1の記憶ノードのレベルと、上記第1の信号と、上記第2の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第2の記憶ノードのレベルを上記第1のレベルか上記第2のレベルのいずれかに決定する処理と、
を行い、
上記複数のラッチ回路の第2の記憶ノードのレベルが上記第1のレベルまたは上記第2のレベルになったか否かにより再書込みを行うか行わないかを判定する
不揮発性半導体記憶装置のデータ書き込み方法。
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