JP4513839B2 - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法 Download PDFInfo
- Publication number
- JP4513839B2 JP4513839B2 JP2007204669A JP2007204669A JP4513839B2 JP 4513839 B2 JP4513839 B2 JP 4513839B2 JP 2007204669 A JP2007204669 A JP 2007204669A JP 2007204669 A JP2007204669 A JP 2007204669A JP 4513839 B2 JP4513839 B2 JP 4513839B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- storage node
- bit line
- latch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
本発明は、メモリセルに少なくとも３値以上のデータを記録する多値型の不揮発性半導体記憶装置およびそのデータ書き込み方法に関するものである。
フラッシュメモリ等の不揮発性半導体記憶装置においては、１個のメモリセルトランジスタに「０」、「１」の２つの値をとるデータを記録する２値型のメモリセル構造が通常である。
また、最近の半導体記憶装置の大容量化の要望に伴い、１個のメモリセルトランジスタに少なくとも３値以上のデータを記録する、いわゆる多値型の不揮発性半導体記憶装置が提案されている（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
また、最近の半導体記憶装置の大容量化の要望に伴い、１個のメモリセルトランジスタに少なくとも３値以上のデータを記録する、いわゆる多値型の不揮発性半導体記憶装置が提案されている（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
図８はＮＡＮＤ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。
図８において、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの分布頻度をそれぞれ表している。
また、１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔ＩＯn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在する。すなわち、データ「０」、データ「１」、データ「２」、データ「３」の４状態が存在する。
また、１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔ＩＯn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在する。すなわち、データ「０」、データ「１」、データ「２」、データ「３」の４状態が存在する。
そして、多値データの書き込みをページ単位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリが提案されている（たとえば、文献；1996 IEEE International Solid-State Circuits Conference 、ISSCC96/SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory For Mass Storage Application.pp32-33 、参照）。
図９は、上記文献に開示されたページ単位で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構成を示す回路図である。
図９において、１はメモリセルアレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビット線をそれぞれ示している。
図９において、１はメモリセルアレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビット線をそれぞれ示している。
メモリセルアレイ１は、それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリストリングＡ０，Ａ１により構成されている。そして、メモリストリングＡ０はビット線ＢＬ１に接続され、メモリストリングＡ１はビット線ＢＬ２に接続されている。
メモリストリングＡ０は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続され、メモリセルトランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ１は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メモリセルトランジスタＭＴ１５Ｂのソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ０は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続され、メモリセルトランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ１は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メモリセルトランジスタＭＴ１５Ｂのソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲートが選択信号供給線ＳＳＬに共通に接続され、選択ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線ＧＳＬに共通に接続されている。
書込／読出制御回路２は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびインバータの入出力同士を結合してなるラッチ回路Ｑ１，Ｑ２により構成されている。
ＮＭＯＳトランジスタＮＴ１は電源電圧ＶCCの供給ラインとビット線ＢＬ１との間に接続され、ゲートが禁止信号ＩＨＢ１の供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給ラインとビット線ＢＬ２との間に接続され、ゲートが禁止信号ＩＨＢ２の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３およびＮＭＯＳトランジスタＮＴ１の接続点とメモリストリングＡ０およびビット線ＢＬ１との接続点との間にはデプレッション型のＮＭＯＳトランジスタＮＴ１８が接続され、ＮＭＯＳトランジスタＮＴ４およびＮＭＯＳトランジスタＮＴ２の接続点とメモリストリングＡ１およびビット線ＢＬ２との接続点との間にはデプレッション型のＮＭＯＳトランジスタＮＴ１９が接続されている。そして、ＮＭＯＳトランジスタＮＴ１８，１９のゲートはデカップル信号供給線ＤＣＰＬに接続されている。
ＮＭＯＳトランジスタＮＴ３およびＮＭＯＳトランジスタＮＴ１の接続点とメモリストリングＡ０およびビット線ＢＬ１との接続点との間にはデプレッション型のＮＭＯＳトランジスタＮＴ１８が接続され、ＮＭＯＳトランジスタＮＴ４およびＮＭＯＳトランジスタＮＴ２の接続点とメモリストリングＡ１およびビット線ＢＬ２との接続点との間にはデプレッション型のＮＭＯＳトランジスタＮＴ１９が接続されている。そして、ＮＭＯＳトランジスタＮＴ１８，１９のゲートはデカップル信号供給線ＤＣＰＬに接続されている。
デプレション型のＮＭＯＳトランジスタＮＴ１８およびＮＭＯＳトランジスタＮＴ１の接続点とバスラインＩＯｉとの間にＮＭＯＳトランジスタＮＴ３，ＮＴ５，ＮＴ１６が直列に接続され、デプレション型のＮＭＯＳトランジスタＮＴ１９およびＮＭＯＳトランジスタＮＴ２の接続点とバスラインＩＯｉ＋1 との間にＮＭＯＳトランジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点がＮＭＯＳトランジスタＮＴ６を介して接地されるとともに、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続されている。そして、ＮＭＯＳトランジスタＮＴ６のゲートがリセット信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲートが信号Ｖref の供給ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点がＮＭＯＳトランジスタＮＴ６を介して接地されるとともに、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続されている。そして、ＮＭＯＳトランジスタＮＴ６のゲートがリセット信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲートが信号Ｖref の供給ラインに接続されている。
ラッチ回路Ｑ１の第１の記憶ノードＮ１ａがＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に接続され、第２の記憶ノードＮ１ｂが直列に接続されたＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地されている。
ラッチ回路Ｑ２の第１の記憶ノードＮ２ａがＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接続され、第２の記憶ノードＮ２ｂが直列に接続されたＮＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地されている。
また、ＮＭＯＳトランジスタＮＴ８とＮＴ９の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ１１，ＮＴ１２を介して接地されている。
ＮＭＯＳトランジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１０のゲートはラッチ信号φＬＡＴ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮＴ１２のゲートがラッチ信号φＬＡＴ１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５のゲートがラッチ信号φＬＡＴ３の供給ラインに接続されている。
そして、カラムゲートとしてのＮＭＯＳトランジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙｉ＋1 の供給ラインに接続されている。
ラッチ回路Ｑ２の第１の記憶ノードＮ２ａがＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接続され、第２の記憶ノードＮ２ｂが直列に接続されたＮＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地されている。
また、ＮＭＯＳトランジスタＮＴ８とＮＴ９の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ１１，ＮＴ１２を介して接地されている。
ＮＭＯＳトランジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１０のゲートはラッチ信号φＬＡＴ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮＴ１２のゲートがラッチ信号φＬＡＴ１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５のゲートがラッチ信号φＬＡＴ３の供給ラインに接続されている。
そして、カラムゲートとしてのＮＭＯＳトランジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙｉ＋1 の供給ラインに接続されている。
また、図１０（ａ）は読み出し時のタイミングチャートを示し、図１０（ｂ）は書き込み（プログラム）時のタイミングチャートを示している。
図１０（ｂ）からわかるように、４値の書き込みは３ステップで行い、本来は各ステップでページ単位に書き込みを行うすべてのセルが書き込み十分と判断された段階で次のステップに移行する。
図１０（ｂ）からわかるように、４値の書き込みは３ステップで行い、本来は各ステップでページ単位に書き込みを行うすべてのセルが書き込み十分と判断された段階で次のステップに移行する。
読み出し動作について説明する。
まず、リセット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれる。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われる。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より高ければセル電流が流れないことによりビット線電圧はプリチャージ電圧を保持し、ハイがセンスされる。一方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より低ければセル電流が流れることによりビット線電圧は降下し、ローがセンスされる。
次に、ワード線電圧１．２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読み出しが行われる。
まず、リセット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれる。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われる。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より高ければセル電流が流れないことによりビット線電圧はプリチャージ電圧を保持し、ハイがセンスされる。一方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より低ければセル電流が流れることによりビット線電圧は降下し、ローがセンスされる。
次に、ワード線電圧１．２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読み出しが行われる。
具体的にはセルデータが“００”の場合、全てのワード線で電流が流れないためバスＩＯｉ＋1 ，ＩＯｉには（１，１）が出力される。まず、ワード線電圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハイレベルに設定される。このとき、セル電流が流れないことによりビット線はハイレベルに保たれるためＮＭＯＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回路Ｑ２がクリアされていることによりラッチ回路Ｑ２の第２の記憶ノードＮ２ｂはハイレベルに保たれるためＮＭＯＳトランジスタＮＴ１１が導通状態に保たれる。したがって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，ＮＴ１２が導通状態に保持され、ラッチ回路Ｑ１の第２の記憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移する。次にワード線電圧を１．２Ｖにして読むとき、制御信号φＬＡＴ３をハイレベルに設定する。この時、セル電流が流れないことによりビット線はハイレベルに保たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａはハイレベルに遷移する。最後にワード線電圧を０Ｖにして読むとき、制御信号φＬＡＴ１をハイレベルに設定する。この時、セル電流が流れないことによりビット線はハイレベルに保たれるためＮＭＯＳトランジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳトランジスタＮＴ１１が非導通状態にとなり、ラッチ回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持する。
セルデータが“０１”の場合、ワード線電圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，ＩＯｉには（０，１）が出力される。まず、ワード線電圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハイレベルに設定される。このとき、セル電流が流れることによりビット線はローレベルとなるためＮＭＯＳトランジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１の第１の記憶ノードＮ１ａはローレベルを保持する。次にワード線電圧を１．２Ｖにして読むとき、制御信号φＬＡＴ３をハイレベルに設定する。この時、セル電流が流れないことによりビット線はハイレベルに保たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａはハイレベルに遷移する。最後にワード線電圧を０Ｖにして読むとき、制御信号φＬＡＴ１をハイレベルに設定する。この時、セル電流が流れないことによりビット線はハイレベルに保たれるためＮＭＯＳトランジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳトランジスタＮＴ１１が非導通状態となり、ラッチ回路Ｑ１の第１の記憶ノードＮ１ａはローレベルを保持する。
セルデータが“１０”、“１１”の場合も同様にして各々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読み出される。
セルデータが“１０”、“１１”の場合も同様にして各々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読み出される。
次に、書き込み動作について説明する。
図９の回路においては、まず、ラッチ回路Ｑ１に格納されているデータによって書き込みが行われ、次にラッチ回路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書き込みが行われる。
ここで書き込みデータが（Ｑ２，Ｑ１）＝（１，０）の場合はラッチ回路Ｑ１は書き込み十分となると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書き込みデータとしても使用する必要があるため第１ステップで書き込み十分となっても“０”から“１”に反転しない（できない）。
図９の回路においては、まず、ラッチ回路Ｑ１に格納されているデータによって書き込みが行われ、次にラッチ回路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書き込みが行われる。
ここで書き込みデータが（Ｑ２，Ｑ１）＝（１，０）の場合はラッチ回路Ｑ１は書き込み十分となると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書き込みデータとしても使用する必要があるため第１ステップで書き込み十分となっても“０”から“１”に反転しない（できない）。
各ステップでの書き込み終了判定は、注目する側のラッチデータ（Ｑ２またはＱ１）が全て“１”となった段階でそのステップの書き込み終了と判定する。
書き込みデータ（Ｑ２，Ｑ１）＝（０，０）のセルは、第１ステップでのラッチ回路Ｑ１の反転は起こらないからワイヤードＯＲによる終了判定は行われない。
書き込みデータ（Ｑ２，Ｑ１）＝（０，０）のセルは、第１ステップでのラッチ回路Ｑ１の反転は起こらないからワイヤードＯＲによる終了判定は行われない。
ところで、上述した回路では、図１１に示すように、まずラッチ回路Ｑ１のデータに応じて書込データが“１０”、“００”のセルの書き込み（Ｓｔｅｐ１）を行った後、ラッチ回路Ｑ２のデータに応じて書込データが“０１”、“００”のセルの書込（Ｓｔｅｐ２）を行い、最後に書込データが“００”のセルの書き込み（Ｓｔｅｐ３）を行う。
すなわち、上述した従来回路では、書込データが“１０”および“０１”の書込はＳｔｅｐ１およびＳｔｅｐ２でしかなされていないため、“１０”、“０１”の書き込み時間はそのままＳｔｅｐ１およびＳｔｅｐ２の書込時間に相当する。そして、書込データが“００”のセルはＳｔｅｐ１〜Ｓｔｅｐ３の全てのＳｔｅｐで行われているが、Ｓｔｅｐ２とＳｔｅｐ３の間で過剰書込に備えてＩＳＰＰ電圧を下げてからＳｔｅｐ３の書込を行っている。
すなわち、上述した従来回路では、書込データが“１０”および“０１”の書込はＳｔｅｐ１およびＳｔｅｐ２でしかなされていないため、“１０”、“０１”の書き込み時間はそのままＳｔｅｐ１およびＳｔｅｐ２の書込時間に相当する。そして、書込データが“００”のセルはＳｔｅｐ１〜Ｓｔｅｐ３の全てのＳｔｅｐで行われているが、Ｓｔｅｐ２とＳｔｅｐ３の間で過剰書込に備えてＩＳＰＰ電圧を下げてからＳｔｅｐ３の書込を行っている。
このことから書込データが“００”のセルの書き込み時間はＳｔｅｐ３の書き込み時間とほぼ同じと推定される。このことより書き込みはシリアルに行われ、このことが４値の書込時間が長くなる一因となっている。
そして、図１１からわかるように、データ“１０”と“０１”の書き込み時間の和とデータ“００”の書き込み時間はほぼ同じ時間がかかっている。
そして、図１１からわかるように、データ“１０”と“０１”の書き込み時間の和とデータ“００”の書き込み時間はほぼ同じ時間がかかっている。
また、書き込みはセルフ−ブーストを用いて行っているが、ビット線に充電する書き込み禁止電圧は信号ＰＧＭ１、ＰＧＭ２が供給されるＮＭＯＳトランジスタによってしきい値電圧Ｖｔｈ落ちしＶｃｃ−Ｖｔｈ（Ｂ）（Ｖｔｈ（Ｂ）：バックバイアス効果の影響を受けたＶｔｈ）となっている。
この状態でセルフ−ブーストを可能にするためには、メモリセルのドレイン側の選択ゲートを高く設定する必要があり、これは読み出し動作の高速化を実現する場合には妨げとなる。
さらに、書き込み前のビット線充電をラッチで行っているが、ラッチからみればビット線は電圧０Ｖの巨大なキャパシタであり、ラッチデータが“１”の場合ビット線と接触した瞬間にラッチデータが反転してしまう可能性がある。
これを回避するために書き込みデータに応じてビット線を充電する際に、ＮＭＯＳトランジスタＮＴ５，ＮＴ７のゲート電圧を低く設定して充電している。このため、充電電流が小さくなり、ビット線充電に時間がかかっていた。
そして、ベリファイ読み出しに時間がかかっている。
この状態でセルフ−ブーストを可能にするためには、メモリセルのドレイン側の選択ゲートを高く設定する必要があり、これは読み出し動作の高速化を実現する場合には妨げとなる。
さらに、書き込み前のビット線充電をラッチで行っているが、ラッチからみればビット線は電圧０Ｖの巨大なキャパシタであり、ラッチデータが“１”の場合ビット線と接触した瞬間にラッチデータが反転してしまう可能性がある。
これを回避するために書き込みデータに応じてビット線を充電する際に、ＮＭＯＳトランジスタＮＴ５，ＮＴ７のゲート電圧を低く設定して充電している。このため、充電電流が小さくなり、ビット線充電に時間がかかっていた。
そして、ベリファイ読み出しに時間がかかっている。
本発明は、書き込み、およびベリファイ読み出し時間を短縮できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することにある。
上記目的を達成するため、本発明の第１の観点は、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、上記書込制御回路は、ビット線毎に対応して１ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有し、さらに、上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、ベリファイ読み出し時に、ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、を行う回路と、を有する。
本発明の第２の観点は、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、上記書込制御回路は、ビット線毎に対応して１ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有し、さらに、上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、ベリファイ読み出し時に、ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、を行う回路と、を有する。
好適には、上記複数のラッチ回路の第２の記憶ノードのレベルが同一の上記第２のレベルになったか否かにより書き込み動作時にメモリセルに書き込みが終了した否か判定することにより、再書込みを行うか行わないかを判定する判定回路を有する。
好適には、上記書き込み動作時に各書き込みビット毎に書き込み十分であるか否かの判定を、ワード線電圧を低いレベルから高いレベルに順次に上げて行うベリファイ読み出し回路を有する。
本発明の第３の観点は、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、書き込み前に全ビット線を所定の電圧にプリチャージする第１ステップと、書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有する１ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第２ステップと、を含み、上記第２ステップにおいては、書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、ベリファイ読み出し時に、ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、を行い、上記複数のラッチ回路の第２の記憶ノードのレベルが上記第１のレベルまたは上記第２のレベルになったか否かにより再書込みを行うか行わないかを判定する。
本発明の第４の観点は、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、書き込み前に全ビット線を所定の電圧にプリチャージする第１ステップと、書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有する１ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第２ステップと、を含み、上記第２ステップにおいては、書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、ベリファイ読み出し時に、ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、を行い、上記複数のラッチ回路の第２の記憶ノードのレベルが上記第１のレベルまたは上記第２のレベルになったか否かにより再書込みを行うか行わないかを判定する。
本発明によれば、書き込み前に全ビット線が所定の電圧、たとえば電源電圧にプリチャージされた後、書き込み時に、アドレスに応じて選択されたビット線がラッチデータに応じて放電され、書き込みが並列的に行われる。
本発明の不揮発性半導体記憶装置によれば、セルフ−ブーストのマージンが大きくなり、データ書き込み前のビット線充電時間が短縮され、全体の書き込み時間を短縮でき、さらにはベリファイ読み出し、および通常読み出しを高速に行える利点がある。
第１実施形態
図１は、本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図である。この不揮発性半導体記憶装置１０は、メモリアレイ１１、書込／読出制御回路１２および判定回路２０により構成されている。
図１は、本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図である。この不揮発性半導体記憶装置１０は、メモリアレイ１１、書込／読出制御回路１２および判定回路２０により構成されている。
メモリアレイ１１は、図１に示すように、それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリストリングＡ０，Ａ１により構成されている。そして、メモリストリングＡ０はビット線ＢＬ１に接続され、メモリストリングＡ１はビット線ＢＬ２に接続されている。
メモリストリングＡ０は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続されたＮＡＮＤストリングからなり、このＮＡＮＤストリングのメモリセルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続され、メモリセルトランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ１は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤストリングからなり、このＮＡＮＤストリングのメモリセルトランジスタＭＴ０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メモリセルトランジスタＭＴ１５Ｂのソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ０は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続されたＮＡＮＤストリングからなり、このＮＡＮＤストリングのメモリセルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続され、メモリセルトランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されている。
メモリストリングＡ１は、フローティングゲートを有する不揮発性半導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤストリングからなり、このＮＡＮＤストリングのメモリセルトランジスタＭＴ０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メモリセルトランジスタＭＴ１５Ｂのソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲートが選択信号供給線ＳＳＬに共通に接続され、選択ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線ＧＳＬに共通に接続されている。
書込／読出制御回路１２は、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ４３、ＰＭＯＳトランジスタＰＴ２１、インバータＩＮＶ２１、およびインバータの入出力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２により構成されている。
ノードＳＡ２１とビット線ＢＬ１との間に、ＮＭＯＳトランジスタ２１およびデプレッション型のＮＭＯＳトランジスタＮＴ４２が直列に接続され、ノードＳＡ２１とビット線ＢＬ２との間に、ＮＭＯＳトランジスタ２２およびデプレッション型のＮＭＯＳトランジスタＮＴ４３が直列に接続されている。
そして、ＮＭＯＳトランジスタＮＴ２２のゲート電極にアドレスデコード信号Ａｉが供給され、ＮＭＯＳトランジスタＮＴ２１のゲート電極に信号／Ａｉ（／は反転を示す）が供給される。また、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４３のゲートはデカップル信号供給線ＤＣＰＬに接続されている。
そして、ＮＭＯＳトランジスタＮＴ２２のゲート電極にアドレスデコード信号Ａｉが供給され、ＮＭＯＳトランジスタＮＴ２１のゲート電極に信号／Ａｉ（／は反転を示す）が供給される。また、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４３のゲートはデカップル信号供給線ＤＣＰＬに接続されている。
ノードＳＡ２１と接地ラインＧＮＤとの間にＮＭＯＳトランジスタＮＴ２４が接続され、ノードＳＡ２１と電源電圧ＶCCの供給ラインとの間にＰＭＯＳトランジスタＰＴ２１が接続されている。また、ＰＭＯＳトランジスタＰＴ２１のドレインとノードＳＡ２１との接続点は、ＮＭＯＳトランジスタＮＴ２８およびＮＴ３４のゲート電極に接続されている。
ＮＭＯＳトランジスタＮＴ２４のゲート電極にリセット信号ＲＳＴ１が供給され、ＰＭＯＳトランジスタＰＴ２１のゲート電極に信号Ｖｒｅｆが供給される。
ＮＭＯＳトランジスタＮＴ２４のゲート電極にリセット信号ＲＳＴ１が供給され、ＰＭＯＳトランジスタＰＴ２１のゲート電極に信号Ｖｒｅｆが供給される。
また、ノードＳＡ２１と接地ラインとの間にＮＭＯＳトランジスタＮＴ２３，ＮＴ２５が直列に接続され、また、ＮＭＯＳトランジスタＮＴ２３とＮＴ２５との接続点と接地ラインとの間にＮＭＯＳトランジスタＮＴ２６が接続されている。
そして、ＮＭＯＳトランジスタＮＴ２３のゲート電極に信号ＰＧＭが供給され、ＮＭＯＳトランジスタＮＴ２５のゲート電極がラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭＯＳトランジスタＮＴ２６のゲート電極がラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂに接続されている。
そして、ＮＭＯＳトランジスタＮＴ２３のゲート電極に信号ＰＧＭが供給され、ＮＭＯＳトランジスタＮＴ２５のゲート電極がラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭＯＳトランジスタＮＴ２６のゲート電極がラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂに接続されている。
ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａと接地ラインとの間にＮＭＯＳトランジスタＮＴ２７，ＮＴ２８が直列に接続されている。また、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂとＮＭＯＳトランジスタＮＴ２７およびＮＴ２８の接続点との間に、それぞれ直列に接続されたＮＭＯＳトランジスタＮＴ２９，ＮＴ３０、およびＮＭＯＳトランジスタＮＴ３１，ＮＴ３２が並列して接続されている。
ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａと接地ラインとの間にＮＭＯＳトランジスタＮＴ３３，ＮＴ３４が直列に接続されている。また、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂとＮＭＯＳトランジスタＮＴ３３およびＮＴ３４の接続点との間に、直列に接続されたＮＭＯＳトランジスタＮＴ３５，ＮＴ３６が接続されている。
そして、ＮＭＯＳトランジスタＮＴ３５のドレイン・ソースに対してＮＭＯＳトランジスタＮＴ３７のドレイン・ソースが接続されている。
そして、ＮＭＯＳトランジスタＮＴ３５のドレイン・ソースに対してＮＭＯＳトランジスタＮＴ３７のドレイン・ソースが接続されている。
そして、ＮＭＯＳトランジスタＮＴ２７，ＮＴ３３のゲート電極にリセット信号ＲＳＴ２が供給され、ＮＭＯＳトランジスタＮＴ２９のゲート電極がラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続され、ＮＭＯＳトランジスタＮＴ３１のゲート電極がラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂに接続され、ＮＭＯＳトランジスタＮＴ３５のゲート電極がラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａに接続されている。
さらに、ＮＭＯＳトランジスタＮＴ３０のゲート電極に信号φＬＡＴ３が供給され、ＮＭＯＳトランジスタＮＴ３２のゲート電極に信号φＬＡＴ２が供給され、ＮＭＯＳトランジスタＮＴ３６のゲート電極に信号φＬＡＴ１が供給され、ＮＭＯＳトランジスタＮＴ３７のゲート電極に信号φＬＡＴ０が供給される。
さらに、ＮＭＯＳトランジスタＮＴ３０のゲート電極に信号φＬＡＴ３が供給され、ＮＭＯＳトランジスタＮＴ３２のゲート電極に信号φＬＡＴ２が供給され、ＮＭＯＳトランジスタＮＴ３６のゲート電極に信号φＬＡＴ１が供給され、ＮＭＯＳトランジスタＮＴ３７のゲート電極に信号φＬＡＴ０が供給される。
ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａとバスラインＩＯｉとの間にＮＭＯＳトランジスタＮＴ３８が接続され、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａとバスラインＩＯｉ＋1 との間にＮＭＯＳトランジスタＮＴ３９が接続されている。
また、カラムゲートとしてのＮＭＯＳトランジスタＮＴ３８のゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３９のゲートが信号Ｙｉ＋1 の供給ラインに接続されている。
また、カラムゲートとしてのＮＭＯＳトランジスタＮＴ３８のゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３９のゲートが信号Ｙｉ＋1 の供給ラインに接続されている。
さらに、インバータＩＮＶ２１の入力端子が接地され、出力端子が判定回路２０に接続されている。また、インバータＩＮＶ２１の出力端子と接地ラインとの間にＮＭＯＳトランジスタＮＴ４０およびＮＴ４１が並列に接続されている。そして、ＮＭＯＳトランジスタＮＴ４０のゲート電極が第１のラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭＯＳトランジスタＮＴ４１のゲート電極が第２のラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂに接続されている。
判定回路２０は、書き込み動作時に、全てのメモリセルトランジスタに対して書き込みが終了したか否かを、インバータＩＮＶ２１の出力ラインの電位で判定する。
具体的には、書き込みが完了すると各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａが電源電圧ＶCCレベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０，ＮＴ４１が非導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が電源電圧ＶCCレベルになり、これにより書き込みが終了したものと判定する。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａのいずれか、あるいは全てが接地レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０またはＮＴ４１、あるいは両トランジスタが導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定する。
具体的には、書き込みが完了すると各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａが電源電圧ＶCCレベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０，ＮＴ４１が非導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が電源電圧ＶCCレベルになり、これにより書き込みが終了したものと判定する。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａのいずれか、あるいは全てが接地レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０またはＮＴ４１、あるいは両トランジスタが導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定する。
次に、上記構成による、書き込み、ベリファイ読み出し、および読み出し動作について図面に関連付けて順を追って説明する。
まず、書き込み動作について、図２のタイミングチャートに関連付けて説明する。
書き込み動作開始前に、信号Ｖｒｅｆがローレベルに設定され、ＰＭＯＳトランジスタＰＴ２１が導通状態に保持される。これにより、全ビット線が電源電圧ＶCCに充電される。
このとき、ラッチデータに影響がないように、信号ＰＧＭ、読み出し／ベリファイを制御するための信号φＬＡＴ０〜φＬＡＴ３が接地レベル（ローレベル）に設定され、ＮＭＯＳトランジスタＮＴ２３，ＮＭＯＳトランジスタＮＴ３０，ＮＴ３２，ＮＴ３６，ＮＴ３７が非導通状態に保持される。
このとき、ラッチデータに影響がないように、信号ＰＧＭ、読み出し／ベリファイを制御するための信号φＬＡＴ０〜φＬＡＴ３が接地レベル（ローレベル）に設定され、ＮＭＯＳトランジスタＮＴ２３，ＮＭＯＳトランジスタＮＴ３０，ＮＴ３２，ＮＴ３６，ＮＴ３７が非導通状態に保持される。
そして、このとき、アドレスデコード信号Ａｉおよびその反転信号／ＡｉがＶｃｃ＋Ｖｔｈｈ（Ｂ）（Ｖｔｈｈ（Ｂ）：高耐圧トランジスタのＶｔｈにバックバイアス効果の影響が加わった電圧）以上の電圧に、高耐圧のデプレッション型トランジスタＮＴ４２，ＮＴ４３を制御するための信号ＤＣＰＬが電源電圧ＶCCレベルに制御される。
これにより、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２，ＮＴ４２，ＮＴ４３が導通状態となり、その結果、ビット線ＢＬ０，ＢＬ１はともに電源電圧ＶCCに充電される。
これにより、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２，ＮＴ４２，ＮＴ４３が導通状態となり、その結果、ビット線ＢＬ０，ＢＬ１はともに電源電圧ＶCCに充電される。
その後、アドレスの選択情報に基づいてアドレスデコード信号Ａｉ、／Ａｉのうち一方が接地レベルに設定される。
ここでは、ビット線ＢＬ２が選択されるものとし、アドレスデコード信号Ａｉがハイレベルに設定され、その反転信号／Ａｉが接地レベルに設定される場合を例に説明する。
このとき、ＮＭＯＳトランジスタＮＴ２１が非導通状態となることから、ビット線ＢＬ１は電源電圧ＶCCレベルでフローティング状態となる。
その後、信号Ｖｒｅｆが電源電圧ＶCCレベルに切り換えられ、いわゆるプリチャージ用ＰＭＯＳトランジスタＰＴ２１が非導通状態に保持され、信号ＰＧＭが電源電圧ＶCCレベルに切り換えられてＮＭＯＳトランジスタＮＴ２３が導通状態に保持され、かつメモリセルのドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極に接続された選択信号供給線ＳＳＬが電源電圧ＶCCレベルに設定される。
ここでは、ビット線ＢＬ２が選択されるものとし、アドレスデコード信号Ａｉがハイレベルに設定され、その反転信号／Ａｉが接地レベルに設定される場合を例に説明する。
このとき、ＮＭＯＳトランジスタＮＴ２１が非導通状態となることから、ビット線ＢＬ１は電源電圧ＶCCレベルでフローティング状態となる。
その後、信号Ｖｒｅｆが電源電圧ＶCCレベルに切り換えられ、いわゆるプリチャージ用ＰＭＯＳトランジスタＰＴ２１が非導通状態に保持され、信号ＰＧＭが電源電圧ＶCCレベルに切り換えられてＮＭＯＳトランジスタＮＴ２３が導通状態に保持され、かつメモリセルのドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極に接続された選択信号供給線ＳＳＬが電源電圧ＶCCレベルに設定される。
このとき、書き込みデータが“１１”以外の場合には、ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，Ｎ２２ｂの少なくとも一方がハイレベルになっていて、ＮＭＯＳトランジスタＮＴ２５またはＮＴ２６のうちの少なくとも一方が導通状態に保持されている。このため、ビット線は接地レベルに放電される。
なお、ビット線の放電は、ラッチデータの反転信号をゲート入力となるＮＭＯＳトランジスタで行うため、急速に放電してもラッチデータへの影響はない。
書き込みデータが“１１”の場合には、ＮＭＯＳトランジスタＮＴ２５，ＮＴ２６ともに非導通状態に保持されることから、ビット線電圧はプリチャージ電圧ＶCCに保持される。
なお、ビット線の放電は、ラッチデータの反転信号をゲート入力となるＮＭＯＳトランジスタで行うため、急速に放電してもラッチデータへの影響はない。
書き込みデータが“１１”の場合には、ＮＭＯＳトランジスタＮＴ２５，ＮＴ２６ともに非導通状態に保持されることから、ビット線電圧はプリチャージ電圧ＶCCに保持される。
この段階で、書き込みデータが“１１”以外の場合、ビット線およびメモリセルのチャネルが接地レベル、書き込みデータが“１１”の場合、ビット線はＶCC、メモリセルのチャネルはＶｃｃ−ＶｔｈＤＳＧ（Ｂ）以下の電圧、非選択ビット線“ＢＬ１”側のビット線はＶCC、メモリセルのチャネルはＶｃｃ−ＶｔｈＤＳＧ（Ｂ）以下の電圧となる。
ここで、ＮＭＯＳトランジスタＮＴ２３を導通状態に保持させたまま、ワード線が駆動電圧に立ち上げられて、書き込み動作に入る。
ここで、ＮＭＯＳトランジスタＮＴ２３を導通状態に保持させたまま、ワード線が駆動電圧に立ち上げられて、書き込み動作に入る。
このとき、書き込みデータが“１１”以外の場合、ワード線電圧ＶＰＧＭとチャネル電圧０Ｖとの電界によりファウラ−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ；以後ＦＮトンネル）現象が起こり、セルの書き込みが起こる。すなわち、書き込みデータが“００”、“０１”、“１０”のセルは書き込みがなされる。
書き込みデータが“１１”の場合、および、非選択ビット線ＢＬ１側のメモリセルでは、ワード線電位の立ち上がりによって、容量結合によりチャネル電圧は持ち上がり、これによりチャネルはドレイン側の選択ゲートＳＧ１Ａによってビット線ＢＬ１から切り離される。
そして、ワード線の立ち上がりが完了した段階でチャネルは禁止電圧となり、ＦＮトンネル現象は起こらず、セルは消去状態に保持される。
書き込みデータが“１１”の場合、および、非選択ビット線ＢＬ１側のメモリセルでは、ワード線電位の立ち上がりによって、容量結合によりチャネル電圧は持ち上がり、これによりチャネルはドレイン側の選択ゲートＳＧ１Ａによってビット線ＢＬ１から切り離される。
そして、ワード線の立ち上がりが完了した段階でチャネルは禁止電圧となり、ＦＮトンネル現象は起こらず、セルは消去状態に保持される。
ここで、書き込みデータ“１１”の場合および非選択ビット線ＢＬ１側のセルの場合、ビット線ＢＬ１はフローティング状態であるため、リークによってビット線電圧が降下することが危惧される。ビット線電圧がＶｃｃ−ＶｔｈＤＳＧ（Ｂ）以下になるとドレイン側の選択ゲートがオンし、ビット線とチャネルの容量比（ＣBL＞＞Ｃchn ）によりチャネル電圧がブースト電圧（８Ｖ程度）から一気にＶｃｃ−ＶｔｈＤＳＧ（Ｂ）に降下する。
これにより、ＦＮトンネル現象を生じさせるのに十分な電界がフローティングゲートとチャネル間にかかり書き込みが起こってしまう。
しかし、ドレイン側の選択ゲートのしきい値電圧Ｖｔｈは通常高めに設定され、バックバイアスがかかった状態でのしきい値電圧Ｖｔｈは少なくとも１. ５Ｖ以上になっている。電源電圧ＶCCを３Ｖとしても１. ５Ｖの電圧降下が起こらないとこの現象は起こらない。
一方、１回の書き込み時間は１０μｓ〜２０μｓである。この間で１. ５Ｖも電圧の降下するリークがあるとした場合、μｓオーダーで読出を行うＮＡＮＤ型フラッシュメモリでは読み出しが不可能ということになる。
以上より、リークによってビット線電圧が降下し、書き込み禁止セルで書き込みが起こる現象は起こりえない。
これにより、ＦＮトンネル現象を生じさせるのに十分な電界がフローティングゲートとチャネル間にかかり書き込みが起こってしまう。
しかし、ドレイン側の選択ゲートのしきい値電圧Ｖｔｈは通常高めに設定され、バックバイアスがかかった状態でのしきい値電圧Ｖｔｈは少なくとも１. ５Ｖ以上になっている。電源電圧ＶCCを３Ｖとしても１. ５Ｖの電圧降下が起こらないとこの現象は起こらない。
一方、１回の書き込み時間は１０μｓ〜２０μｓである。この間で１. ５Ｖも電圧の降下するリークがあるとした場合、μｓオーダーで読出を行うＮＡＮＤ型フラッシュメモリでは読み出しが不可能ということになる。
以上より、リークによってビット線電圧が降下し、書き込み禁止セルで書き込みが起こる現象は起こりえない。
書き込みを終了するときは、まず、ワード線を０Ｖに立ち下げると同時に、信号ＤＣＰＬを接地レベル、リセット信号ＲＳＴ１をハイレベルに設定して、ビット線およびチャネルの電荷を放電され、しばらくしてからドレイン側の選択ゲートが接続された選択信号供給線ＳＳＬへの印加電圧を立ち下げる。
これにより、１回の書き込み動作が終了し、ベリファイ読み出し動作に移行する。
これにより、１回の書き込み動作が終了し、ベリファイ読み出し動作に移行する。
以上のように、書き込みデータのワイヤード−ＯＲ（Ｗｉｒｅｄ−ＯＲ）によって書き込みを行うことにより、書き込む必要のあるメモリセルは同時に書き込みが開始される。
これにより、従来のようにＳｔｅｐの切換わりでＩＳＰＰ電圧を下げる必要もないため、図３に示すように、最終ワード線電圧に到達するまでのＩＳＰＰパルス数が削減され、結果的に書き込み時間の短縮が実現される。
これにより、従来のようにＳｔｅｐの切換わりでＩＳＰＰ電圧を下げる必要もないため、図３に示すように、最終ワード線電圧に到達するまでのＩＳＰＰパルス数が削減され、結果的に書き込み時間の短縮が実現される。
次に、ベリファイ読み出し動作について、図４のタイミングチャートに関連付けて説明する。
ベリファイ動作では、１回の書き込みが終了する毎に“００”、“０１”、“１０”の書き込みチェックが行われる。
本実施形態では、従来のように高いレベルからベリファイを行う（ワード線電圧をＶVF2 →ＶVF1 →ＶVF0 の順）と、各ベリファイ間でビット線の再充電が必要となることから、低いレベルからベリファイを行う（ワード線電圧をＶVF0 →ＶVF1 →ＶBF2 の順）ことによりビット線充電を１回としてベリファイ時間を短縮している。なお、ＶVF0 ，ＶVF1 ，ＶBF2 はベリファイ用ワード線電圧である。
以下にベリファイ動作を具体的に説明する。
ベリファイ動作では、１回の書き込みが終了する毎に“００”、“０１”、“１０”の書き込みチェックが行われる。
本実施形態では、従来のように高いレベルからベリファイを行う（ワード線電圧をＶVF2 →ＶVF1 →ＶVF0 の順）と、各ベリファイ間でビット線の再充電が必要となることから、低いレベルからベリファイを行う（ワード線電圧をＶVF0 →ＶVF1 →ＶBF2 の順）ことによりビット線充電を１回としてベリファイ時間を短縮している。なお、ＶVF0 ，ＶVF1 ，ＶBF2 はベリファイ用ワード線電圧である。
以下にベリファイ動作を具体的に説明する。
まず、信号ＤＣＰＬが接地レベルのまま、信号Ｖｒｅｆが接地レベルに設定されて、ＰＭＯＳトランジスタＰＴ２１が導通状態に保持され、ビット線がＶｔｈＤＥＰ（０Ｖ）（ゲートを０Ｖとしたデプレッション型トランジスタのしきい値電圧Ｖｔｈ）に充電される。
これと同時にドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極が接続された選択信号供給線ＳＳＬに選択ストリングの非選択ワード線電圧と同じ電圧（Ｐ５Ｖ：５. ０〜６. ０Ｖのある電圧）に設定される。
充電が完了した段階でビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに充電されていてデプレッション型トランジスタＮＴ４２，ＮＴ４３は自動的に非導通状態となる。
これと同時にドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極が接続された選択信号供給線ＳＳＬに選択ストリングの非選択ワード線電圧と同じ電圧（Ｐ５Ｖ：５. ０〜６. ０Ｖのある電圧）に設定される。
充電が完了した段階でビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに充電されていてデプレッション型トランジスタＮＴ４２，ＮＴ４３は自動的に非導通状態となる。
ここで、信号Ｖｒｅｆは、ビット線のリーク電流を補償するだけの電流をＰＭＯＳトランジスタＰＴ２１が流すことが可能な電圧に設定され、非選択メモリセルのワード線にＰ５Ｖ、選択セルのワード線にＶVF0 が印加される。
このとき、メモリセルのしきい値電圧Ｖｔｈがワード線電圧ＶVF0 以上であればセル電流が流れないことにより、ビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに保持される。
一方、メモリセルのしきい値電圧Ｖｔｈがワード線電圧ＶVF0 以下であればセル電流が流れてビット線電圧は降下し、デプレッション型トランジスタＮＴ４２，ＮＴ４３は導通状態となって、ビット線とノードＳＡ２１との間の電荷の再配分が起こりノードＳＡ２１の電圧は急激にＶｔｈＤＥＰ（０Ｖ）’（←ビット線プリチャージ電圧ＶｔｈＤＥＰ（０Ｖ）から若干降下した電圧）程度に降下する。
このとき、メモリセルのしきい値電圧Ｖｔｈがワード線電圧ＶVF0 以上であればセル電流が流れないことにより、ビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに保持される。
一方、メモリセルのしきい値電圧Ｖｔｈがワード線電圧ＶVF0 以下であればセル電流が流れてビット線電圧は降下し、デプレッション型トランジスタＮＴ４２，ＮＴ４３は導通状態となって、ビット線とノードＳＡ２１との間の電荷の再配分が起こりノードＳＡ２１の電圧は急激にＶｔｈＤＥＰ（０Ｖ）’（←ビット線プリチャージ電圧ＶｔｈＤＥＰ（０Ｖ）から若干降下した電圧）程度に降下する。
ここで、信号φＬＡＴ３がハイレベルに設定されると、ＮＭＯＳトランジスタＮＴ３０が導通状態に保持される。
このとき、書き込みデータが“１０”の場合、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがハイレベルであり、ＮＭＯＳトランジスタＮＴ２９が導通状態に保持され、そしてノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶＶＦ０：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ２８が導通状態に保持される。
その結果、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）または書き込みデータが“０１”、“００”の場合には，それぞれＮＭＯＳトランジスタＮＴ２８またはＮＴ２９が非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
このとき、書き込みデータが“１０”の場合、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがハイレベルであり、ＮＭＯＳトランジスタＮＴ２９が導通状態に保持され、そしてノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶＶＦ０：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ２８が導通状態に保持される。
その結果、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）または書き込みデータが“０１”、“００”の場合には，それぞれＮＭＯＳトランジスタＮＴ２８またはＮＴ２９が非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
すなわち、ワード線電圧ＶVF0 でベリファイを行ったとき、しきい値電圧がワード線電圧より大きい（Ｖｔｈ＞ＶVF0 ）ならば、ラッチ回路Ｑ２２，Ｑ２１のラッチデータ“１０”は“１１”に変化( 反転) し、その他の場合にはラッチデータに変化はない。
次に、ワード線電圧がＶVF1 に設定されてベリファイ読み出しが行われ、一定時間経過後、信号φＬＡＴ１がハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＴ３６が導通状態に保持される。
このとき、書き込みデータが“０１”の場合、ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａがハイレベルであることからＮＭＯＳトランジスタＮＴ３５が導通状態に保持され、そしてノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶVF1 ：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ３４が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）または書き込みデータが“００”、“１０”の場合には，それぞれＮＭＯＳトランジスタＮＴ３４またはＮＴ３５が非導通状態に保持されることから、ラッチデータに変化なない。このため、再書き込み時に書き込みがなされる。
このとき、書き込みデータが“０１”の場合、ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａがハイレベルであることからＮＭＯＳトランジスタＮＴ３５が導通状態に保持され、そしてノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶVF1 ：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ３４が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）または書き込みデータが“００”、“１０”の場合には，それぞれＮＭＯＳトランジスタＮＴ３４またはＮＴ３５が非導通状態に保持されることから、ラッチデータに変化なない。このため、再書き込み時に書き込みがなされる。
すなわち、ワード線電圧ＶVF1 でベリファイを行ったとき、しきい値電圧がワード線電圧より大きい（Ｖｔｈ＞ＶVF1 ）ならば、ラッチ回路Ｑ２２，Ｑ２１のラッチデータ“０１”は“１１”に変化( 反転) し、その他の場合にはラッチデータに変化はない。
最後に、ワード線電圧がＶVF2 に設定されてベリファイ読み出しが行われ、一定時間経過後、信号φＬＡＴ１およびφＬＡＴ０がハイレベルに設定され、それから信号φＬＡＴ３がハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＴ３６，ＮＴ３７が導通状態に保持され、そしてＮＭＯＳトランジスタＮＴ３０が導通状態に保持される。
このとき、書き込みデータが“００”の場合、ノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶVF2 ：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ３４，ＮＴ２８が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。これにより、ＮＭＯＳトランジスタＮＴ２９が導通状態に保持される。
その後、信号φＬＡＴ３がハイレベルに設定されると、上述したようにＮＭＯＳトランジスタＮＴ３０が導通状態に保持される。
その結果、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２１の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）の場合には、ＮＭＯＳトランジスタＮＴ３４，ＮＴ２８は非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
このとき、書き込みデータが“００”の場合、ノードＳＡ２１が電源電圧ＶCCに保持（Ｖｔｈ＞ＶVF2 ：書き込み十分）されていると、ＮＭＯＳトランジスタＮＴ３４，ＮＴ２８が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。これにより、ＮＭＯＳトランジスタＮＴ２９が導通状態に保持される。
その後、信号φＬＡＴ３がハイレベルに設定されると、上述したようにＮＭＯＳトランジスタＮＴ３０が導通状態に保持される。
その結果、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２１の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
これにより、ラッチ回路Ｑ２２，Ｑ２１のラッチデータは“１１”となり、以後の再書き込みでは書き込みはなされない。
一方、ノードＳＡ２１がＶｔｈＤＥＰ（０Ｖ）の場合には、ＮＭＯＳトランジスタＮＴ３４，ＮＴ２８は非導通状態に保持されることから、ラッチデータに変化はない。このため、再書き込み時に書き込みがなされる。
すなわち、ワード線電圧ＶVF2 でベリファイを行ったとき、しきい値電圧がワード線電圧より大きい（Ｖｔｈ＞ＶVF2 ）ならば、ラッチ回路Ｑ２２，Ｑ２１のラッチデータ“００”は“１１”に変化( 反転) し、その他の場合にはラッチデータに変化はない。
以上の３Ｓｔｅｐのベリファイが終了した後、すべてのセルが書き込み十分となっているとすべてのラッチ回路Ｑ２２，Ｑ２１の第１の記憶ノードＮ２１ａ，Ｎ２２ａはハイレベルとなっている。
そして、ベリファイ読み出し終了後、書き込み十分となっていれば各ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０，ＮＴ４１が非導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が電源電圧ＶCCレベルになり、これにより書き込みが終了したものと判定される。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａのいずれか、あるいは全てが接地レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０またはＮＴ４１、あるいは両トランジスタが導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定される。
そして、ベリファイ読み出し終了後、書き込み十分となっていれば各ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，２２ｂが接地レベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０，ＮＴ４１が非導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が電源電圧ＶCCレベルになり、これにより書き込みが終了したものと判定される。
一方、書き込みが十分でないセルがある場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａのいずれか、あるいは全てが接地レベルになり、第２の記憶ノードＮ２１ｂ，２２ｂが電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトランジスタＮＴ４０またはＮＴ４１、あるいは両トランジスタが導通状態に保持されてインバータＩＮＶ２１の出力ラインの電位が接地レベルになり、これにより書き込みが不十分なセルがあるものと判定される。
次に、読み出し動作について、図５のタイミングチャートに関連付けて説明する。
通常読み出し動作では、読み出しに先立って信号ＤＣＰＬが接地レベルに設定され、アドレスデコード信号Ａｉおよび／Ａｉの一方が電源電圧ＶCCに設定され、信号Ｖｒｅｆが接地レベルに設定されて、選択ビット線がＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１が電源電圧ＶCCにプリチャージされると同時に、リセット信号ＲＳＴ２がハイレベルに設定されて、ラッチ回路Ｑ２２，Ｑ２１のラッチデータがローレベルにリセットされる。
通常読み出し動作では、読み出しに先立って信号ＤＣＰＬが接地レベルに設定され、アドレスデコード信号Ａｉおよび／Ａｉの一方が電源電圧ＶCCに設定され、信号Ｖｒｅｆが接地レベルに設定されて、選択ビット線がＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１が電源電圧ＶCCにプリチャージされると同時に、リセット信号ＲＳＴ２がハイレベルに設定されて、ラッチ回路Ｑ２２，Ｑ２１のラッチデータがローレベルにリセットされる。
ここで、通常読み出し時にベリファイと同様に選択ワード線電圧をＶＲＤ０→ＶＲＤ１→ＶＲＤ２の順で切り換えて読み出しを行った場合、ワード線電圧ＶＲＤ０での読み出しでは図８の分布０〜分布２は、ノードＳＡ２１が電源電圧ＶCC程度であり、ラッチ回路Ｑ２１のラッチデータの読み出しができない。これは分布１では、ラッチ回路Ｑ２１のラッチデータをローレベルに設定したいが、ハイレベルに反転されてしまうことによる。
しかし、選択ワード線電圧をＶＲＤ２→ＶＲＤ１→ＶＲＤ０の順で切り換えて読み出しを行った場合、分布２のセルはワード線電圧ＶＲＤ２、ＶＲＤ１の読み出しではメモリセルがオン状態になることによりビット線およびノードＳＡ２１の電位は降下してしまうため、ベリファイ毎にプリチャージ（計２回）が必要となる。
そこで、本実施形態では、選択ワード線電圧をＶＲＤ１→ＶＲＤ２→ＶＲＤ０の順で切り換えることにより読み出しが行われる。
これにより、各ベリファイＳｔｅｐで確実に目的とするラッチデータの反転ができ、なおかつ、再プリチャージはワード線電圧ＶＲＤ２とワード線電圧ＶＲＤ０での読み出し間の１回となり読み出し時間が短縮される。
しかし、選択ワード線電圧をＶＲＤ２→ＶＲＤ１→ＶＲＤ０の順で切り換えて読み出しを行った場合、分布２のセルはワード線電圧ＶＲＤ２、ＶＲＤ１の読み出しではメモリセルがオン状態になることによりビット線およびノードＳＡ２１の電位は降下してしまうため、ベリファイ毎にプリチャージ（計２回）が必要となる。
そこで、本実施形態では、選択ワード線電圧をＶＲＤ１→ＶＲＤ２→ＶＲＤ０の順で切り換えることにより読み出しが行われる。
これにより、各ベリファイＳｔｅｐで確実に目的とするラッチデータの反転ができ、なおかつ、再プリチャージはワード線電圧ＶＲＤ２とワード線電圧ＶＲＤ０での読み出し間の１回となり読み出し時間が短縮される。
上述したように、ビット線／ノードＳＡ２１のプリチャージとラッチ回路Ｑ２２，Ｑ２１のリセットが終了した後、非選択ワード線がＰ５Ｖ、選択ワード線がＶＲＤ１に設定され、一定時間経過後、信号φＬＡＴ１およびφＬＡＴ０がハイレベルに設定され、ＮＭＯＳトランジスタＮＴ３６，ＮＴ３７が導通状態に保持されて読み出しが行われる。
このとき、メモリセルが分布３、分布２であればセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持され、ＮＭＯＳトランジスタＮＴ３４が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
一方、メモリセルが分布１、分布０であればセル電流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）’に下がるため、信号φＬＡＴ１およびφＬＡＴ０がハイレベルに設定され、ＮＭＯＳトランジスタＮＴ３６，ＮＴ３７が導通状態に保持されても、ＮＭＯＳトランジスタＮＴ３４が非導通状態に保持されるため、ラッチ回路Ｑ２２のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ１で読出を行ったときのラッチデータは、次のようになる。
分布３、２：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
このとき、メモリセルが分布３、分布２であればセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持され、ＮＭＯＳトランジスタＮＴ３４が導通状態に保持される。
その結果、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが接地レベルに引き込まれ、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルからハイレベルに切り換わる。
一方、メモリセルが分布１、分布０であればセル電流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）’に下がるため、信号φＬＡＴ１およびφＬＡＴ０がハイレベルに設定され、ＮＭＯＳトランジスタＮＴ３６，ＮＴ３７が導通状態に保持されても、ＮＭＯＳトランジスタＮＴ３４が非導通状態に保持されるため、ラッチ回路Ｑ２２のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ１で読出を行ったときのラッチデータは、次のようになる。
分布３、２：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
次に、ビット線およびノードＳＡ２１をプリチャージしないまま、選択ワード線電圧がＶＲＤ２に上げられて、一定時間経過後、信号φＬＡＴ３がハイレベルに設定され、ＮＭＯＳトランジスタＮＴ３０が導通状態に保持されて読み出しが行われる。
なおこの段階で分布３、２のビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに保持されている。一方、分布１、０ではビット線およびノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）程度になっているが、ビット線およびノードＳＡ２１を再プリチャージしても選択ワード線電圧ＶＲＤ２で読み出しを行えば、ノードＳＡ２１は再びＶｔｈＤＥＰ（０Ｖ）程度に落ちてしまう。このため、再プリチャージせずに選択ワード線電圧ＶＲＤ２で読み出しを行っても読み出し結果には影響はない。
なおこの段階で分布３、２のビット線はＶｔｈＤＥＰ（０Ｖ）、ノードＳＡ２１は電源電圧ＶCCに保持されている。一方、分布１、０ではビット線およびノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）程度になっているが、ビット線およびノードＳＡ２１を再プリチャージしても選択ワード線電圧ＶＲＤ２で読み出しを行えば、ノードＳＡ２１は再びＶｔｈＤＥＰ（０Ｖ）程度に落ちてしまう。このため、再プリチャージせずに選択ワード線電圧ＶＲＤ２で読み出しを行っても読み出し結果には影響はない。
このとき、ノードＳＡ２１の電位は、分布１、０ではもともとＶｔｈＤＥＰ（０Ｖ）程度、分布２でもセル電流が流れることによりＶｔｈＤＥＰ（０Ｖ）程度になる。
一方、分布３ではセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持される。
ここで、信号φＬＡＴ３がハイレベルに設定されると、ＮＭＯＳトランジスタＮＴ２９，ＮＴ３０，ＮＴ２８の経路でラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂは接地レベルに引き込まれ、ラッチ回路Ｑ２１のラッチデータはローレベルからハイレベルに切り換わる。
一方、セルが分布２〜０であればノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）に下がるため、信号φＬＡＴ３がハイレベルに設定されても、ＮＭＯＳトランジスタＮＴ２８は非導通状態に保持されることから、ラッチ回路Ｑ２１のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ２で読出を行ったときのラッチデータは、次のようになる。
分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝
分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
一方、分布３ではセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持される。
ここで、信号φＬＡＴ３がハイレベルに設定されると、ＮＭＯＳトランジスタＮＴ２９，ＮＴ３０，ＮＴ２８の経路でラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂは接地レベルに引き込まれ、ラッチ回路Ｑ２１のラッチデータはローレベルからハイレベルに切り換わる。
一方、セルが分布２〜０であればノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）に下がるため、信号φＬＡＴ３がハイレベルに設定されても、ＮＭＯＳトランジスタＮＴ２８は非導通状態に保持されることから、ラッチ回路Ｑ２１のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ２で読出を行ったときのラッチデータは、次のようになる。
分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝
分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１、０：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
最後に、選択ワード線電圧がＶＲＤ０に設定されると同時に、信号Ｖｒｅｆが０Ｖに設定され、ビット線およびノードＳＡ２１が再プリチャージされる。
そして、一定時間経過後、信号φＬＡＴ３がハイレベルに設定されて読み出しが行われる。
このとき、分布３〜１ではセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持される。
一方、分布０の場合のみセル電流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）程度に落ちる。ここで、信号φＬＡＴ２がハイレベルに設定されたとき、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂがハイレベル、すなわち分布１、０で、ノードＳＡ２１がハイレベル（分布１）のとき、ＮＭＯＳトランジスタＮＴ３１，ＮＴ３２，ＮＴ２８が導通状態に保持され、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれて、ラッチ回路Ｑ２１のラッチデータがローレベルからハイレベルに切り換わる。
その他の場合には、ＮＭＯＳトランジスタＮＴ３１またはＮＴ２８が非導通状態に保持され、ラッチ回路Ｑ２１のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ１で読出を行ったときのラッチデータは、次のようになる。
分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝
分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｈ｝
分布０ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
そして、一定時間経過後、信号φＬＡＴ３がハイレベルに設定されて読み出しが行われる。
このとき、分布３〜１ではセル電流が流れないことによりノードＳＡ２１は電源電圧ＶCC程度に保持される。
一方、分布０の場合のみセル電流が流れてノードＳＡ２１はＶｔｈＤＥＰ（０Ｖ）程度に落ちる。ここで、信号φＬＡＴ２がハイレベルに設定されたとき、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂがハイレベル、すなわち分布１、０で、ノードＳＡ２１がハイレベル（分布１）のとき、ＮＭＯＳトランジスタＮＴ３１，ＮＴ３２，ＮＴ２８が導通状態に保持され、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベルに引き込まれて、ラッチ回路Ｑ２１のラッチデータがローレベルからハイレベルに切り換わる。
その他の場合には、ＮＭＯＳトランジスタＮＴ３１またはＮＴ２８が非導通状態に保持され、ラッチ回路Ｑ２１のラッチデータは変化しない。
すなわち、選択ワード線電圧ＶＲＤ１で読出を行ったときのラッチデータは、次のようになる。
分布３ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｈ｝
分布２ ：｛Ｑ２２, Ｑ２１｝＝｛Ｈ, Ｌ｝
分布１ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｈ｝
分布０ ：｛Ｑ２２, Ｑ２１｝＝｛Ｌ, Ｌ｝
以上により読み出し動作が終了する。
以上説明したように、本第１の実施形態によれば、書き込み前に全ビット線電圧を電源電圧ＶCCに充電した後、ゲート電極がラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，Ｎ２２ｂに接続されたＮＭＯＳトランジスタＮＴ２５，ＮＴ２６を介してビット線を放電させることにより、高速にビット線充電を行い、書き込み禁止電圧に接続されるビット線電圧を電源電圧ＶCCとすることにより、ドレイン側の選択ゲートのしきい値電圧Ｖｔｈを下げるとともに、セルフ−ブーストに対して余裕を持たせ、なおかつ並列的に書き込みを行うことにより、これによりデータ書き込み前のビット線充電時間が短縮され、結果的に全体の書き込み時間を短縮でき、また、ベリファイ読み出しおよび通常読み出しを高速に行うことができる利点がある。
第２実施形態
図６は、本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す回路図である。
本第２の実施形態が第１の実施形態に係る図１に示す回路と異なる点は、ＮＭＯＳトランジスタＮＴ２３とＮＴ２５との間にＮＭＯＳトランジスタＮＴ４４が接続され、ＮＭＯＳトランジスタＮＴ４４のゲート電極がラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続され、さらにＮＭＯＳトランジスタＮＴ２５のソースを接地ラインではなく、正のある電圧ＶＢ（０＜ＶＢ＜Ｖｃｃ- ＶｔｈＤＳＧ（Ｂ））の電圧源に接続されていることにある。
本第２の実施形態では、書き込み時のビット線電圧がこの部分で制御される。 その他の構成は図１の回路と同様である。
図６は、本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す回路図である。
本第２の実施形態が第１の実施形態に係る図１に示す回路と異なる点は、ＮＭＯＳトランジスタＮＴ２３とＮＴ２５との間にＮＭＯＳトランジスタＮＴ４４が接続され、ＮＭＯＳトランジスタＮＴ４４のゲート電極がラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続され、さらにＮＭＯＳトランジスタＮＴ２５のソースを接地ラインではなく、正のある電圧ＶＢ（０＜ＶＢ＜Ｖｃｃ- ＶｔｈＤＳＧ（Ｂ））の電圧源に接続されていることにある。
本第２の実施形態では、書き込み時のビット線電圧がこの部分で制御される。 その他の構成は図１の回路と同様である。
このような構成において、ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｈ｝で書き込みデータが“１１”の場合、ラッチ回路Ｑ２１，Ｑ２２の第２の記憶ノードＮ２１ｂ，Ｎ２２ｂがともにローレベルであることから、ＮＭＯＳトランジスタＮＴ２５，ＮＴ２６がともに非導通状態に保持され、ビット線電圧は電源電圧ＶCCに保持される。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｌ｝で書き込みデータが“１０”の場合、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂがローレベルで，ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａおよびラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂがハイレベルであることから、ＮＭＯＳトランジスタＮＴ２６が非導通状態に保持され、ＮＭＯＳトランジスタＮＴ４４，ＮＴ２５が導通状態に保持され、ビット線電圧はＶＢとなる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｌ、Ｈ｝、｛Ｌ、Ｌ｝で書き込みデータが“０１”、“００”の場合、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレベルで，ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがハイレベルであることから、ＮＭＯＳトランジスタＮＴ４４が非導通状態に保持され、ＮＭＯＳトランジスタＮＴ２６が導通状態に保持され、ビット線電圧は接地レベルとなる。
そして、ビット線を上記電圧に設定した後でワード線を立ち上げると、チャネル電圧は、次のようになる。
すなわち、ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｈ｝で書き込みデータが“１１”の場合、セルフ−ブーストによりチャネルは書き込み禁止電圧（８Ｖ程度）にブーストされる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｌ｝で書き込みデータが“１０”の場合、チャネル電圧はＶＢとなる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｌ、Ｈ｝、｛Ｌ、Ｌ｝で書き込みデータが“０１”、“００”の場合、チャネル電圧は接地レベルとなる。
すなわち、ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｈ｝で書き込みデータが“１１”の場合、セルフ−ブーストによりチャネルは書き込み禁止電圧（８Ｖ程度）にブーストされる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｈ、Ｌ｝で書き込みデータが“１０”の場合、チャネル電圧はＶＢとなる。
ラッチ回路Ｑ２２，Ｑ２１のラッチデータが｛Ｑ２２、Ｑ２１｝＝｛Ｌ、Ｈ｝、｛Ｌ、Ｌ｝で書き込みデータが“０１”、“００”の場合、チャネル電圧は接地レベルとなる。
このとき、書き込み開始時のワード線電圧をＶＰＧＭ＋ＶＢとした場合、書き込みデータが“１０”のセルのゲート−チャネル間にかかる電圧はＶＰＧＭで従来と変わらない。
一方、書き込みデータが“０１”または“００”のセルのゲート−チャネル間にかかる電圧はＶＰＧＭ＋ＶＢとなり、従来より高い電界がフローティングゲート−チャネル間にかかる。
しかし、書き込みデータ“０１”または“００”の場合、書き込みレベルが高いため、書き込みの速いメモリセルでも最初の書き込みでいきなり判定レベルを越えるような状況は考えにくい。
さらに、ＩＳＰＰのステップ幅をΔＶとすると、第１の実施形態に比べて書き込みデータ“０１”、“００”の書き込みは図７でＶＢ／ΔＶ発だけ先のＩＳＰＰ書き込みパルスから書き込みを開始することと等価になり、一方、全体の書き込み時間を規定しているのは書き込みデータ“００”のセルであるため、全体の書き込み時間は第１の実施形態に比べてさらに短縮される（図７参照）。
一方、書き込みデータが“０１”または“００”のセルのゲート−チャネル間にかかる電圧はＶＰＧＭ＋ＶＢとなり、従来より高い電界がフローティングゲート−チャネル間にかかる。
しかし、書き込みデータ“０１”または“００”の場合、書き込みレベルが高いため、書き込みの速いメモリセルでも最初の書き込みでいきなり判定レベルを越えるような状況は考えにくい。
さらに、ＩＳＰＰのステップ幅をΔＶとすると、第１の実施形態に比べて書き込みデータ“０１”、“００”の書き込みは図７でＶＢ／ΔＶ発だけ先のＩＳＰＰ書き込みパルスから書き込みを開始することと等価になり、一方、全体の書き込み時間を規定しているのは書き込みデータ“００”のセルであるため、全体の書き込み時間は第１の実施形態に比べてさらに短縮される（図７参照）。
１０…不揮発性半導体記憶装置、１１…メモリアレイ、Ａ０，Ａ１…メモリストリング、ＷＬ０〜ＷＬ１５…ワード線、ＢＬ０，ＢＬ１…ビット線、１２…書込／読出制御回路、２０…安定回路、ＮＴ２１〜ＮＴ４４…ＮＭＯＳトランジスタ、ＰＴ２１，ＰＴ２２…ＰＭＯＳトランジスタ、ＩＮＶ２１…インバータ、Ｑ２１，Ｑ２２…ラッチ回路。
Claims (8)
- ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、
書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、
書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、
上記書込制御回路は、
ビット線毎に対応して１ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有し、さらに、
上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、
上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、
上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、
を行う回路と、を有する
不揮発性半導体記憶装置。 - 上記複数のラッチ回路の第２の記憶ノードのレベルが同一の上記第２のレベルになったか否かにより書き込み動作時にメモリセルに書き込みが終了した否か判定することにより、再書込みを行うか行わないかを判定する判定回路を有する
請求項１記載の不揮発性半導体記憶装置。 - 上記書き込み動作時に各書き込みビット毎に書き込み十分であるか否かの判定を、ワード線電圧を低いレベルから高いレベルに順次に上げて行うベリファイ読み出し回路
を有する請求項１または２記載の不揮発性半導体記憶装置。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、
書き込み前に全ビット線を所定の電圧にプリチャージするプリチャージ手段と、
書き込みデータがラッチされるラッチ回路を有し、アドレスに応じて選択されたビット線をラッチデータに応じて放電させ、書き込みを並列に行う書込制御回路と、を有し、
上記書込制御回路は、
ビット線毎に対応して１ビット分の上記ラッチ回路が複数設けられ、上記各ラッチ回路はラッチデータレベルを保持する第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有し、さらに、
上記複数のラッチ回路のうち一のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位とを接続しビット線を放電させるスイッチ手段と、
上記複数のラッチ回路のうち他のラッチ回路に対応して設けられ、書き込みデータに応じた上記各ラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのとき上記選択ビット線と接地電位より高い電位とを接続し、上記選択ビット線を当該高い電位とするスイッチ手段と、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、
上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、
を行う回路と、を有する
不揮発性半導体記憶装置。 - 上記複数のラッチ回路の第２の記憶ノードのレベルが同一の上記第２のレベルになったか否かにより書き込み動作時にメモリセルに書き込みが終了した否か判定することにより、再書込みを行うか行わないかを判定する判定回路を有する
請求項４記載の不揮発性半導体記憶装置。 - 上記書き込み動作時に各書き込みビット毎に書き込み十分であるか否かの判定を、ワード線電圧を低いレベルから高いレベルに順次に上げて行うベリファイ読み出し回路
を有する請求項４または５記載の不揮発性半導体記憶装置。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み前に全ビット線を所定の電圧にプリチャージする第１ステップと、
書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有する１ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第２ステップと、を含み、
上記第２ステップにおいては、
書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、
書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、
上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、
を行い、
上記複数のラッチ回路の第２の記憶ノードのレベルが上記第１のレベルまたは上記第２のレベルになったか否かにより再書込みを行うか行わないかを判定する
不揮発性半導体記憶装置のデータ書き込み方法。 - ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線および接地線に接続されたメモリストリングがマトリクス状に配置され、同一行のメモリセルの制御ゲートが共通のワード線に接続され、セルフ−ブーストを用いて３値以上の多ビットデータをページ単位でメモリセルに書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み前に全ビット線を所定の電圧にプリチャージする第１ステップと、
書き込み時に、アドレスに応じて選択されたビット線を、ビット線毎に対応した第１の記憶ノードとその反転レベルを保持する第２の記憶ノードとを有する１ビット分の複数のラッチ回路のラッチデータに応じて放電させ、書き込みを並列に行う第２ステップと、を含み、
上記第２ステップにおいては、
書き込みデータに応じた上記複数のラッチ回路のうち一のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位とを接続してビット線を放電させ、
書き込みデータに応じた上記複数のラッチ回路のうち他のラッチ回路の第２の記憶ノードのレベルが所定の第１のレベルのときスイッチ手段により上記選択ビット線と接地電位より高い電位とを接続し、
ベリファイ読み出し時に、
ベリファイを行うしきい値レベルに応じて供給される第１の信号と、書き込み対象となったメモリセルが目標とするしきい値を上回った否かを示す第２の信号と、他のラッチ回路の上記第１の記憶ノードのレベルとに応じて、上記各ラッチ回路の第２の記憶ノードのレベルを、上記各スイッチ手段を導通させる上記第１のレベルか非導通とする第２のレベルのいずれかに決定する処理と、
上記第１の信号と、上記第２の信号とに応じて上記複数のラッチ回路のうちの一のラッチ回路の第２の記憶ノードを上記第１のレベルか上記第２のレベルのいずれかに決定し、当該決定された上記第２の記憶ノードのレベルに応じて決定される当該一のラッチ回路の第１の記憶ノードのレベルと、上記第１の信号と、上記第２の信号とに応じて、上記複数のラッチ回路のうちの他のラッチ回路の第２の記憶ノードのレベルを上記第１のレベルか上記第２のレベルのいずれかに決定する処理と、
を行い、
上記複数のラッチ回路の第２の記憶ノードのレベルが上記第１のレベルまたは上記第２のレベルになったか否かにより再書込みを行うか行わないかを判定する
不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007204669A JP4513839B2 (ja) | 1997-12-26 | 2007-08-06 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146797 | 1997-12-26 | ||
| JP2007204669A JP4513839B2 (ja) | 1997-12-26 | 2007-08-06 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14770998A Division JP4029469B2 (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007287330A JP2007287330A (ja) | 2007-11-01 |
| JP4513839B2 true JP4513839B2 (ja) | 2010-07-28 |
Family
ID=38758941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007204669A Expired - Fee Related JP4513839B2 (ja) | 1997-12-26 | 2007-08-06 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4513839B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3913800B2 (ja) * | 1996-03-18 | 2007-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3486079B2 (ja) * | 1997-09-18 | 2004-01-13 | 株式会社東芝 | 半導体記憶装置 |
-
2007
- 2007-08-06 JP JP2007204669A patent/JP4513839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007287330A (ja) | 2007-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6058042A (en) | Semiconductor nonvolatile memory device and method of data programming the same | |
| US6266270B1 (en) | Non-volatile semiconductor memory and programming method of the same | |
| US7161837B2 (en) | Row decoder circuit of NAND flash memory and method of supplying an operating voltage using the same | |
| KR100255957B1 (ko) | 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치 | |
| US5627782A (en) | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller | |
| JP4154771B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| US7636261B2 (en) | Semiconductor memory device capable of high-speed cache read operation | |
| JP2008165958A (ja) | セルフブースティングを用いるｎａｎｄフラッシュメモリ素子の読み出し方法 | |
| JP2011065693A (ja) | 不揮発性半導体記憶装置 | |
| KR20010029857A (ko) | 비휘발성 반도체 메모리 장치 | |
| JPH10320987A (ja) | 多値不揮発性半導体記憶装置 | |
| JP2014186763A (ja) | 不揮発性半導体記憶装置 | |
| JP2009043390A (ja) | 不揮発性メモリ装置のソフトプログラム方法 | |
| JP3662725B2 (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
| KR20130123074A (ko) | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법 | |
| US7403431B2 (en) | Method of reading a flash memory device | |
| JP3404712B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US7952935B2 (en) | Nonvolatile memory device and program or verification method using the same | |
| JP3576763B2 (ja) | 半導体記憶装置 | |
| JP2000163977A (ja) | 不揮発性半導体記憶装置及びそのデータ書き込み方法 | |
| CN109801651B (zh) | 半导体存储装置以及读出方法 | |
| JP4029469B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| JP2000149577A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 | |
| JPH11242891A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100503 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |