KR20080030489A - 반도체 장치 - Google Patents

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KR20080030489A
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슈이찌 기꾸찌
시게아끼 오까와
기요후미 나까야
슈지 다나까
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산요덴키가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
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Abstract

쇼트키 배리어 다이오드의 역오프 리크 전류가 너무 커지게 된다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는，N형의 에피택셜층(3)에 형성되는 P형의 제1 애노드 확산층(5)과, 상기 제1 애노드 확산층(5)을 둘러싸도록 형성되며, 그 제1 애노드 확산층(5)보다도 불순물 농도가 낮은 제2 애노드 확산층(9A)과, 상기 에피택셜층(3)에 형성되는 N형의 캐소드 확산층(7A, 8A)과, 상기 제1 및 제2 애노드 확산층(5, 9A) 상에 형성된 쇼트키 배리어용 금속층(14)을 갖는 것을 특징으로 한다.
Figure P1020070096765
쇼트키 배리어 다이오드, 에피택셜층, 애노드 확산층, 캐소드 확산층, 불순물 농도, 애노드 전위, PN 다이오드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 과전압으로부터 회로 소자를 보호하는 반도체 장치에 관한 것이다.
종래의 반도체 장치에서는，N형의 반도체 기판 상에 N형의 에피택셜층이 형성되어 있다. 에피택셜층에 형성된 N형의 확산층에는, P형의 확산층이 중첩되어 형성되어 있다. 그리고, P형의 확산층 상에는 애노드 전극이 형성되고, 기판 이면에는 캐소드 전극이 형성되며, 양 확산층의 PN 접합을 이용하여 제너다이오드가 구성되어 있다. P형의 확산층의 주변에는 P형의 가드 영역이 형성되고, 또한, 그 외측에 다른 1개의 가드 영역이 형성되어 있다. 양 가드 영역으로 둘러싸여진 에피택셜층에 접촉하도록, 쇼트키 배리어용 금속층이 형성되어 있다. 그리고, 쇼트키 배리어용 금속층의 실리사이드와 에피택셜층으로 쇼트키 배리어 다이오드가 구성되어 있다. 종래의 반도체 장치에서는, 제너다이오드와 쇼트키 배리어 다이오드를 병렬 접속하여, 소자 자체의 순방향 전압(Vf)의 저감을 실현하고 있다(예를 들면, 특허 문헌1 참조).
종래의 반도체 장치에서는，N형의 반도체 영역의 표면에 고불순물 농도의 P 형의 확산층과, 그 확산층 사이에 저불순물 농도의 P형의 확산층이 형성되어 있다. N형의 반도체 영역의 표면에 형성된 전극은, 고불순물 농도의 P형의 확산층과 오믹 접촉하고, 저불순물 농도의 P형의 확산층과의 사이에 쇼트키 배리어를 형성하고 있다. 고불순물 농도의 P형의 확산층의 형성 영역에서는，PN 접합을 이용한 제너다이오드가 형성되어 있다. 한편, 저불순물 농도의 P형의 확산층의 형성 영역에서는, 제너다이오드와 쇼트키 배리어로 이루어지는 다이오드가 형성되어 있다. 이 구조에 의해, P형의 확산층으로부터 N형의 반도체 영역에 주입되는 자유 캐리어(정공)를 적게 하여, PN 접합 영역 근방에 축적되는 자유 캐리어(정공)를 저감한다. 그리고, 역회복 전류 밀도를 작게 하고 있다(예를 들면, 특허 문헌2 참조).
종래의 플래너형 반도체 장치에서는，N형의 반도체 영역에 형성된 P형의 반도체 영역 상면에는, 애노드 전극이 형성되어 있다. N형의 반도체 영역 상면에는, 애노드 전극과 접속한 도전성 필드 플레이트가 형성되어 있다. 또한，N형의 반도체 영역 상면에 형성된 등전위 링 전극과 도전성 필드 플레이트는, 저항성 필드 플레이트에 의해 접속되어 있다. 그리고, 도전성 필드 플레이트와 저항성 필드 플레이트의 경계 하부에 위치하는 절연막의 막 두께를 두껍게 하고, 등전위 링 전극측의 저항성 필드 플레이트의 하부에 위치하는 절연막의 막 두께를 얇게 하고 있다. 이 구조에 의해, 저항성 필드 플레이트의 효과를 강하게 하고, 도전성 필드 플레이트와 저항성 필드 플레이트의 경계 하부에서의 공핍층의 곡률을 작게 한다. 그리고, 전계가 집중되기 쉬운 영역에서의 내압 향상을 실현하고 있다(예를 들면, 특허 문헌3 참조).
[특허 문헌1] 일본 특개평 8-107222호 공보(제2-4페이지, 도 1)
[특허 문헌2] 일본 특개평 9-121062호 공보(제5-6페이지, 도 2)
[특허 문헌3] 일본 특개평 8-130317호 공보(제3-6페이지, 도 2, 도 4)
전술한 바와 같이, 종래의 반도체 장치에서는，1소자 내에 제너다이오드와 쇼트키 배리어 다이오드를 병렬 접속하고 있다. 이 구조에 의해, 순방향 전압(Vf)은 쇼트키 배리어 다이오드의 특성이 이용되어, 저전압 구동을 실현할 수 있다. 그러나 쇼트키 배리어 다이오드에서는, 주전류는 에피택셜층을 유로로 한다. 그 때문에，에피택셜층에서의 기생 저항이 커서, ON 저항값을 저감할 수 없다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 제너다이오드에서, 에피택셜층 상면에 형성된 애노드 전극의 단부 하방에 P형의 가드 영역을 형성하고 있다. 마찬가지로, 쇼트키 배리어 다이오드에서는, 쇼트키 배리어용 금속층의 단부 하방에 P형의 가드 영역을 형성하고 있다. 이 구조에 의해, 전계가 집중되기 쉬운 영역을 P형의 가드 영역으로 보호하고 있다. 그러나, P형의 가드 영역이 최외주에 배치되는 구조에서는, 역바이어스가 인가되었을 때에, 애노드 전극의 단부나 쇼트키 배리어용 금속층의 단부 근방에서, 공핍층의 곡률이 변화되기 쉽다. 특히, 공핍층의 종단 영역 근방에 상기 단부가 배치된 경우에는, 공핍층의 곡률 변화가 커진다. 그 결과, 공핍층의 곡률 변화된 영역에 전계 집중이 일어나기 쉬워, 원하는 내압 특성을 실현하 기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 제너다이오드의 동작 시에, N형의 에피택셜층 영역에 소수 캐리어인 자유 캐리어(정공)가 과도하게 축적된다. 그리고, 제너다이오드의 턴 오프 시에는, 이 축적된 자유 캐리어(정공)를 P형의 확산층으로부터 배제할 필요가 있다. 이 때, P형의 확산층 근방의 자유 캐리어(정공) 농도가 높아, 역회복 전류의 시간 변화율(di/dt)의 절대값이 커지게 된다. 그리고, 역회복 전류의 시간 변화율(di/dt)에 기인하여, 보호 다이오드가 파괴된다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 제너다이오드와 쇼트키 배리어 다이오드를 병렬 접속하여, 저전압 구동을 실현하고 있다. 그러나, 상기 다이오드가 고주파 회로를 구성하는 회로 소자의 보호 다이오드로서 이용된 경우, 제너다이오드에서의 기생 용량이 커서, 고주파 특성이 악화된다고 하는 문제가 있다.
또한，쇼트키 배리어 다이오드의 낮은 순방향 전압(Vf) 특성을 이용하여, 과전압이 회로 소자에 인가되었을 때에, 회로 소자보다도 먼저 보호 다이오드가 동작하여, 회로 소자의 파괴를 방지하고자 한 경우에, 예를 들면, 에피택셜층의 표면에 형성된 쇼트키 배리어 금속층의 구성 등의 영향에 의해, 쇼트키 배리어 다이오드의 순방향 전압(Vf) 특성이 너무 낮아지게 되어, 역오프 리크 전류가 커지게 된다고 하는 문제가 있었다.
전술한 각 사정을 감안하여 이루어진 것으로서, 본 발명의 반도체 장치에서 는, 일 도전형의 반도체층에 형성되는 역도전형의 제1 애노드 확산층과, 상기 제1 애노드 확산층을 둘러싸도록 형성되며, 그 제1 애노드 확산층보다도 불순물 농도가 낮은 제2 애노드 확산층과, 상기 반도체층에 형성되는 일 도전형의 캐소드 확산층과, 상기 제1 및 제2 애노드 확산층 상에 형성되는 쇼트키 배리어용 금속층을 갖는 것을 특징으로 하는 것이다.
또한, 상기 캐소드 확산층은 불순물 농도가 서로 다른 2개의 일 도전형의 확산층으로 이루어지고, 캐소드 전극이 접속되어 있는 것을 특징으로 하는 것이다.
또한, 상기 제1 애노드 확산층은, 상기 제2 애노드 확산층보다도 심부까지 확산되어 있는 것을 특징으로 하는 것이다.
또한, 애노드 전위가 인가되는 배선층과 상기 캐소드 확산층이 교차하는 영역으로서, 상기 반도체층 상에 상기 캐소드 확산층과 동전위로 되는 전계 차단막이 배치되어 있는 것을 특징으로 하는 것이다.
본 발명에서는，쇼트키 배리어 다이오드의 낮은 순방향 전압(Vf) 특성을 이용함으로써, 과전압이 회로 소자에 인가되었을 때에, 회로 소자보다도 먼저 보호 다이오드가 동작하여, 회로 소자의 파괴를 방지할 수 있다.
그리고, 일 도전형의 반도체층에 형성되는 역도전형의 제1 애노드 확산층을 둘러싸도록, 그 제1 애노드 확산층보다도 불순물 농도가 낮은 제2 애노드 확산층을 형성함으로써, 쇼트키 배리어 다이오드의 순방향 전압(Vf) 특성이 너무 낮아지지 않도록 하여, 역오프 리크 전류가 너무 커지게 되는 것을 억지한다.
또한, 캐소드 확산층을 불순물 농도가 서로 다른 2개의 일 도전형의 확산층으로 이루어지도록 구성함으로써, 고내압화가 도모된다.
이하에, 본 발명의 일 실시 형태인 반도체 장치에 대해서, 도 1∼도 7을 참조하여, 상세하게 설명한다. 도 1의 (A) 및 (B)는, 본 실시 형태인 보호 다이오드를 설명하기 위한 단면도이다. 도 2의 (A) 및 (B)는, 본 실시 형태인 PN 다이오드를 설명하기 위한 단면도이다. 도 3은, 본 실시 형태인 보호 다이오드와 PN 다이오드의 순방향 전압(Vf)을 설명하는 도면이다. 도 4는, 본 실시 형태인 보호 다이오드를 내장한 회로를 설명하는 도면이다. 도 5는, 본 실시 형태인 보호 다이오드와 PN 다이오드의 기생 용량값을 설명하는 도면이다. 도 6의 (A)는, 본 실시 형태인 보호 다이오드에 관하여, 역바이어스 상태의 전위 분포를 설명하는 도면이다. 도 6의 (B)는, 본 실시 형태인 보호 다이오드에서의 충돌 전리 발생 영역A를 설명하는 도면이다. 도 7은, 본 실시 형태인 보호 다이오드와 PN 다이오드의 자유 캐리어(정공)의 농도 프로파일을 설명하는 도면이다. 도 8은, 본 실시 형태인 보호 다이오드를 설명하기 위한 단면도이다.
도 1의 (A)에 도시한 바와 같이, PN 다이오드와 쇼트키 배리어 다이오드를 병렬로 배치시킨 보호 다이오드(1)는, 주로, P형의 단결정 실리콘 기판(2)과, N형의 에피택셜층(3)과, N형의 매립 확산층(4)과, 애노드 영역으로서 이용되는 P형의 확산층(5, 6)과, 캐소드 영역으로서 이용되는 N형의 확산층(7, 8)과, P형의 확산층(9, 10, 11, 12, 13)과, 애노드 전극으로서 이용되는 쇼트키 배리어용 금속 층(14)과, 캐소드 전극으로서 이용되는 금속층(15)과, 절연층(16, 17)과, 애노드 전극과 접속하는 금속층(18)으로 구성되어 있다.
N형의 에피택셜층(3)이, P형의 단결정 실리콘 기판(2) 상면에 퇴적되어 있다. 또한, 본 실시 형태에서의 에피택셜층(3)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시 형태에서는, 기판(2) 상에 1층의 에피택셜층(3)이 형성되어 있는 경우를 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 본 발명의 「반도체층」으로서는, 기판만의 경우이어도 되고, 기판으로서는, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
N형의 매립 확산층(4)이, 기판(2) 및 에피택셜층(3)의 양 영역에 형성되어 있다. 도시한 바와 같이, N형의 매립 확산층(4)은, 분리 영역(19)에 의해 구획된, 보호 다이오드(1)의 형성 영역에 걸쳐 형성되어 있다.
P형의 확산층(5, 6)이, 에피택셜층(3)에 형성되어 있다. P형의 확산층(5)은, 예를 들면 그 표면의 불순물 농도가 1.0×1016∼1.0×1017(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(6)은, 예를 들면 그 표면의 불순물 농도가 1.0×1019∼1.0×1020(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고 P형의 확산층(5)은, N형의 에피택셜층(3)과 PN 접합 영역을 형성하고 P형의 확산층(5, 6)은 PN 다이오드 애노드 영역으로서 이용된다. 또한, 본 실시 형태에서의 P형의 확산층(5, 6)이 본 발명의 「역도전형의 제1 애노드 확산층」에 대응한다. 그러나, 본 발명의 「역도전형의 제1 애노드 확산층」으로서는, P형의 확산층(5), 혹은, P형의 확산층(6)만의 경우이어도 된다. 또한，P형의 확산층(5, 6)에, 예를 들면, 그 표면의 불순물 농도가 1.0×1017∼1.0×1018(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 P형의 확산층을 형성하고，3중 확산 구조로 하는 경우이어도 된다. N형의 확산층(7, 8)이, P형의 확산층(5)의 주위를 둘러싸도록 일환(一環) 형상으로, 에피택셜층(3)에 형성되어 있다. N형의 확산층(7, 8)과 N형의 에피택셜층(3)은, PN 다이오드 및 쇼트키 배리어 다이오드의 캐소드 영역으로서 이용된다. 그리고, N형의 확산층(7)은 넓은 확산 영역으로 함으로써, 기생 저항값을 저감한다. 한편，N형의 확산층(8)은 좁은 확산 영역이지만, 고불순물 농도로 함으로써 저저항화를 도모한다. 또한, 본 실시 형태에서의 N형의 확산층(7, 8)이 본 발명의 「일 도전형의 캐소드 확산층」에 대응한다. 그러나, 본 발명의 「일 도전형의 캐소드 확산층」으로서는, N형의 확산층(7), 혹은, N형의 확산층(8)만의 경우이어도 된다. 또한，3중 확산 구조 등의 다중 확산 구조의 경우이어도 된다.
P형의 확산층(9)이, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로, 에피택셜층(3)에 형성되어 있다. P형의 확산층(9)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1015∼1.0×1016(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(9)은 애노드 전극으로 되는 쇼트키 배리어용 금속층(14)의 단부(20) 하방에 형성되어 있다. 그리고, 쇼트키 배 리어용 금속층(14)의 단부(20)에서의 전계 집중을 완화하여, 보호 다이오드(1)의 내압 특성을 향상시킨다. 또한, 본 실시 형태에서의 P형의 확산층(9)이 본 발명의 「역도전형의 제2 애노드 확산층」에 대응한다. 그러나, 본 발명의 「역도전형의 제2 애노드 확산층」으로서는, 2중 확산 구조나 3중 확산 구조 등의 다중 확산 구조의 경우이어도 된다.
P형의 확산층(10, 11)은, 그 형성 영역을 중첩시켜, P형의 확산층(9)보다 N형의 확산층(7)측에 형성되어 있다. 또한，P형의 확산층(10, 11)은, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로 형성되어 있다. P형의 확산층(10)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1015∼1.0×1016(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(11)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1017∼1.0×1018(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(10, 11)은 플로팅 확산층으로서 형성되어 있다. 또한, 상세는 후술하지만, P형의 확산층(10)에는, P형의 확산층(10)보다도 고불순물 농도의 P형의 확산층(11)이 중첩되어 형성되어 있다. 이 구조에 의해, 보호 다이오드(1)에 역바이어스가 인가되었을 때, P형의 확산층(10, 11)이 중첩되는 영역은, 공핍층에 의해 채워지는 것을 방지할 수 있다. 그 결과, P형의 확산층(10, 11)이 중첩되는 영역은, 금속층(18) 또는 쇼트키 배리어용 금속층(14)과의 용량 결합 상태를 유지할 수 있다. 또한, 본 실시 형태에서의 P형의 확산층(10, 11)은, 적어도 P형의 확산층의 일부의 영역이 완 전하게는 공핍화되지 않는 확산 구조이면 되고, 확산 구조는 임의의 설계 변경이 가능하다.
P형의 확산층(12, 13)이, N형의 확산층(7)에, 그 형성 영역을 중첩시키도록 형성되어 있다. 또한，P형의 확산층(12, 13)은, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로 형성되어 있다. P형의 확산층(12)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1016∼1.0×1017(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(13)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1019∼1.0×1020(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, N형의 확산층(8)과 P형의 확산층(13)에는, 캐소드 전극으로서 이용되는 금속층(15)이 컨택트하고 있다. 이 구조에 의해, P형의 확산층(12, 13)은, N형의 확산층(7, 8)과 동전위로 된다.
쇼트키 배리어용 금속층(14)이, 에피택셜층(3) 상면에 형성되어 있다. 쇼트키 배리어용 금속층(14)은, 예를 들면, 배리어 메탈로서의 티탄(Ti)층 및 티탄 나이트라이드(TiN)층 상에 알루미늄 합금(예를 들면, Al-Si층, Al-Cu층 또는 Al-Si-Cu층)을 퇴적한다. 굵은 선으로 나타내는 바와 같이, P형의 확산층(5)과 P형의 확산층(9) 사이에 위치하는 에피택셜층(3) 표면에는, 티탄 실리사이드(TiSi2)층의 실리사이드층(21)이 형성되어 있다. 그리고, 쇼트키 배리어용 금속층(14)의 실리사이드층(21)과 에피택셜층(3)으로 쇼트키 배리어 다이오드가 구성된다. 또한, 티탄(Ti)층 대신에, 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 니켈(Ni), 백 금(Pt) 등의 금속을 이용해도 된다. 이 경우에는, 실리사이드층(20)으로서, 텅스텐 실리사이드(WSi2)층, 몰리브덴 실리사이드(MoSi2)층, 코발트 실리사이드(CoSi2)층, 니켈 실리사이드(NiSi2)층, 플래티넘 실리사이드(PtSi2)층 등이 형성된다.
금속층(15)이, 에피택셜층(3) 상면에 형성되어 있다. 금속층(15)은, 예를 들면, 배리어 메탈층 상에 알루미늄 합금(예를 들면, Al-Si층, Al-Cu층 또는 Al-Si-Cu층)이 적층된 구조이다. 그리고, 금속층(15)은 캐소드 전극으로서 이용되어, N형의 확산층(8) 및 P형의 확산층(13)에 캐소드 전위를 인가하고 있다.
절연층(16, 17)이, 에피택셜층(3) 상방에 형성되어 있다. 절연층(16, 17)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, TEOS(Tetra-Ethyl-Orso-Silicate)막, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등이 선택적으로 적층되어 형성되어 있다. 절연층(16)에는 컨택트홀(22)이 형성되어 있다. 컨택트홀(22)은 쇼트키 배리어용 금속층(14)으로 매설되고, 쇼트키 배리어용 금속층(14)이 애노드 전극으로서 이용된다.
금속층(18)이, P형의 확산층(10, 11)의 형성 영역 상방을 덮도록, 절연층(17) 상면에 형성되어 있다. 금속층(18)은, 예를 들면, 배리어 메탈층 상에 알루미늄 합금(예를 들면，Al-Si층, Al-Cu층 또는 Al-Si-Cu층)이 적층된 구조이다. 금속층(18)은, 절연층(17)에 형성된 컨택트홀(23)을 매설하고, 쇼트키 배리어용 금속층(14)과 접속한다. 이 구조에 의해, 적어도 P형의 확산층(10, 11)이 중첩되는 영역의 일부는, 절연층(16, 17), 필드 산화막(24) 등을 개재하여 금속층(18)과 용 량 결합한다. 그리고, 적어도 P형의 확산층(10, 11)이 중첩되는 영역의 일부에는, 애노드 전위보다는 약간 고전위이지만, 원하는 전위가 인가된다. 적어도 P형의 확산층(10, 11)이 중첩되는 영역의 일부는, N형의 에피택셜층(3)과 역바이어스 상태를 이루어, 보호 다이오드(1)의 내압 특성을 향상시킨다.
또한, 본 실시 형태에서는, 도 1의 (B)에 도시한 바와 같이, 쇼트키 배리어용 금속층(14)이, 도 1의 (A)에 도시하는 금속층(18)과 같이, P형의 확산층(10, 11)의 형성 영역 상방을 덮도록 형성되어 있는 경우이어도 된다. 이 경우에는, 적어도 P형의 확산층(10, 11)이 중첩되는 영역의 일부는, 절연층(16), 필드 산화막(24) 등을 개재하여 쇼트키 배리어용 금속층(14)과 용량 결합한다. 그리고, 적어도 P형의 확산층(10, 11)이 중첩되는 영역의 일부에는, 예를 들면, 절연층(16, 17) 등의 막 두께를 조정함으로써, 애노드 전위와는 상이한 전위를 인가할 수 있어, 보호 다이오드(1)의 내압 특성을 조정할 수 있다.
도 2의 (A)에서는，PN 다이오드(31)를 도시하고 있다. 또한, PN 다이오드(31)에서는, 도 1에 도시하는 보호 다이오드(1)와, 거의 동등한 내압 특성을 갖는 구조이다. 이하에, 그 구조를 설명한다.
N형의 에피택셜층(33)이 P형의 단결정 실리콘 기판(32) 상면에 퇴적되어 있다. N형의 매립 확산층(34)이 기판(32)과 에피택셜층(33)의 양 영역에 형성되어 있다. P형의 확산층(35, 36, 37)이, 에피택셜층(33)에 형성되어 있다. P형의 확산층(35, 36)은, N형의 에피택셜층(33)과 PN 접합 영역을 형성하고，P형의 확산층(35, 36, 37)은 PN 다이오드 애노드 영역으로서 이용된다.
N형의 확산층(38, 39)이, 에피택셜층(33)에 형성되어 있다. N형의 확산층(38, 39)과 N형의 에피택셜층(33)은, PN 다이오드의 캐소드 영역으로서 이용된다. 그리고, P형의 확산층(40, 41)이, N형의 확산층(38)에 형성되어 있다.
절연층(42)이 에피택셜층(33) 상면에 형성되고, 절연층(42)에는 컨택트홀(43, 44)이 형성되어 있다. 금속층(45)이 컨택트홀(43)을 통해서 P형의 확산층(37)과 접속하고, 애노드 전극으로서 이용된다. 금속층(46)이 컨택트홀(44)을 통해서 N형의 확산층(39), P형의 확산층(41)과 접속하고, 캐소드 전극으로서 이용된다.
절연층(47)이 절연층(42) 상에 형성되고, 절연층(47)에는 컨택트홀(48)이 형성되어 있다. 금속층(49)이 컨택트홀(48)을 통해서 금속층(45)과 접속하고 있다. 또한, 금속층(49)이 P형의 확산층(36)의 형성 영역 상방을 덮도록 형성되어, 필드 플레이트 효과를 갖는다.
또한, 본 실시 형태에서는, 도 2의 (B)에 도시한 바와 같이, 금속층(45)이, 도 2의 (A)에 도시하는 금속층(49)과 같이, P형의 확산층(36)의 형성 영역 상방을 덮도록 형성되어 있는 경우이어도 된다.
다음으로, 도 3에서는, 보호 다이오드(1)의 순방향 전압(Vf)을 실선으로 나타내고, PN 다이오드(31)의 순방향 전압(Vf)을 점선으로 나타내고 있다.
도 1을 이용하여 전술한 바와 같이, 보호 다이오드(1)에는, PN 다이오드와 쇼트키 배리어 다이오드가 병렬로 배치되어 있다. 이 구조에 의해, 예를 들면，Vf가 0.8(V) 이하인 경우에는, 보호 다이오드(1)가 PN 다이오드(31)보다도 순방향 전 류(If)가 커서, 전류 능력이 우수한 것을 알 수 있다. 한편, 예를 들면, If가 1.0×10-8(A)인 경우에는, 보호 다이오드(1)가 PN 다이오드(31)보다도 저전위에서 구동되는 것을 알 수 있다. 즉, 이 소자 특성에 의해, 출력 단자에 접속하는 MOS 트랜지스터 등과 보호 다이오드(1)를 병렬 접속함으로써, 예를 들면, 브라운관 내의 방전 시나 모터 부하 등의 L 부하 턴 오프 시에 발생하는 과전압 등으로부터 MOS 트랜지스터 등을 보호할 수 있다.
구체적으로는, 도 4에, 전원 라인(Vcc)과 그라운드(GND) 사이에 N 채널형의 MOS 트랜지스터 X, Y가 직렬 접속하고, MOS 트랜지스터 X의 소스 전극과 MOS 트랜지스터 Y의 드레인 전극이 출력 단자에 접속하고 있는 회로를 도시한다.
여기서, 전원 라인(Vcc)과 출력 단자 사이에 보호 다이오드(1)를 접속하고 있지 않은 회로의 출력 단자에 과전압이 인가된 경우를 설명한다. 역바이어스가 인가되어 있는 상태의 MOS 트랜지스터 X의 소스-드레인간에는, 과전압에 의해 순방향 바이어스가 인가된다. 이 때, 소스-드레인간에는 허용값 이상의 전류가 흘러, PN 접합 영역이 파괴되어, MOS 트랜지스터 X가 파괴되게 된다.
그러나, 본 실시 형태에서는, 전원 라인(Vcc)과 출력 단자 사이에, 보호 다이오드(1)와 MOS 트랜지스터 X를 병렬로 접속하고 있다. 이 경우, 도 3을 이용하여 전술한 바와 같이, 출력 단자에 과전압이 인가되면, 보호 다이오드(1)가 먼저 동작하여, 과전압에 의해 발생하는 전류의 대부분을 보호 다이오드(1)에 의해 전원 라인(Vcc)으로 빠져 나가게 할 수 있다. 그 결과, 과전압에 의해 MOS 트랜지스터 X의 소스-드레인간을 흐르는 전류를 저감하여, PN 접합 영역의 파괴를 방지할 수 있다.
다음으로, 도 5에서는, 애노드 전극에 인가되는 전압과 기생 용량 C(fF)의 관계를 도시하고 있다. 그리고, 보호 다이오드(1)를 실선으로 나타내고, PN 다이오드(31)를 점선으로 나타내고 있다.
도 1을 이용하여 전술한 바와 같이, 보호 다이오드(1)에는, PN 다이오드와 쇼트키 배리어 다이오드가 병렬로 배치되어 있다. 그리고, 보호 다이오드(1)에서는，PN 다이오드(31)와 비교하면, 에피택셜층(3)에 형성되는 PN 접합 영역이 적다. 이 구조에 의해, 역바이어스가 인가되었을 때, 보호 다이오드(1)의 기생 용량은, PN 다이오드(31)의 기생 용량보다도 적어진다. 그리고, 보호 다이오드(1)는 기생 용량의 저감에 의해, 고주파 신호의 리크를 저감할 수 있다. 예를 들면, 도 4에 도시하는 회로가 고주파 회로의 출력부에 내장된 경우, PN 다이오드(31)보다도 보호 다이오드(1)쪽이, 고주파 특성의 악화를 저감할 수 있다.
다음으로, 도 6의 (A)에서는, 굵은 실선이 공핍층의 단부 영역을 나타내고, 점선이 등전위선을 나타내며, 일점쇄선이, 328(V)의 등전위선을 나타내고 있다. 도시한 바와 같이, P형의 확산층(10, 11)에는, 플로팅 확산층으로서 형성되어 있지만, 애노드 전위보다도 약간 높은 전위가 인가되어 있는 영역이 존재한다. P형의 확산층(10, 11)이 중첩된 영역은 고불순물 농도 영역이며, 실선으로 나타낸 바와 같이, 완전하게는 공핍화되어 있지 않은 영역이 존재한다. 그리고, 전술한 바와 같이, 완전하게는 공핍화되지 않은 P형의 확산층(10, 11)은, 금속층(18)과 용량 결 합하고 있기 때문이다.
한편, 전계 집중이 발생하기 쉬운 쇼트키 배리어용 금속층(14)의 단부(20)는, P형의 확산층(9)으로 보호되어 있다. 전술한 바와 같이, P형의 확산층(9)은 저불순물 농도이며, 도시한 바와 같이, P형의 확산층(9)은 완전 공핍화되어 있다. 그러나, P형의 확산층(9)은, 완전하게는 공핍화되어 있지 않은 P형의 확산층(5, 6)과 P형의 확산층(10, 11) 사이에 위치하고 있다. 이 구조에 의해, 쇼트키 배리어용 금속층(14)의 단부(20) 하방에서 등전위선의 간격이 좁혀지지 않아, 전계 집중이 발생하기 어려운 상태로 되어 있다. 즉, P형의 확산층(9)은, P형의 확산층(5, 6)과 에피택셜층(3)의 경계로부터 넓어지는 공핍층과, P형의 확산층(10, 11)과 에피택셜층(3)의 경계로부터 넓어지는 공핍층에 의해 보호되어 있는 것을 알 수 있다.
P형의 확산층(10, 11)에서는，P형의 확산층(10)을 캐소드 전극측으로 연장시키고 있다. 전술한 바와 같이, P형의 확산층(10)은 저불순물 농도이며, 도시한 바와 같이, 완전 공핍화되어 있다. 그리고, P형의 확산층(10)이 형성되어 있는 영역 에서는, 등전위선의 간격이 완만하게 추이하고 있다. 즉, 완전 공핍화된 P형의 확산층(10)이, 애노드 전극측으로부터 최외주에 배치된다. 이 구조에 의해, 도시한 바와 같이, 공핍층의 종단 영역에서의 곡률 변화를 작게 하여, 보호 다이오드(1)의 내압특성을 향상시키고 있다. 그 결과, 쇼트키 배리어 다이오드를 형성함으로써의 내압 열화라고 하는 문제점을 개선하여, 쇼트키 배리어 다이오드에 의한 낮은 순방향 전압(Vf)에 의한 구동을 실현할 수 있다.
또한, 도 6의 (B)의 해칭 영역A로 나타낸 바와 같이, 캐소드 전극측에 위치하는 P형의 확산층(10)과 P형의 확산층(11)이 교차하는 영역 근방에서 충돌 전리가 발생하고 있다. 이 도면으로부터도, P형의 확산층(10, 11)을 형성함으로써, 전계집중이 발생하기 쉬운 쇼트키 배리어용 금속층(14)의 단부(20)에서의 내압 열화를 방지하고 있는 것을 알 수 있다.
다음으로, 도 7에서는, 실선이 보호 다이오드(1)의 A-A 단면(도 1의 (A) 참조)에서의 자유 캐리어(정공)의 농도 프로파일을 나타내고, 점선이 PN 다이오드(31)의 B-B 단면(도 2의 (A) 참조)에서의 자유 캐리어(정공)의 농도 프로파일을 나타내고 있다. 또한, 종축은 에피택셜층 내에서의 자유 캐리어(정공)의 농도를 나타내고, 횡축은 애노드 영역으로부터의 이격 거리를 나타내고 있다. 그리고, 도면에서는, 보호 다이오드(1) 및 PN 다이오드(31)의 각각에 Vf=0.8(V) 인가된 상태에서의 농도 프로파일을 나타내고 있다.
우선, 도 1에 도시한 바와 같이, 보호 다이오드(1)의 동작 시에는, P형의 확산층(5)과 N형의 에피택셜층(3)의 PN 접합 영역에는 순방향 전압(Vf)이 인가되고, 에피택셜층(3)에는 P형의 확산층(5)으로부터 자유 캐리어(정공)가 주입된다. 한편, 도 2에 도시한 바와 같이, PN 다이오드(31)의 동작 시에는, 마찬가지로, P형의 확산층(35)과 N형의 에피택셜층(33)의 PN 접합 영역에는 순방향 전압(Vf)이 인가되고, 에피택셜층(33)에는 P형의 확산층(35)으로부터 자유 캐리어(정공)가 주입된다. 즉, 보호 다이오드(1) 및 PN 다이오드(31)의 양자 모두, P형의 확산층(5, 35)의 근방 영역에서는, 거의 동일한 자유 캐리어(정공)의 농도로 된다.
다음으로, 도 1에 도시한 바와 같이, 보호 다이오드(1)에서는，쇼트키 배리어 다이오드가 형성됨으로써, P형의 확산층(9) 및 P형의 확산층(10, 11)이 이격되어 형성되어 있다. 이 구조에 의해, 순방향 전압(Vf)이 인가되는 PN 접합 영역이 저감되어, N형의 에피택셜층(3)에 주입되는 자유 캐리어(정공)는 저감된다. 그 결과, PN 다이오드(31)와 비교하면, 보호 다이오드(1)에서는，P형의 확산층(5)으로부터 이격한 영역에서는 자유 캐리어(정공)의 농도가 저하된다. 또한, 에피택셜층(3)에서는, 자유 캐리어(정공)가 분포됨으로써 전도도 변조가 일어나서, 주전류는 낮은 ON 저항에서 흐르게 된다. 그리고, ON 저항값이 크다고 하는 쇼트키 배리어 다이오드의 문제점을 해결할 수 있다.
마지막으로, 도 1에 도시한 바와 같이, 보호 다이오드(1)의 캐소드 영역은, N형의 확산층(7, 8)에 의한 이중 확산 구조로 형성되어 있다. 이 구조에 의해, N형의 확산층(7) 근방 영역에서는，P형의 확산층(5)으로부터 주입된 자유 캐리어(정공)는, N형의 확산층(7, 8)으로부터 주입된 자유 캐리어(전자)와 재결합한다. 이 때, N형의 확산층(7)을 넓게 확산시킴으로써, 재결합을 촉진시킬 수 있다.
또한, 보호 다이오드(1)에서는，N형의 확산층(7)에 캐소드 전위가 인가된 P형의 확산층(12, 13)이 형성되어 있다. 그리고, 상기 재결합하지 않고, P형의 확산층(12, 13)에 도달한 자유 캐리어(정공)는, P형의 확산층(12, 13)으로부터 에피택셜층(3) 밖으로 배출된다. 그 결과, 캐소드 영역 근방에서의 자유 캐리어(정공)의 농도는 대폭 저하되어, 에피택셜층(3) 내의 자유 캐리어(정공)의 농도도 저하시킬 수 있다. 한편, 도 2에 도시한 바와 같이, PN 다이오드(31)의 캐소드 영역도 마찬가지의 구조를 하고 있어, 캐소드 영역 근방에서의 자유 캐리어(정공)의 농도는 대폭적으로 저하된다.
전술한 바와 같이, 보호 다이오드(1)에서는，쇼트키 배리어 다이오드가 형성되고, 또한, 에피택셜층(3)으로부터 자유 캐리어(정공)를 배출하기 쉬운 캐소드 영역이 형성되어 있다. 이 구조에 의해, 보호 다이오드(1)의 PN 접합 영역의 근방에 축적되는 자유 캐리어(정공) 농도를 낮게 할 수 있다. 그 결과, 보호 다이오드(1)의 턴 오프 시에는, 역회복 전류의 시간 변화율(di/dt)의 절대값을 작게 하여, 소프트 리커버리 특성을 얻는 것이 가능하다. 그리고, 역회복 전류의 시간 변화율(di/dt)에 기인하는 보호 다이오드(1)의 파괴를 방지하는 것이 가능하다.
다음으로, 도 8에 도시한 바와 같이, 보호 다이오드(1)는, 예를 들면, 타원 형상으로 형성되어 있다. 타원 형상의 직선 영역 L에는, 중심 영역에 애노드 영역으로서 이용되는 P형의 확산층(5)(실선으로 둘러싸여진 영역)이 배치되어 있다. 그리고, 타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(5)의 주위를 둘러싸도록, P형의 확산층(9)(점선으로 둘러싸여진 영역)이 일환 형상으로 형성되어 있다. 전술한 바와 같이, P형의 확산층(9)은, 쇼트키 배리어용 금속층(14)(도 1 참조)의 단부(20)(도 1참조)에서의 전계 집중을 완화하여, 보호 다이오드(1)의 내압 특성을 향상시킨다.
타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(9)의 주위를 둘러싸도록, P형의 확산층(10)(일점쇄선으로 둘러싸여진 영역), P형의 확산층(11)(이점쇄선으로 둘러싸여진 영역)이 일환 형상으로 형성되어 있다. 전술한 바와 같이, P형의 확산층(10, 11)은, 플로팅 확산층으로서 이용된다.
또한, 타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(10)의 주위를 둘러싸도록, 캐소드 영역으로서 이용되는 N형의 확산층(7)(3점쇄선으로 둘러싸여진 영역)이 일환 형상으로 형성되어 있다. 그리고, N형의 확산층(7)이 형성되어 있는 영역에는, 그 형성 영역을 중첩시키도록, 일환 형상으로 P형의 확산층(12)(4점쇄선으로 둘러싸여진 영역)이 형성되어 있다. 또한, 도시하지 않지만, P형의 확산층(5)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(6)(도 1 참조)이 형성되어 있다. 또한，N형의 확산층(7)에는, 그 형성 영역을 중첩시키도록, N형의 확산층(8)(도 1 참조) 및 P형의 확산층(13)(도 1 참조)이 형성되어 있다.
이 구조에 의해, 보호 다이오드(1)는, 타원 형상의 직선 영역 L 및 곡선 영역 R에서, 전류를 흘릴 수 있어, 전류 능력을 향상시킬 수 있다. 또한, 타원 형상의 곡선 영역 R에서는, 그 곡선 형상 및 P형의 확산층(9)에 의해, 전계 집중이 완화되어, 보호 다이오드(1)의 내압 특성을 향상시킬 수 있다. 또한, 보호 다이오드(1)를 타원 형상으로 함으로써, 소자 사이즈를 축소시킬 수 있다.
또한, 도시한 바와 같이, P형의 확산층(5)으로부터 P형의 확산층(9)의 일부까지 개구하도록, 컨택트홀(22)(도 1 참조)이 형성되어 있다. 컨택트홀(22)을 통해서, 쇼트키 배리어용 금속층(14)은, P형의 확산층(5), N형의 에피택셜층(3)(도 1 참조) 및 P형의 확산층(9)과 접속하고 있다. 전술한 바와 같이, 쇼트키 배리어용 금속층(14)이, 에피택셜층(3) 상면에, 직접, 형성되어 있다. 그리고, 쇼트키 배리어용 금속층(14)은, 컨택트홀(22) 내에서는 그 넓은 영역에 걸쳐, 평탄성을 유지한 상태로 형성된다. 이 구조에 의해, 쇼트키 배리어용 금속층(14)의 바로 위에, 금속층(18)이 쇼트키 배리어용 금속층(14)에 접속하는 컨택트홀(23)을 형성할 수 있다. 즉, 쇼트키 배리어용 금속층(14)용의 컨택트홀(22) 상에 컨택트홀(23)이 형성되어 있다. 그 결과, 쇼트키 배리어용 금속층(14)에의 배선의 주회를 억지하여, 배선 패턴 면적을 축소시킬 수 있다. 또한, 도 8의 설명에서는, 도 1에 도시하는 구성 요소와 동일한 구성 요소에는, 동일한 부호를 이용하고, 도 8에서는, 괄호 내에 그 부호를 나타내고 있다.
마지막으로, 타원 형상의 곡선 영역 R에서는, 애노드 전위가 인가된 배선층(도시 생략)의 하방이며, 적어도 애노드 전위가 인가된 배선층과 N형의 확산층(7)이 교차하는 영역에는 전계 차단막(51)이 배치되어 있다. 전계 차단막(51)은, 예를 들면, MOS 트랜지스터(도시 생략)의 게이트 전극을 형성하는 공정과 공용 공정에서 형성되며, 폴리실리콘막으로 형성되어 있다. 그리고, 에피택셜층(3)과 전계 차단막(51) 사이의 절연층에 형성된 컨택트홀(52, 53)을 통하여, 전계 차단막(51)은 캐소드 영역인 확산층과 접속하고 있다. 즉, 전계 차단막(51)에는, 실질적으로, 캐소드 전위와 동전위가 인가되어 있다. 이 구조에 의해, 전계 차단막(51)은, 애노드 전위가 인가된 배선층에 대하여 실드 효과를 갖는다. 그리고, 캐소드 전위와 애노드 전위의 전위차에 의해 캐소드 영역이 반전하여, 애노드 영역과 분리 영역(19)(도 1 참조)이 쇼트되는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 애노드 영역으로서 이용하는 P형의 확산층(5)과 P형의 확산층(9) 사이에 실리사이드층(21)을 형성하는 경우에 대해서 설명하였다. 이 구조에서는，P형의 확산층(5)은 P형의 확산층(9)보다 깊게 확산됨으로써, P형의 확산층(5)의 저면이 에피택셜층(3) 표면으로부터 수직 방향으로 크게 이격한다. 그리고, P형의 확산층(5)과 에피택셜층(3)의 경계로부터 넓어지는 공핍층은, 수평방향이 넓은 영역으로 확대된다. 그 결과, P형의 확산층(5)과 P형의 확산층(9)의 이격 거리를 크게 할 수 있어, 실리사이드층(21)의 형성 영역을 넓힐 수 있다. 그 결과, 애노드 전극과 접속하는 P형의 확산층을 증가시키지 않고, 쇼트키 다이오드에서의 전류 능력을 향상시킬 수 있다. 또한，PN 접합 영역의 증가를 억제함으로써, 기생 용량의 증가도 억제하여, 고주파 특성의 악화도 방지할 수 있다. 그러나, 본 실시 형태에서는, 이 구조의 경우에 한정되는 것은 아니다. 보호 다이오드에서의 쇼트키 배리어 다이오드의 순방향 전압(Vf) 특성의 향상을 도모하기 위해서, P형의 확산층(5)과 P형의 확산층(9) 사이를 넓혀, 실리사이드층(21)을 넓은 영역에 걸쳐 형성한다. 그리고, P형의 확산층(5)과 P형의 확산층(9) 사이에, 새롭게 애노드 전위가 인가되는 P형의 확산층을 거의 일정 간격으로 배치하는 경우이어도 된다. 이 경우에는, 다수의 P형의 확산층에 의해, 실리사이드층(21) 형성 영역에서의 공핍층의 곡률 변화를 작게 하여, 보호 다이오드의 내압 특성을 유지할 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
다음으로, 본 발명의 다른 실시 형태에 대해서, 도 9 내지 도 11을 참조하면서 설명한다. 또한, 일 실시 형태와 마찬가지의 구성은 중복된 설명을 피하기 위해서, 동일 부호를 이용하고 그 설명을 간략한다.
여기서, 일 실시 형태의 반도체 장치와 다른 실시 형태의 반도체 장치의 상위점은, 애노드측의 P형의 확산층(9A)의 구성과, 캐소드측의 N형의 확산층(7A, 8A)의 구성이다.
즉, 일 실시 형태의 반도체 장치에서는 P형의 확산층(5)으로부터 이격한 위치에 P형의 확산층(9)(도 1 참조)을 구성함으로써, 쇼트키 배리어 다이오드의 낮은 순방향 전압(Vf) 특성을 이용하여, 과전압이 회로 소자에 인가되었을 때에, 회로 소자보다도 먼저 보호 다이오드가 동작하여, 회로 소자의 파괴를 방지하는 것으로 하였지만, 예를 들면, 에피택셜층(3)의 표면에 형성된 쇼트키 배리어 금속층(14)의 구성 등의 영향에 의해, 쇼트키 배리어 다이오드의 순방향 전압(Vf) 특성이 너무 낮아지게 되어, 역오프 리크 전류가 커지게 되는 경우가 있었다.
즉, 도 3에 도시하는 특성도에서, 예를 들면, 보호 다이오드의 실선으로 나타낸 곡선이 화살표 방향으로 이동하여, 일점쇄선으로 나타내는 바와 같이 순방향 전압(Vf) 특성이 낮아짐으로써, 역오프 리크 전류가 커지게 되는 경우이다.
그와 같은 경우에는, 도 9에 도시한 바와 같이 P형의 확산층(9A)을 상기 P형의 확산층(5)을 둘러싸도록 형성함으로써, 순방향 전압(Vf) 특성이 너무 낮아지게 되는 것을 억제할 수 있다. 이에 의해, 역오프 리크 전류가 너무 커지게 되는 등의 문제점이 해소된다.
또한, 캐소드측의 N형의 확산층(7A, 8A)에서도, 상기 N형의 확산층(7)(도 1 참조) 내에 P형의 확산층(12, 13)(도 1 참조)을 형성하고 있었지만, 고온 동작 시에서의 내압을 향상시키기 위해서, P형의 확산층(12, 13)(도 1 참조)의 구성을 생 략하고 있다.
즉, 상온 시에서는 문제로 되지 않았지만, 고온(예를 들면, 100∼150℃) 상태에서 동작시킨 경우에, 상기 P형의 확산층(12, 13)(도 1 참조)의 존재에 의해, 이 영역에서 BiP 동작이 일어나서 파괴되게 될 우려를 회피할 수 있다.
도 1은 본 발명의 일 실시 형태에서의 보호 다이오드를 설명하는 단면도.
도 2는 본 발명의 일 실시 형태에서의 PN 다이오드를 설명하는 단면도.
도 3은 본 발명의 일 실시 형태에서의 보호 다이오드와 PN 다이오드의 순방향 전압(Vf)을 설명하는 도면.
도 4는 본 발명의 일 실시 형태에서의 보호 다이오드를 내장한 회로를 설명하는 도면.
도 5는 본 발명의 일 실시 형태에서의 보호 다이오드와 PN 다이오드의 기생 용량값을 설명하는 도면.
도 6은 본 발명의 일 실시 형태에서의 (A) 보호 다이오드의 역바이어스 상태의 전위 분포를 설명하는 도면, (B) 보호 다이오드에서의 충돌 전리 발생 영역을 설명하는 도면.
도 7은 본 발명의 일 실시 형태에서의 보호 다이오드와 PN 다이오드의 자유 캐리어(정공)의 농도 프로파일을 설명하는 도면.
도 8은 본 발명의 일 실시 형태에서의 보호 다이오드를 설명하는 평면도.
도 9는 본 발명의 다른 실시 형태에서의 보호 다이오드를 설명하는 단면도.
도 10은 본 발명의 다른 실시 형태에서의 PN 다이오드를 설명하는 단면도.
도 11은 본 발명의 다른 실시 형태에서의 (A) 보호 다이오드의 역바이어스 상태의 전위 분포를 설명하는 도면, (B) 보호 다이오드에서의 충돌 전리 발생 영역을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 보호 다이오드
2 : P형의 단결정 실리콘 기판
3 : N형의 에피택셜층
5, 9, 9A, 10, 11, 12 : P형의 확산층
7, 7A : N형의 확산층
8, 8A : 고농도의 N형의 확산층
14 : 쇼트키 배리어용 금속층
18 : 금속층
20 : 단부
21 : 실리사이드층

Claims (5)

  1. 일 도전형의 반도체층에 형성되는 역도전형의 제1 애노드 확산층과,
    상기 제1 애노드 확산층을 둘러싸도록 형성되며, 그 제1 애노드 확산층보다도 불순물 농도가 낮은 제2 애노드 확산층과,
    상기 반도체층에 형성되는 일 도전형의 캐소드 확산층과,
    상기 제1 및 제2 애노드 확산층 상에 형성되는 쇼트키 배리어용 금속층
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 캐소드 확산층은 불순물 농도가 서로 다른 2개의 일 도전형의 확산층으로 이루어지고, 캐소드 전극이 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 애노드 확산층은, 상기 제2 애노드 확산층보다도 심부까지 확산되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    애노드 전위가 인가되는 배선층과 상기 캐소드 확산층이 교차하는 영역으로서, 상기 반도체층 상에 상기 캐소드 확산층과 동전위로 되는 전계 차단막이 배치 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    애노드 전위가 인가되는 배선층과 상기 캐소드 확산층이 교차하는 영역으로서, 상기 반도체층 상에 상기 캐소드 확산층과 동전위로 되는 전계 차단막이 배치되어 있는 것을 특징으로 하는 반도체 장치.
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