KR20080027242A - 시그마 델타 측정 기술들을 사용하여 캐패시턴스를검출하기 위한 방법들 및 시스템 - Google Patents

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Abstract

시그마 델타 측정 기술들을 사용하여 측정할 수 있는 캐패시턴스(Cx)를 검출하기 위한 방법들, 시스템들 및 장치들이 기술된다. 측정 가능한 캐패시턴스는 패시브 네트워크와 전하를 공유하게 된다. 만약 패시브 네트워크(109)가 문턱값을 지나면, 패시브 네트워크(109)상 전하는 충분한 수의 반복 동안 알려진 양만큼 충전되고 측정 가능한 캐패시턴스(Cx)는 검출될 수 있다. 검출 방법은 종래 구성요소들을 사용하여 쉽게 실행될 수 있고, 버튼, 슬라이더, 터치패드 또는 다른 입력 센서에 관련하여 손가락, 스타일러스 또는 다른 물체의 위치를 검지하는데 특히 유용할 수 있다.
Figure P1020077028253
시그마 델타 측정 기술, 측정 가능한 캐패시턴스, 패시브 네트워크, 전하량, 문턱값

Description

시그마 델타 측정 기술들을 사용하여 캐패시턴스를 검출하기 위한 방법들 및 시스템{METHODS AND SYSTEMS FOR DETECTING A CAPACITANCE USING SIGMA-DELTA MEASUREMENT TECHNIQUES}
본 출원은 여기에 참조로써 통합된 2005년 6월 3일 출원된 미국예비특허출원 60/687,012; 60/687,166; 60/687,148; 60/687,167; 60/687,039; 및 60/687,037 및 2006년 2월 16일 출원된 60/774,843의 우선권을 주장한다.
본 발명은 일반적으로 캐패시턴스 센싱, 특히 시그마 델타 타입 측정 기술들을 사용하여 측정할 수 있는 캐패시턴스를 검출 가능 장치들, 시스템들 및 방법들에 관한 것이다.
전하, 전류, 또는 전압에 응답하는 캐패시턴스 센서들은 위치 또는 근접도(또는 움직임 또는 존재 또는 임의의 유사한 정보)를 검출하기 위하여 사용될 수 있고, 컴퓨터들, 퍼스널 디지털 어시스탄트들(PDA), 미디어 플레이어들, 비디오 게임 플레이어들, 고객 전자제품들, 셀룰러 전화들, 공중 전화들, 판매 촉진용 터미널들, 현금 자동 출납기, 키오스크 및 등등을 위한 입력 장치들로서 일반적으로 사용된다. 캐패시티브 센싱 기술들은 사용자 입력 버튼들, 슬라이드 제어부들, 스크롤 링들, 스크롤 스트립들 및 다른 형태의 센서들에 사용된다. 상기 애플리케이션 들에 사용된 한 가지 타입의 캐패시턴스 센서는 입력의 존재 또는 있음에 관한 정보를 제공하기 위하여 사용될 수 있는 버튼 타입 센서이다. 상기 애플리케이션들에 사용된 다른 타입의 캐패시턴스 센서는 위치, 움직임, 및/또는 하나의 축(1-D 센서), 두 개의 축들(S-D 센서), 또는 그 이상의 축들을 따르는 유사한 정보 같은 입력에 관한 정보를 제공하기 위하여 사용될 수 있는 터치패드 타입 센서이다. 버튼 타입 및 터치패드 타입 센서들 모두는 힘, 기간, 또는 입력과 연관된 캐패시티브 결합 양의 몇몇 표시 같은 부가적인 정보를 제공하기 위하여 선택적으로 구성될 수 있다. 캐패시티브 센싱 기술들에 기초하는 2-D 터치패드 타입 센서의 하나의 예는 1999년 3월 9일 Gillespie 등에 의해 특허허여된 미국특허 5,880,411에 기술된다. 상기 센서들은 휴대용 및 노트북 타입 컴퓨터들을 포함하는 전자 시스템들의 입력 장치들에서 쉽게 발견될 수 있다.
사용자는 입력 장치상 또는 입력 장치내에 배치된 하나 이상의 센서들의 센싱 영역 근처에서 하나 이상의 손가락들, 스타일러스들(sytli), 및/또는 물체들을 배치하거나 움직임으로써 캐패시티브 입력을 동작시킨다. 이것은 센싱 영역과 관련하여 자극/자극들의 위치 결정 정보(위치(들) 또는 근접도 또는 존재 또는 유사한 정보 같은)가 검출될 수 있고 상관될 수 있는 센싱 영역에 제공된 캐리어 신호상 캐패시티브 효과를 생성한다. 이런 위치 정보는 차례로 텍스트, 그래픽들, 커서들 및 하이라이터들, 및/또는 디스플레이 스크린상 임의의 다른 표시기의 임의의 결합을 선택, 이동, 스크롤, 또는 조정하기 위하여 사용될 수 있다. 이런 위치 결정 정보는 체적을 제어하거나, 휘도를 조절하거나, 또는 임의의 다른 목적을 달성 하기 위한 것과 같이 사용자가 인터페이스와 인터페이스 하게 하기 위하여 사용될 수 있다.
비록 캐패시턴스 센서들이 몇년 동안 폭넓게 사용되었지만, 센서 설계자들은 센서의 기능 및 효율성을 개선하기 위한 방법들을 계속하여 찾고 있다. 특히, 엔지니어들은 비용의 증가 없이 위치 센서들의 설계 및 실행을 단순화하기 위하여 계속하여 노력한다. 게다가, 상기 센서들이 다양한 타입의 전자 장치들에서 요구가 크게 증가 되었기 때문에, 보다 융통성 있고 낮은 비용이며 손쉽게 센서 설계를 실행할 수 있는 요구가 발생한다. 특히, 경제적이면서 정확한 캐패시턴스 센싱을 제공하기에 충분하게 강력하고 다양한 실행들을 위하여 충분히 융통성 있는 센서 설계 방법에 대한 필요성이 존재한다.
따라서, 측정 가능한 캐패시턴스를 빠르고, 효과적으로 검출하기 위한 시스템들 및 방법들을 제공하는 것이 바람직하다. 게다가, 표준 IC들, 마이크로제어기들, 및 독립된 구성요소들 같은 쉽게 이용할 수 있는 구성요소들을 사용하여 손쉽게 실행될 수 있는 설계 방법을 생성하는 것이 요구된다. 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 상기 기술 분야 및 배경과 관련하여 얻어진 추후 상세한 설명 및 첨부된 청구항들에서 명백하게 될 것이다.
외부 액티브 아날로그 구성요소들을 요구하지 않고 많은 표준 마이크로제어기들에서 실행할 수 있는 시그마 델타 측정 기술을 사용하는 측정 가능한 캐패시턴스를 검출하기 위한 방법들, 시스템들 및 장치들은 기술된다. 다양한 실시예들에 따라, 제 1 스위치를 사용하여 측정 가능한 캐패시턴스에 전압이 인가된다. 측정 가능한 캐패시턴스는 패시브 네트워크와 전하를 공유하도록 허용된다. 만약 패시브 네트워크상 전하가 문턱값을 넘어서면, 패시브 네트워크상 전하는 미리 결정된 양만큼 변경되고 처리는 반복된다. 전하 문턱값 검출 결과는 측정 가능한 캐패시턴스의 측정을 위하여 필터될 수 있는 전하의 양자화된 측정치이다. 상기 검출 방법은 쉽게 이용할 수 있는 구성요소들을 사용하여 손쉽게 실행될 수 있고, 버튼 기능(들), 슬라이드 기능(들), 커서 제어 또는 사용자 인터페이스 네비게이션 기능(들), 또는 임의의 다른 기능들을 실행하는 캐패시티브 센서에 관련하여 손가락, 스타일러스 또는 다른 물체의 위치를 센싱하는데 사용할 수 있다.
본 발명의 다양한 측면들은 다음 도면들과 관련하여 이후 기술될 것이고, 유사한 번호들은 유사한 소자들을 나타낸다.
도 1A는 예시적인 1차 시그마 델타 센싱 기술을 도시하는 블록도이고, 도 1B는 도 1A에 도시된 실시예에 대한 예시적인 타이밍 도.
도 2는 예시적인 시그마 델타 캐패시턴스 센싱 기술의 흐름도.
도 3A-B는 패시브 네트워크들 및 제어기의 3개의 디지털 입력/출력 핀들로 구현된 예시적인 시그마 델타 캐패시턴스 검출 회로들의 도면이고, 도 3C는 예시적인 타이밍 도면이고 도 3D는 도 3A에 도시된 예시적인 실시예에 대한 예시적인 타이밍 도.
도 4A-B는 패시브 네트워크들 및 제어기의 두 개의 디지털 입력/출력 핀들로 실행되는 예시적인 시그마 델타 캐패시턴스 검출 회로들의 도면들이고, 도 4C는 예시적인 타이밍 도이고 도 4D는 도 4A에 도시된 실시예에 대한 예시적인 타이밍 도.
도 5A는 패시브 네트워크 및 제어기의 하나의 디지털 입력/출력 핀으로 구현되는 예시적인 시그마 델타 캐패시턴스 검출 회로의 도면이고, 도 5B는 예시적인 타이밍 도이고 도 5C는 도 5A의 실시예에 대한 예시적인 타이밍 도.
도 6A-B는 패시브 네트워크 및 디지털 제어기의 입력/출력 핀들을 가진 다중 센싱 채널들을 구현하는 다른 예시적인 시그마 델타 캐패시턴스 센싱 회로들의 도면.
도 7A는 센싱 채널들 사이에서 공유된 델타 캐패시턴스를 포함하는 예시적인 다중 전극 센서의 도면이고 도 7B는 연관된 상태 시퀀스 도면.
도 8A는 시그마 델타 기술들로 구현되는 예시적인 직렬 트랜스캐패시티브 센서의 도면이고 도 8B는 연관된 상태 시퀀스 도면이고, 도 8C는 시그마 델타 기술들로 구현되는 예시적인 병렬 트랜스캐패시티브 센서의 도면이고 도 8D는 연관된 상태 시퀀스 도면.
도 9A-B는 캐패시턴스 검출 시스템에서 전력 공급 노이즈의 효과들을 감소시키기 위한 예시적인 기술들의 회로도.
도 10은 전자 시스템을 가진 근접도 센서 장치의 개략도.
다음 상세한 설명은 본래 단순한 예이고 본 발명 또는 본 출원 및 본 발명의 용도들을 제한하기 위한 것이 아니다. 게다가, 선행하는 처리 기술 분야, 배경, 요약 또는 다음 상세한 설명에 제공된 임의의 표현되거나 내포된 이론에 의해 제한되지 않는다.
다양한 예시적인 실시예들에 따라, 캐패시턴스 검출 및/또는 측정 회로는 시그마 델타 변조 기술들을 사용하여 쉽게 형성될 수 있다. 일반적으로, 용어 "시그마 델타"는 전극 또는 다른 전기 노드에 의해 나타난 캐패시턴스 같은 전기 효과를 양자화하기 위하여 전기 전하의 합(시그마) 및 차(델타)를 통합한 아날로그 대 디지털 전환 방법에 관한 것이다. 시그마 델타 캐패시턴스 센싱, 예를들어 아날로그 적분기는 통상적으로 다중 전하 전달의 경우 측정할 수 있는 캐패시턴스로부터 전달된 전하를 누산한다. 측정 가능한 캐패시턴스로부터 수신된 전하에 대해 반대 부호를 가진 부가적인 전기 전하는 알려진 레벨 근처에 적분된 전하를 유지하기 위하여 미리 설정된 양들로 인가된다. 즉, 전하의 양자화된 양은 목표된 레벨 근처에 필터 출력을 유지하기 위하여 아날로그 적분기로부터 적당하게 감산된다. 적분기에 인가된 반대 전하 양을 상관시킴으로써, 측정 가능한 캐패시턴스에 의해 전달된 전하의 양은 확인될 수 있다. 이런 캐패시턴스 값은 차례로 센싱된 노드에 근접하게 인간 손가락, 스타일러스 또는 다른 물체의 존재 또는 있음을 식별하고, 및/또는 임의의 다른 목적을 위하여 사용될 수 있다. 그러므로 시그마 델타 방법들은 전극 또는 등등에 존재하는 캐패시턴스의 양을 검출하기 위하여 다수의 다른 방식으로 제공될 수 있다.
부가적으로, 하기 되는 다양한 실시예들은 비용 및 복잡성을 부가하는 부가적인 액티브 전자제품들에 대한 필요성 없이 종래 스위칭 메카니즘들(예를들어, 제 어 장치들의 신호 핀들, 개별 스위치들, 및 등등), 양자화기로서 디지털 게이트 입력(또한 제어 장치들의 신호 핀들을 사용하여 구현될 수 있음) 및 패시브 구성요소들(예를들어, 하나 이상의 캐패시터들, 레지스터들 및/또는 등등)만을 사용하여 쉽게 실행할 수 있다. 결과적으로, 여기에 기술된 다양한 방법들은 하기에 완전히 기술된 바와 같이, 쉽게 이용할 수 있고 합리적 가격의 구성요소들을 사용하여 다양한 환경들에서 신뢰성 있게 실행될 수 있다.
도면들 및 처음에 도 1A를 참조하여, 측정 가능한 캐패시턴스(CX)(102)를 결정하기 위한 예시적인 1차 시그마 델타 컨버터(100)는 패시브 네트워크(109), 양자화기(110)(만약 단일 비트 양자화기가 목표되면 비교기 또는 디지털 게이트의 입력일 수 있음), 및 디지털 대 아날로그 컨버터(116)(하나 이상의 전압들에 대한 스위치일 수 있음)뿐 아니라 적당한 측정 가능한 캐패시턴스(102) 및 델타 "기준" 캐패시턴스(CD)(126)가 적분 캐패시턴스(108)를 충전 및 방전하게 하는 적당한 수의 스위치들(106,122)을 포함한다.
이 실시예에서, 패시브 네트워크(109)는 적분 캐패시턴스(108)로서 간단히 구현된다. 적분 캐패시턴스(108)(CI)는 델타 캐패시턴스(126)의 값 또는 측정 가능한 캐패시턴스(102)의 예상된 값보다 크고, 및 종종 상당히 큰(예를들어 1 이상의 차수) 캐패시턴스를 가진 불완전한 적분기로서 구성된 종래 캐패시턴스로 구현되는 것이 도시된다. 다양한 실시예들에서, 비록 다른 실시예들이 특정 캐패시턴스에 대해 폭넓게 다른 값들을 통합할 수 있지만, 예를들어 측정 가능한 캐패시턴 스(102) 및 델타 캐패시턴스(126)는 피코패럿 정도이고 적분 캐패시턴스(108)는 나노패럿 정도이다. 효과적인 델타 캐패시턴스(126)는 디지털 대 아날로그 컨버터 전압들(118,120) 및 충전 전압(104)과 결합하여 측정 가능한 캐패시턴스 값들의 범위를 결정한다. 또한 도 1에서 측정 가능한 캐패시턴스(102) 및 델타 캐패시턴스(126)의 임무들을 반대로 하는 것도 가능하다. 이 경우, 전하는 스위치(106)에 의해 델타 캐패시턴스(126)로부터 적분 캐패시턴스(108)로 전달되고, 측정 가능한 캐패시턴스(102)는 스위치(122)에 의해 전달되고 데이터(114)에 의해 제어되는 피드백 캐패시턴스이다. 이것은 측정 가능한 캐패시턴스(102)에 반대로 비례하고 델타 캐패시턴스(126)에 직접적으로 비례하는 데이터 출력(114)을 발생시킨다. 상기 "상호 캐패시턴스" 센서는 실시예들에서 직접 비례하는 캐패시턴스 센서에 비해 바람직할 수 있고 제공된 신호 또는 노이즈는 상호 방법으로 결정되거나 필터된다.
측정 가능한 캐패시턴스(102)는 시그마 델타 컨버터(100)에 의해 검출할 수 있는 전기 캐패시턴스를 가지는 임의의 신호 소스, 전극 또는 다른 전기 노드의 유효 캐패시턴스이다. 측정 가능한 캐패시턴스(102)는 도 1A에서 다양한 캐패시터로서 도시된다. 하나 이상의 손가락들, 스타일러스들, 및/또는 다른 자극으로부터 입력을 수신하기 위한 입력 장치들에 대해, 측정 가능한 캐패시턴스(102)는 센싱 노드로부터 종종 시스템의 로컬 그라운드("절대 캐패시턴스")로 총 유효 캐패시턴스를 나타낸다. 입력 장치들을 위한 총 유효 캐패시턴스는 매우 복잡하고 센서 설계 및 동작 환경에 의해 결정된 바와 같이 직렬 및 병렬로 캐패시턴스들, 레지스턴스들 및 인덕턴스들을 포함한다. 다른 경우들에서, 측정 가능한 캐패시턴스(102) 는 구동 노드로부터 센싱 노드로("트랜스캐패시턴스") 총 유효 캐패시턴스를 나타낼 수 있다. 이런 총 유효 캐패시턴스는 매우 복잡할 수 있다. 그러나, 많은 경우들에서 입력은 고정된 백그라운드 캐패시턴스와 병렬로 작은 가변 캐패시턴스로서 간단히 모델링될 수 있다. 임의의 경우, 로컬 시스템에 참조된 충전 전압(104)은 이하에 완전히 기술될 바와 같이 측정 가능한 캐패시턴스(102)에 처음에 인가되고, 그 다음 측정 가능한 캐패시턴스(102)는 패시브 네트워크(109)와 충전 전압(104)의 인가로 발생하는 전하를 공유하게 된다.
도 1A에 도시된 예시적인 시그마 델타 컨버터(100)에서, 측정 가능한 캐패시턴스(102)는 충전 전압(104)으로 충전되고 스위치(106)의 위치에 응답하여 적분 캐패시턴스(108)와 전하를 공유한다. 유사하게, 델타 캐패시턴스(126)는 적당한 값(예를들어, 낮거나 높은 기준 전압들(118 및 120), 하기에 기술됨)으로 충전되고 스위치(122)를 통하여 적분 캐패시턴스(108)에 인가된다. 스위치들(106 및 122)은 스위치들(106 및 122)을 적당한 때에 적당한 상태들로 배치하기 위하여 임의의 전기, 논리 또는 다른 신호들인 제어 신호들(105 및 124)에 각각 응답하여 적당한 상태들로 배치된다. 다양한 실시예들에서, 스위치들(106 및 122)은 적당할 때 제어 회로내에 생성된 내부 제어 신호들에 응답하여 제어되는 디지털 제어 회로의 입력/출력 신호 핀들에 의해 제공된다. 도 1에 도시된 단순한 개념 실시예에서, 제어 신호들(105 및 124)은 부호들(Φ1 및 Φ2)에 의해 표시된다. 이들 제어 신호들은 제어 논리, 및/또는 등등에 의해 주기적, 비주기적으로 생성된다. 다양한 실시예들에서, 델타 캐패시턴스(126)는 연속적으로 몇번 적분 캐패시턴스(108)에 충전 및 공유될 수 있다. 상기 실시예들은 비교적 작은 델타 캐패시턴스(126)가 많은 보다 큰 유효 캐패시턴스로서 작동하게 한다. 즉, 적분 캐패시턴스(108)에 인가된 전하(또는 "델타")의 실제 변화는 델타 케패시턴스(126)의 값뿐 아니라, 스위치(122)를 통하여 인가된 특정 제어 논리 및 기준 전압들의 값에 의해 결정된다.
적분 캐패시턴스(108)상에 유지된 전하는 임의의 양자화기(110) 또는 다른 아날로그 대 디지털 전환(ADC) 기술을 사용하여 디지털 데이터 스트림(114)으로 전환된다. 다양한 실시예들에서, 간단한 비교기 또는 디지털 게이트의 입력은 적분 캐패시턴스(108)로부터의 입력 전압이 기준 전압(Vcmp)(112) 보다 큰지 작은지 여부를 가리키는 1 비트 ADC 출력을 제공한다. 1 비트 ADC 출력은 도 1A-B에 도시된 바와 같이 신호(Φ1) 같은 제어 신호에 의해 추후 래치된다. 적분 캐패시턴스 전압이 기준 전압(112)을 초과할 때 도 1A에 도시된 간단한 예시적인 양자화기(110)가 논리 "하이" 또는 "1" 출력을 제공하는 동안, 이런 전환은 다소 임의적으로 선택된다; 그러므로 다른 실시예들은 여기에 기술된 개념들에서 벗어나지 않고 상기 조건들 하에서 논리 "로우" 또는 "0" 출력을 제공한다. 양자화기(110)로부터의 출력은 추후 처리 동안 데이터 스트림(114)을 유지하기 위하여 임의의 종래 방식(예를들어, 디지털 래치 회로(111))으로 샘플링될 수 있다.
출력 데이터(114)는 필터링(예를들어, 디지털 필터(115)에 의해), 평균화, 데시메이트(decimated) 및/또는 임의의 방식으로 임의의 세트의 디지털 출력들을 나타낸다. 다른 실시예들은 다중 문턱값들, 직렬 연결 ADC 스테이지들, 및/또는 종래 기술들을 사용하는 유사한 것들을 사용하여 다중 비트 분해도를 제공할 수 있다. 예를들어, 문턱값들은 하나 이상의 기준 전압(다중 비교 전압들 Vcmp)에 의해 제공될 수 있다. 보다 높은 분해도 출력은 한번에 또는 출력들(예를들어, 연속적인 근사치)의 시퀀스로서 래치될 수 있다. 양자화기(110) 및/또는 래치(111)에 의해 제공된 디지털 데이터 스트림(114)은 적분 캐패시턴스(108)에 인가될 적당한 양의 "델타" 전하(또한 "스텝" 전하)를 결정하기 위하여 사용될 수 있다. 동일하거나 다른 크기의 다중 델타 캐패시턴스들은 인가된 전하 양을 가변시키기 위하여 사용될 수 있다. 도 1A에 도시된 예시적인 실시예에서, 예를들어 논리 하이("1") 출력(114)은 대응 "델타" 전하가 델타 캐패시턴스(126)에 의해 인가되어야 하는 것을 가리키는 적분 캐패시턴스(108)상 전압이 기준 전압(112)을 초과하는 조건을 나타낸다. 따라서, 데이터 출력(114)은 델타 캐패시턴스(126)에 인가된 전하를 제어하는 간단한 디지털 대 아날로그 전환(DAC)(116)을 제공하기 위해 "로우" 및 "하이" 기준 전압들(118, 120) 사이, 또는 그 사이의 몇몇 양자화된 값을 선택하기 위하여 사용될 수 있다. 선택적으로, 하나 이상의 데이터 출력들(114)은 델타 캐패시턴스(126)상 전하(즉, 기준 전하)가 적분 캐패시턴스(108)와 공유되는지(예를들어, 전달된 임의의 부분) 또는 공유되지 않는지 여부를 제어할 수 있다. 그러므로, 특정 데이터 출력(114)에서, 델타 캐패시턴스(126)상 전하는 영번, 한번, 또는 다수번 공유될 수 있다. 비공유(영번 공유)는 전하가 전달되지 않기 때문에 적분 캐패시턴스(108)상 전압과 동일하게 DAC(116) 출력 전압을 설정하는 것과 유사하다. 임의의 경우, 공유된 유효 전하는 데이터 출력(114)의 값에 대해 무시할 수 있다. 그러므로 DAC(116), 스위치(122) 및 델타 캐패시턴스(126)의 "피드백 루프"는 측정 가능한 캐패시턴스(102)에 의해 적분 캐패시턴스(108)에 인가된 전하를 상쇄하기 위하여 적당한 "델타" 전하 값들을 전하 캐패시턴스(108)에 제공한다. 게다가, 인가된 기준 전하 양이 알려진 양이기 때문에(델타 캐패시턴스(126) 및 기준 전압들(118 및 120)의 값에 기초하여), 패시브 네트워크(109)의 비교적 일정한 전하 측정치를 유지하기 위하여 적분 캐패시턴스(108)에 인가된 피드백 "델타" 전하의 총 양은 디지털 데이터 스트림(114)으로부터 쉽게 결정될 수 있다. 즉, 디지털 데이터 스트림(114)은 적분 캐패시턴스(108)에 인가된 "델타" 전하들의 수를 나타내고, 그 다음 측정 가능한 캐패시턴스(102)로부터 수신된 전하를 나타낸다. 전하를 생성하기 위하여 처음에 인가된 전압 양에 측정 가능한 캐패시턴스(102)로부터 수신된 전하의 양을 상관시킴으로써(필터링), 측정 가능한 캐패시턴스(102)는 쉽게 결정될 수 있다.
도 1A의 도면이 캐패시턴스 센서의 실제 회로 실행 보다 예시적인 논리 표현으로서 나타냈기 때문에, 도시된 특정 기능들은 다양한 다른 실시예들에서 상호 결합되고, 생략되고, 강화되거나 다르게 실행될 수 있다. 비교기 및 디지털 대 아날로그 전환 기능들(110 및 116)은 예를들어 마이크로제어기 또는 등등에서 하나 이상의 입력/출력 신호 핀들로 실행되고, 도 1A에 도시된 바와 같이 이산적으로 또는 독립적으로 동일한 회로로 실행될 필요가 없다. 양자화기(110)는 많은 상업적으로 판매되는 ASIC 또는 마이크로제어기 제품들이 특정 입력 핀들에 수신된 신호들에 대한 CMOS 디지털 입력들, 비교기, 또는 슈미트 트리거 기능, 및 등등을 제공하거 나, 비록 몇몇 실시예들에서, 외부 멀티플렉서가 사용될지라도 ASIC 또는 마이크로제어기 내 ADC 또는 DAC 같은 핀들의 멀티플렉싱 또는 기능들을 허용하기 때문에 부가적인 액티브 회로에 대한 필요성 없이 손쉽게 실행될 수 있다. 게다가, 상기 실시예들은 일반적으로 결과적인 디지털 데이터(114)상에서 필터링 또는 다른 동작들을 수행할 수 있으므로, 시그마 델타 기술들의 사용을 통하여 캐패시턴스 센싱 회로의 설계를 크게 간략화한다.
도 1A의 특정 레이아웃은 DAC(116)가 인버팅되지만, 적분 캐패시턴스(108) 및 양자화기(110)가 인버팅되지 않는 부호 전환을 포함한다. 델타 캐패시턴스(126)가 측정 가능한 캐패시턴스(102)에 공급된 전압에 적분 캐패시턴스(108)상 "델타" 또는 반대 효과를 제공하지만, 이런 "인버젼"은 임의의 방식으로 적용될 수 있다. 즉, 다양한 기준 신호들(104,112,118,120)의 부호들 또는 크기들을 조절하고 및/또는 도 1A에 도시된 다양한 구성요소들의 구성을 조절함으로써, 임의의 수의 다르지만 동일한 구현들은 나타날 수 있다. 센싱 캐패시턴스에 적당한 실제 회로들의 몇몇 예들은 하기에 기술된다.
도 1A에 도시된 기본 특징들은 임의의 방식으로 동작될 수 있다. 도 1B에 도시된 하나의 동작 기술에서, 부호들(Φ1 및 Φ2)에 의해 표시된 바와 같은 두 개의 오버랩하지 않는 제어 신호들은 측정 가능한 캐패시턴스(102)로부터의 전하가 적분 캐패시턴스(108)에 전달되게 하고, 델타 캐패시턴스(126)로부터의 반대 전하가 적분 캐패시턴스(108)에 의해 유지되는 전하의 레벨을 조절하게 하는 전하 전달 프로세스를 트리거한다. 이런 전하 전달은 도 1B에 도시된 직렬의 VX,VI 및 VD에 반영되고, 여기서 VX, VI 및 VD는 각각의 캐패시턴스들(102, 108 및 126) 양단에 걸리는 전압을 말한다. 도면에 도시된 바와 같이, VD는 로우("0") 데이터 값(114)에 응답하여 하이(도 1A에서 "VH")로 설정되고, 그렇지 않으면 로우로 유지된다(도 1A에서 "VL"). 스위치(122)가 적분 캐패시턴스(108)에 결합될 때, 델타 캐패시턴스(126)로부터의 적당한 전하는 적분 캐패시턴스(108)에 전달되어, 전압(VI)의 적당한 변화를 형성한다. 초기 시작 기간 후, 전압(VI)은 음의 피드백이 델타 캐패시턴스(126)에 의해 적분 캐패시턴스(108)로부터 부가되거나 감산되는 전하를 유발하기 때문에, 비교기 전압(Vcmp)으로 근사화할 것이다.
측정될수 있는 캐패시턴스 값들의 범위는 VX, VL 및 VH, 델타 캐패시턴스(126)의 값, 델타 캐패시턴스(126)가 측정 사이클 당 피드백되는 횟수(N), 및 측정 캐패시턴스(102)가 측정 사이클 당 패시브 네트워크(109)와 공유되는 횟수(M)에 의해 결정된다. 측정 사이클은 문턱값을 가진 패시브 네트워크(109)상 전하의 비교 중의 기간이다. 첫 째, 측정 가능한 캐패시턴스(102)(Vcmp에 대한 전압 VI 제어가 유지되는 것을 가정하면)의 결정된 값은 CD(N/M)((VL-Vcmp)/(VX-Vcmp)) 및 CD(M/N)((VH-Vcmp)/(VX-Vcmp)) 사이이다. 상기 주의된 바와 같이, 도 1A-B에서 특정 부호 관습들 및 다른 특정 동작 파라미터들은 많은 다른 실시예들에서 변형될 수 있다.
주 참조(도 1에 도시된 구조적 특징들을 계속 참조하여)를 위하여 도 2를 살펴보면, 시그마 델타 캐패시턴스 센싱을 실행하기 위한 예시적인 기술(200)은 측정 가능한 캐패시턴스(102)에 전압을 인가하는 단계(단계 202), 전하가 측정 가능한 캐패시턴스(102)로부터 적분 캐패시턴스(108)를 포함하는 패시브 네트워크(109)로 전달되게 하는 단계(단계 204), 및 문턱값에 기초하여(단계 206) 패시브 네트워크상에서 전하를 조절하는 단계(단계 210)를 포함한다. 처리(200)에서 다양한 단계들 각각은 정확한 시그마 델타 측정을 위하여 적당한 수로 반복된다(단계 214).
충전 단계(202)는 임의의 적당한 기술을 사용하여 측정 캐패시턴스(102)에 알려진 전압을 인가하는 단계를 포함한다. 다양한 실시예들에서, 충전 전압(예를들어, 로우 또는 하이 디지털 출력, 전력 공급 신호 및/또는 등등)(104)은 적당한 때 제어 신호 핀 또는 다른 스위치(106)를 작동하여 인가된다. 비록 컨버터(100)내 다양한 스위치들이 특정 배열로 도시되었지만, 이것이 일종의 배열의 단순한 예인 것이 주의되어야 한다. 또한 다양한 실시예들에서 스위치를 "사용" 또는 "작동"할 때, 이런 "사용" 또는 "작동"이 스위치를 선택적으로 폐쇄하거나, 선택적으로 개방하거나, 그렇지 않으면 스위치를 작동하는 임의의 결합으로서 구현될 수 있다는 것이 주의되어야 한다. 따라서, 스위치는 특정 구현의 레이아웃에 따라 폐쇄 및 개방의 임의의 결합에 의해 전압을 인가하기 위하여 사용될 수 있다. 게다가, 충전 전압은 하나 이상의 펄스들(예를들어, 반복적으로 스위치(106)를 연결 또는 연결 해제에 의해)로, 또는 임의의 다른 기술을 통하여 측정 가능한 캐패시턴 스(102)에 적어도 한번 인가될 수 있다.
충전 후, 측정 가능한 캐패시턴스(102)는 증폭기들 또는 다른 액티브 소자들 없이 전하를 대략적으로 적분 및 저장할 수 있는 패시브 네트워크(109)와 전하를 공유하게 된다. 간단한 실시예에서, 패시브 네트워크(109)는 단일 캐패시터일 수 있는 적분 캐패시턴스(108)이고; 선택적으로, 패시브 네트워크(109)는 적당한 때 임의의 수의 레지스터들, 캐패시터들 및/또는 다른 패시브 소자들을 포함할 수 있고, 다수의 패시브 네트워크들의 예들은 하기에 기술된다. 측정 가능한 캐패시턴스(102)가 패시브 네트워크와 전하를 공유하기 위하여, 전하가 전달되도록 하는 시간동안 일시 정지(예를들어, 측정 가능한 캐패시턴스를 충전하지 않는 동안) 외에 다른 작용이 요구되지 않을 수 있다. 다양한 실시예들에서, 일시 정지 시간은 비교적 짧고(예를들어, 만약 적분 캐패시턴스(108)가 측정 가능한 캐패시턴스(102)에 직접 접속되면), 또는 몇몇 지연 시간은 발생할 수 있다(예를들어, 측정 가능한 캐패시턴스(102) 및 적분 캐패시턴스(108) 사이에 배치된 하나 이상의 레지스터 소자들을 가진 패시브 네트워크들(109)을 통하여 전하가 전달되는 동안). 다른 실시예들에서, 전하가 전달되게 하는 것은 하나 이상의 스위치들(예를들어 도 1에서 스위치(106))을 능동적으로 작동하거나 적당한 때 다른 작동을 하는 것을 포함할 수 있다. 다양한 실시예들에서, 단계들(202 및/또는 204)은 추가 작동 전에 두 번 이상 반복될 수 있다.
비록 측정 가능한 캐패시턴스(102)가 필터 캐패시턴스에 정적으로 결합될 수 있지만, 캐패시턴스들 사이의 전하 공유는 충전 단계(202)가 종료할 때(예를들어, 측정 가능한 캐패시턴스에 전압 인가가 종료될 때) 실질적으로 시작되는 것으로 생각될 수 있다는 것이 주의되어야 한다. 게다가, 캐패시턴스들 사이의 전하 공유는 무시할 수 있는 전하가 공유되는 것과 캐패시턴스들에서 전압들이 유사할 때 실질적으로 종료되는 것으로 생각될 수 있다. 전하 충전은 (예를들어 104 충전) 전압이 우세하게 인가되기 때문에 다음 전압 인가로 실질적으로 종료될 수 있다. 따라서, 필터 캐패시턴스가 항상 측정 가능한 캐패시턴스에 결합되는 패시브 공유 시스템에서도, 인가된 전압 소스의 낮은 임피던스는 인가된 전압이 제거될 때까지 무시할 수 있게 공유되는 측정 가능한 캐패시턴스상 전하를 형성한다.
측정 가능한 캐패시턴스(102)로부터의 전하가 패시브 네트워크(109)에 효과적으로 전달될 때, 패시브 네트워크(109)상 전하는 적당하게 측정되고(단계 206), 전하 량이 적당한 문턱값을 지난 것으로 결정되면(단계 208) 변경된다(단계 210). 전하 측정은 임의의 방식으로 이루어질 수 있다. 다양한 실시예들에서, 패시브 네트워크(109)상 전압은 전하가 마이크로제어기 또는 다른 장치의 입력/출력(I/O) 핀으로부터 얻어지는 것을 나타낸다. 많은 상기 실시예들에서,입력 핀과 연관된 회로는 아날로그 대 디지털(A/D) 전환을 수행하거나 하나 이상의 문턱 전압들(VTH)과 측정된 전압을 비교할 수 있어서, 단계들(206 및 208)을 효과적으로 수행할 수 있다. 특히 문턱값(VTH)(예를들어, 도 1에서 양자화기(110)에 제공된 Vcmp)에 의해 표현된 기준 전압(112))은 실시예에 의해 상당히 가변할 수 있고 시간에 따라 느리게 가변할 수 있다. 간단한 실시예에서, CMOS 디지털 입력은 기준 전압을 가진 비교 기(1 비트 양자화기)가 디지털 입력의 문턱 레벨과 동일할 때 작동한다. 양자화기(110) 및 패시브 네트워크의 접속은 직접적이거나 멀티플렉서 또는 다른 스위칭 네트워크를 통하여 이루어질 수 있다.
입력이 슈미트 트리거 같은 히스테리시스를 가지는 경우, 종종 측정된 전압의 비교 전에 히스테리시스를 알려진 상태로 설정하여, 모든 비교들에 대하여 유사한 문턱값을 제공하는 것을 보장하는 것은 유용하다. 선택적으로, 히스테리시스를 알려진 상태로 설정하는 것은 문턱값들 사이에서 다른 비교들을 신뢰성 있게 선택하기 위하여 사용될 수 있다. 이것은 히스테리시스 상태를 설정하기 위하여 알려진 값과 비교하기 전에 입력을 간단히 설정함으로써 달성될 수 있다.
패시브 네트워크(109)상 전하가 적당한 문턱값을 지날 때, 측정 가능한 캐패시턴스(102)로부터 공유된 전하와 반대의 "델타" 전하는 상기된 바와 같이 종래 시그마 델타 기술들을 사용하여 패시브 네트워크(109)상 전하를 변화시키기 위하여(단계 210) 인가된다(도 1에서 델타 캐패시턴스(126)를 통하여). 많은 실시예들에서, 패시브 네트워크(109)상 전하는 비록 이런 특징이 모든 실시예들에서 필수적이지 않지만 문턱 값을 통과하지 않을 때(단계 211) 변형(단계(208)에서 인가된 것과 다른 양에 의해)될 수 있다. 다중 문턱값들이 있는 경우, 다른 양의 전하는 피드백될 수 있다. 충전 사이클의 단계들의 반복시 다른 상태들에서, 다양한 캐패시턴스들(예를들어, 측정 가능한 캐패시턴스, 델타 캐패시턴스, 적분 캐패시턴스)을 통한 전하 전달은 방향을 변화시킬 수 있지만, 상기 사이클에서 순수 전하 전달은 여기에 참조된다는 것이 주의된다. 이런 방식에서, 패시브 네트워크(109)상 전하는 측정 가능한 캐패시턴스(102)가 범위내에 있다면 문턱값(VTH)과 거의 동일하도록 패시브 네트워크(109)상의 연관된 전압에 필요한 것으로 유지될 수 있다. 즉(도 1을 다시 참조하여) 양자화기(110)의 출력이 순수 음의 피드백 시스템에서 델타 캐패시턴스(126)를 통하여 피드백되기 때문에, 적분 캐패시턴스(108) 양단 전압은 제어 루프로 인한 동작 동안 거의 일정하게 유지된다.
단계(206)에서 측정된 양자화된(예를들어, 디지털) 값들 및/또는 이것으로부터 유도된 임의의 양(예를들어, 특정 시간 기간 내에 포함된 "하이" 또는 "로우" 값들의 카운트)은 양자화된 데이터로서 메모리에 쉽게 저장되고 디지털적으로 필터되거나 그렇지 않으면 적당한 때 처리될 수 있다(단계 212). 다양한 필터들은 삼각 필터들, 평균 필터들, 및 카이저 필터들뿐 아니라, 무한 임펄스 응답(IIR) 필터들 같은 종래 디지털 유한 임펄스 응답(FIR) 필터들을 포함하는 시그마 델타 측정 기술들과 결합하여 성공적으로 실행되었다.
전압 인가, 전하 전달, 전하 충전 및/또는 다른 단계들은 다수의 유용한 특징들을 실행하기 위하여 개별적으로 및/또는 집합적으로 임의의 수 반복될 수 있다(단계 214). 예를들어, 측정 가능한 캐패시턴스(102)의 다중 양자화 값을 얻음으로써, 측정된 값들은 노이즈의 효과들을 감소시키고, 매우 신뢰성 있는 측정 값들을 제공하고, 및/또는 등등을 위하여 제어 회로내에서 쉽게 디시메이트되고, 필터되고, 평균되고 및/또는 디지털적으로 처리될 수 있다. 다수의 이들 특징들은 하기에 기술된다.
많은 실시예들의 하나의 장점들은 다기능 캐패시턴스 센서가 마이크로제어 기, 디지털 신호 처리기, 마이크로제어기, 프로그램 가능 논리 어레이, 애플리케이션 특정 집적 회로 및/또는 등등 같은 종래 디지털 제어기와 결합하여 단지 패시브 구성요소들만을 사용하여 쉽게 실행될 수 있다. 다수의 이들 제품들은 Microchip Technologies of Chandler, Arizona; Freescale Semiconductor of Ausian, Texas; 및 Texas Instruments Inc. (TI) of Dallas, Texas를 포함하는 다양한 상업적 소스들로부터 판매된다. 여기에 기술된 많은 제어 회로들은 여기에 기술된 다양한 시그마 델타 처리 루틴들을 실행하기 위하여 사용된 데이터 및 명령들을 저장하기 위하여 사용될 수 있는 디지털 메모리(예를들어, 스태틱, 다이나믹 또는 플래시 랜덤 액세스 메모리)를 포함한다. 처리(200)는 예를들어 여기에 기술된 바와 같은 하나 이상의 제어 회로들에 의해 실행되는 컴퓨터 실행 가능 명령들을 사용하여 손쉽게 구현될 수 있다.
도 3-8은 집적 제어 회로를 사용하여 실행되는 시그마 델타 캐패시턴스 센서들 및 캐패시터들 및/또는 레지스터들로 이루어진 간단한 패시브 네트워크들의 몇몇 예시적인 실시예를 도시한다. 임의의 이들 실시예들은 임의의 수의 다른 실시예들을 생성하기 위하여 무수한 방식으로 보충되거나 변형될 수 있다.
도 3a를 참조하여, 예시적인 캐패시턴스 센서(300)는 적어도 3개의 입력/출력 신호 핀들(I/O)(304,306 및 308)을 가진 제어기(302) 및 전력 및 접지(또는 적당한 다른 기준 값들)에 대한 스위치들로서 작동하는 제어기(102)내 연관된 회로를 적당히 포함한다. 도 3A의 실시예에서, I/O3(핀 308)는 측정 가능한 캐패시턴 스(102)에 결합되고, 다른 두 개의 핀들((I/O1)(핀 304) 및 (I/O2)(핀 306)은 측정 가능한 캐패시턴스(102)를 통하여 충전되고 델타 캐패시턴스(126)를 통하여 방전되거나 그 반대인 적분 캐패시턴스(108)를 포함하는 패시브 네트워크(109)에 결합된다. 적분 캐패시턴스(108)는 일반적으로 예상된 측정 가능한 캐패시턴스(102) 보다 큰 캐패시턴스를 나타내기 위하여 선택되고, 델타 캐패시턴스(126)는 최대 측정 가능한 캐패시턴스를 설정하기 위하여 선택된다. 다시, 특정 캐패시턴스 값들 및 관계들은 신호 핀들 및 패시브 네트워크(109) 구성요소들의 특정 배열일 수 있는 바와 같이 특정 실시예에 따라 가변할 수 있다. 도 3B는 예를들어 도 3A에 도시된 "병렬" 배열과 유사한 방식으로 동작하는 3개의 핀, 두 개의 캐패시터 센서(350)의 "직렬" 구성을 도시한다.
다양한 실시예들에서, 제어기(302)내의 하드웨어, 소프트웨어 및/또는 펌웨어 논리는 적당하게 시퀀스되고 입력/출력(I/O) 핀들(304,306 및 308)상에 배치되고 수신된 신호들을 제어함으로써 시그마 델타 측정 처리를 제어한다. 예시적인 동작에서, 제어기(302)는 핀(308)상 전압을 측정하여 적분 캐패시턴스(308) 전하를 적당히 샘플링한다. 다른 실행들에서 전압은 다른 노드들에서 측정될 수 있다. 도 1의 양자화기(110)의 입력에 대응하는 이런 전압은 디지털 입력 문턱값, 내장 ADC 또는 제어 회로(302) 내에서 이용할 수 있는 슈미트 트리거 입력을 사용하여 많은 실시예들에서 양자화될 수 있다. 다른 실시예들에서, 적당한 기준 값(112)(도 1)에 대해 핀(308)상 전압을 비교하기 위한 아날로그 비교기 회로가 제공될 수 있다. 비록 데이터 표현을 위한 관습들이 다양한 실시예들에서 가변할 수 있지만, 문턱값(핀 308) 보다 큰 적분 캐패시턴스(108)는 하나의 논리 값(예를들어 "1")과 연관될 수 있고, 문턱값 미만의 전압들은 다른 논리 값(예를들어, "0")과 연관될 수 있다. 이들 양자화된 데이터는 추후 처리를 위하여 적당하게 저장된다(단계 212 참조). 슈미트 트리거 입력과 같은 히스테리시스를 가진 입력이 양자화기(110)로서 사용되면, 도시된 방법의 상태들 0 및 1은 신호 핀(308)상 알려진 상태에서 히스테리시스를 떠난다는 것이 주의된다.
도 3A의 센서 회로(300)를 동작시키기 위한 예시적인 기술은 도 3C-D에 도시된다. 패시브 네트워크(109)의 동작을 제어하기 위하여, 실질적으로 일정한 충전 전압(예를들어, 배터리로부터 VDD 같은 전력 공급 전압, 또는 다른 기준 전압)은 도 3C-D에서 "상태 1"로서 도시된 실질적으로 일정한 길이의 시간 동안 측정 가능한 캐패시턴스(102)에 처음에 인가된다. 신호 핀(306)은 델타 캐패시턴스(126) 상에 유지된 임의의 전하를 제거하기 위하여 동일한 충전 전압으로 구동된다. 측정 가능한 캐패시턴스(102)에 인가된 전하는 "상태 2"에서 도시된 바와 같이 중간 하이 임피던스 또는 "개방 회로" 상태로 핀들(306 및 308)을 배치함으로써 측정 가능한 캐패시턴스(102)상에서 절연될 수 있다. 이런 중간 상태는 비록 상기 기술이 명시적으로 분리된 상태 없이 달성될 수 있지만 오버랩되지 않는 스위치 상태들을 나타낸다. 다른 전이부들은 다른 조정 하이 임피던스 상태들로 관리될 수 있다. 전하는 추후 상태 3에서 충전 전압(예를들어, 충전 전압이 "하이"이면 "로우" 상태를 인가함, 및 그 반대)에 반대인 핀(304)상 논리 상태 전압을 인가함으로써 측정 캐패시턴스(102)로부터 패시브 네트워크(109)로 추후 공유된다.
상기 기술에서, 회로(300)가 안정 상태에 접근할 때, 적분 캐패시턴스(108)(핀 304 참조)상 전압은 대략적으로 일정하게 유지되어야 하고 핀(308)(예를들어, 연관된 I/O의 VTH)의 문턱 전압과 거의 동일하여야 한다. 신호 핀(308)에서 전압은 신호 핀(304)이 로우로 구동될 때 입력 핀(308)의 문턱값에 비교적 근접하게 유지된다. 상태 4에서 샘플링될 때 양자화기(신호 핀 308)의 출력은 적분 캐패시턴스(108)상 전하의 측정치이다. 양자화기의 샘플된 출력에 따라(신호 핀(308)의 연관된 입력으로부터), 상태 5는 적분 캐패시턴스(108)상 전하를 변화시킨다. 양자화기(신호 핀(308))의 샘플된 출력이 문턱값을 초과하면, 상태 5A는 적분 캐패시턴스(108)로부터 전하를 제거하고; 문턱값을 초과하지 않으면, 전하가 제거되지 않는다(또는 무시할 수 있는 양만 제거됨)(상태 5B). 델타 전하가 배치되거나(패시브 네트워크(109)의 적분 캐패시턴스(108)상 전하 변화) 스킵된 후, 신호 핀(308)은 핀(308)상 추후 샘플링 동안 패시브 네트워크(109)상에 전하를 트랩하기 위하여 하이 임피던스 상태로 배치될 수 있다(상태 6). 양자화된 데이터가 얻어지고 저장될 때, 데이터는 측정 가능한 캐패시턴스(102)의 값을 결정하기 위하여 적당하게 필터, 디시메이트 또는 처리될 수 있다. 양자화기(예를들어, 신호 핀(308))가 히스테리시스를 가지는 경우, 상태 1은 입력 하이로 설정되어, 히스테리시스의 보다 낮은 문턱값이 출력을 결정한다.
다른 실시예에서, 적분 캐패시턴스(108)가 측정 가능한 캐패시턴스(102)를 통하여 방전되고 델타 캐패시턴스(126)를 통하여 충전되는 경우, 전하는 양자화기 문턱값 이하로 떨어질 때 충전된다. 다른 변형들에서, 양 또는 음의 전하들은 비 록 전하가 공유되지 않더라도 측정 가능한 캐패시턴스(102) 및 델타 캐패시턴스(126)를 통하여 적분 캐패시턴스(108)와 공유될 수 있고, 다른 노드들(예를들어 도 3A의 핀(304))은 문턱값 측정을 위하여 사용될 수 있다.
도 4A-B는 제어기(302) 상에 단지 두 개의 신호 핀들(304 및 306)을 가지고 시그마 델타 샘플링을 하는 유사한 구현예들을 도시한다. 도 4A 구현(400)에서, 패시브 네트워크(109)는 측정 가능한 캐패시턴스(102) 및 신호핀(306)에 결합된 절연 레지스터(402)와 직렬로 연결된 적분 캐패시턴스(108)를 포함한다. 도 4A 구현은 신호 핀들(304 및 306)에 결합된 델타 캐패시턴스(126)를 포함한다. 도 4A 구현(및 다른 구현들)은 전력 공급 노이즈 제거를 증가시키기 위하여 전력 공급 전압 및 절연 레지스터(402) 사이에 제 2 캐패시턴스(407)를 선택적으로 포함할 수 있다. 제 2 캐패시턴스(407)가 선택되어 전력 공급기상 노이즈가 도 1A에서 110으로서 표현된 양자화기의 문턱값(들)에 결합할 때 전력 공급기상 노이즈가 동일한 비율로 노드(403)에 결합한다. 전력 공급기 노이즈의 효과들을 감소시키기 위한 다른 기술들은 가능하고, 두 개의 예들은 도 9A-B에 도시된다. 도 9A는 캐패시턴스(407A)와 병렬이고 하나 이상의 적분 캐패시턴스들(108)에 결합된 캐패시턴스(407B)와 직렬의 레지스터(901)를 도시한다. 도 9B는 하나 이상의 적분 캐패시턴스들(108)에 결합된 전압 분할기를 형성하는 두 개의 레지스터들(903,905)을 도시하고 개별 제 2 캐패시턴스는 없다. 제 2 캐패시턴스(407A,B)를 포함하거나 도 9A-B에 도시된 것중 하나와 같은 대안을 사용하는 것은 특히 다중 적분 캐패시턴스들(108)을 가진 시스템들에 특히 유용하다. 비록 단지 하나의 적분 캐패시턴 스(108)가 제 2 캐패시턴스(407A,B) 및 대안들과 결합하여 도시되지만, 다중 적분 캐패시턴스들은 동일한 노드를 공유할 수 있다. 도 4B "직렬" 변형(400)은 적분 캐패시턴스(108)로부터 측정 가능한 캐패시턴스(102)를 분리하는 절연 레지스터(402)를 포함하는 패시브 네트워크(109)를 도시한다.
이들 양쪽 실시예들에서, 측정 가능한 캐패시턴스(102)는 적분 캐패시턴스(108) 및 절연 레지스터(402)에 의해 생성된 RC 시정수에 의해 실질적으로 차단되게 충분히 짧은 충전 펄스들로 충전된다. 충전 펄스는 측정 가능한 캐패시턴스 및 절연 레지스터의 RC 시정수보다 짧다. 이것은 측정 가능한 캐패시턴스(102)의 충전 및 적분 캐패시턴스(108)상 전압의 측정이 동일한 핀을 사용하여 발생할 수 있게 한다. 양쪽 실시예들에서, 신호 핀(304) 또는 핀(306)에서 측정된 전압은 델타 캐패시턴스(126)로부터의 전하가 적분 캐패시턴스(108)와 공유되는지 여부를 결정할 수 있다. 도 4A의 실시예에서, 신호 핀(306)은 측정 가능한 캐패시턴스(102)에 충전 전압을 인가하기 위하여 사용되고 신호 핀(304)은 델타 캐패시턴스(126)에 충전 전압을 인가하기 위하여 사용된다. 도 4B 실시예는 다르고, 신호 핀(306)은 적분 캐패시턴스(108)상 전하를 충전하기 위하여 델타 캐패시턴스(126)에 충전 전압을 인가하기 위해 사용되고, 신호 핀(304)은 측정 가능한 캐패시턴스(102)에 충전 전압을 인가하기 위하여 사용된다. 도 4B 실시예에서, 델타 캐패시턴스(126)로부터 공유하지 않고 측정 가능한 캐패시턴스(102)로부터 적분 캐패시턴스(108)로 다수 번 전하를 공유하거나, 측정 가능한 캐패시턴스(102)로부터 전하를 공유하지 않고 델타 캐패시턴스(126)로부터 적분 캐패시터스(108)로 전하를 공유하는 것은 간단하다.
이들 많은 실행들에서, "전류 제거" 전압은 충전 전압을 앞선다. "전류 제거" 전압의 타이밍은 제어되어, 상태 0에서 절연 레지스터(402)를 통하여 제거된 "기생" 전하의 양은 상태 1에서 절연 레지스터(402)를 통하여 적분 캐패시턴스(108)에 부가된 "기생" 전하의 양과 거의 동일하고, 측정 가능한 캐패시턴스(102)는 패시브 네트워크(109)와 공유하기 전에 적당한 충전 전압으로 유지된다. 이것은 절연 레지스터(402)에 대하여 보다 낮은 값 같이 패시브 네트워크(109)에 보다 낮은 임피던스를 허용하고, 측정 가능한 캐패시턴스 전하 타이밍 요구들을 변화시키지 않고 전체적으로 패시브 네트워크(109)에 대한 보다 빠른 시정수들을 허용한다.
측정 가능한 캐패시턴스(102)는 절연 레지스터(402)를 통하여 적분 캐패시턴스(108)와 전하를 공유한다. 레지스터에 의해 생성된 RC 시간 지연으로 인해, 이런 실시예는 도 4에 관련하여 기술된 3개의 핀 실시예 보다 전하를 공유하기 위하여 많은 시간이 소비될 수 있다. 그럼에도 불구하고, 센서를 실행하기 위하여 사용된 스위치들/논리 핀들의 수를 감소시킴으로써, 부가적인 센싱 채널들은 공통 칩상에 제공되어, 몇몇 실시예들에서 효율성을 개선시킨다.
도 4A-B에 도시된 예시적인 회로들은 임의의 수의 부가적인 특징들을 실행하기 위해 다양한 방식으로 변형될 수 있다. 제어기(302)가 비교적 정확한 타이밍을 가지는 실시예들에서, 예를들어 델타 캐패시턴스(126)는 종래 레지스터로 대체되고, "델타" 전하는 미리 결정된 시간 기간 동안 핀(304)(도 4B에서 핀 306)을 간단히 작동함으로써 적분 캐패시턴스(108)에 인가될 수 있다. 게다가, 절연 레지스 터(402)는 신호 핀(306)의 ADC 특징에 제공된 임의의 히스테리시스 효과들을 감소시키는데 유용할 수 있다.
도 4A에 도시된 동작 회로(400)의 하나의 기술은 도 4C의 상태도 및 도 4D의 타이밍 도에 도시된다. 이들 도면들을 참조하여, 측정 가능한 캐패시턴스(102)의 레벨을 검출하는 처리는 알려진(예를들어, 논리 로우) 상태(상태 0)로 신호 핀(306)을 배치함으로서 시작된다. 절연 레지스터(402)가 적분 캐패시턴스(108)에 RC 시정수를 생성하기 때문에, 핀(306)(도 4B의 핀 304)은 적분 캐패시턴스(108) 상에 저장된 전하의 양에 크게 영향을 미치지 않고 짧은 시간 기간 동안 각각의 판독 사이클 전에 알려진 상태(예를들어, 논리 로우 상태)로 배치될 수 있다. 적분 캐패시턴스(108)상 전하를 샘플링하기 전에 짧은 순간 동안에도 신호 핀(306)을 알려진 상태로 배치함으로써, 핀(306) 상 히스테리시스 양은 알려졌고, 제어기(302) 내에서 보상될 수 있다. 만약 상태들(0 및 1)의 타이밍이 제어되면, 이들 상태들 동안 레지스터(402)를 통하여 적분 캐패시턴스(108) 상으로 흐르는 기생 전하는 최소화될 수 있다.
측정 가능한 캐패시턴스(102)는 충전되고 델타 캐패시턴스(126)는 상태 1로 도시된 바와 같이 양쪽 핀들(304 및 306)을 알려진(하이) 논리 상태로 배치함으로서 제거된다. 전하는 추후 핀(306)을 하이 임피던스 상태(상태 2)로 함으로써 측정 가능한 캐패시턴스상에 트랩되고(trapped), 충분한 지연 시간은 추후 절연 레지스터(402)를 통하여 측정 가능한 캐패시턴스(102)로부터 적분 캐패시턴스(108)로 전하가 공유(예를들어 충전 또는 방전)되게 한다. 전하가 측정 가능한 캐패시턴 스(102)로부터 공유된 후, 델타 캐패시턴스(126)로부터의 "델타" 전하는 적분 캐패시턴스(108)(이전 상태 6에서)상에서 측정된 전압에 기초하여 인가되거나 인가되지 않는다. 도시된 실시예에서, "델타" 전하가 인가되는지 여부를 결정하는데 사용되는 전압 레벨은 시그마 델타 처리의 이전 반복으로부터 얻어졌다. 다른 실시예들에서, 전압은 "델타 전하"의 인가 및 공유 전에(예를들어 상태 3), 또는 검출 처리시 다른 포인트들에서 측정될 수 있다.
신호 핀 사용의 추가 감소들은 도 5에 도시된 센서(500)를 사용하여 실현될 수 있고, 여기서 측정 가능한 캐패시턴스(102), 및 적분 캐패시턴스(108) 및 절연 레지스턴스(402)로 구성된 패시브 네트워크(109)는 제어기(302)의 단일 신호 핀(306)에 결합된다. 도 4A의 구현과 유사하게, 도 5A 구현은 전력 공급 전압 및 절연 레지스턴스(402) 사이에 제 2 캐패시턴스(407), 또는 전력 공급 노이즈 제거를 증가시키기 위한 도 9A-B에 도시된 회로들 중 하나 같은 대안을 선택적으로 포함할 수 있다. 이 실시예에서, 측정 가능한 캐패시턴스(102)는 적분 캐패시턴스(108)상에 저장된 전하에 악영향을 감소시키거나 제거하기 위하여 절연 레지스턴스(402) 및 적분 캐패시턴스(108)에 의해 생성된 RC 시정수 미만의 기간들을 가진 전압 펄스들로 다시 충전된다. 측정 가능한 캐패시턴스(102)는 상기된 바와 같이 절연 레지스턴스(402)를 통하여 방전하고, "델타" 전하는 알려진 시간 기간 동안 절연 레지스턴스(402)를 통하여 전류를 구동하기 위하여 핀(306)상에 방전 전압을 배치하여 적분 캐패시턴스(108)에 인가된다. 센서(500)가 상기된 바와 같이 절연 레지스턴스(402)를 포함하기 때문에, 핀(306) 상 히스테리시스 대한 보상은 샘플링 전에 알려진 상태로 핀을 배치하여 유사하게 적용될 수 있다. 상태들 0 및 1 동안 레지스턴스(402)를 통과하는 기생 전류들은 충전 전압, 및 "전류 제거" 전압의 타이밍을 제어함으로써 최소화될 수 있다.
상기 회로를 동작시키기 위한 예시적인 기술은 도 5B 및 5C에 도시된다. 이들 도면들을 참조하여, 핀(306)은 충전 전압 이전 "전류 제거" 전압(예를들어 접지)을 제공하기 위하여 선택적으로 설정되고; "전류 제거" 전압의 길이는 선택되어 제거된 기생 전하의 양은 충전 펄스에 의해 부가된 기생 전하의 양과 거의 동일하다. 비교적 짧은 기간(네트워크의 RC 시정수와 비교하여)을 가진 전압 펄스들을 추후 인가함으로써, 측정 가능한 캐패시턴스(102)는 충전될 수 있고(상태 1), 절연 레지스턴스(402)를 통하여 적분 캐패시턴스(108)(상태 2)로 전하를 공유하게 된다. 전하 공유를 위한 충분한 시간이 경과된 후, 전하는 핀(306)상 전압을 샘플링하여 측정될 수 있고(상태 3), "델타" 전하는 측정된 전압에 기초하여 적당하게 적분 캐패시턴스(108)에 인가(또는 인가되지 않을 수 있음)될 수 있다(상태 4). 다시, "델타" 전하는 적분 캐패시턴스(108)상 전하에 목표된 변화를 형성하기 위하여 적당한 시간 동안 신호 핀(306)상에 적당한 전압을 인가하여 이 실시예에서 간단히 인가된다.
상기된 일반적인 구조들, 개념들 및 기술들은 많은 다른 방식들로 변형 또는 보충될 수 있고, 많은 등가의 다른 실시예들에 이용될 수 있다. 도 6A-B는 예를들어 상기된 기술들을 사용하여 다중 채널들상 캐패시턴스를 센싱할 수 있는 회로들의 두 개의 예들을 도시한다. 도 6A를 참조하여, 예시적인 두 개의 채널 위치 센 서(600)는 상기된 측정 가능한 캐패시턴스(102)에 각각 해당하는 두 개의 센싱 전극들(602,604)에 도시된다. 손가락, 스타일러스 또는 다른 물체가 전극(602,604)에 접근할 때, 노드의 캐패시턴스들은 물체의 존재와 상관될 수 있는 방식으로 변화한다. 언급된 다른 방식에서, 어느 하나의 전극(602,604)에 근접하거나 접촉하는 물체의 존재는 전극 채널의 캐패시턴스를 측정하여 결정될 수 있다.
센서(600)의 각각의 채널(A 및 B)에 사용된 센싱 방법은 상기 도 4A와 관련하여 기술된 두 개의 핀 센서(400)와 유사하다. 다른 실시예들은 물론 여기에 기술되거나 참조된 임의의 다른 기술들을 사용할 수 있다. 도 6A의 예시적인 실시예에서, 전압은 각각 제어기(302)의 핀들(306 및 310)을 통하여 전극들(602 및 604)에 인가된다. 각각의 전극(602,604)은 절연 레지스터(402A,402B)(각각)을 통하여 적분 캐패시턴스(108A,108B)와 전하를 공유하도록 허용된다. 각각의 적분 캐패시턴스(108A-B)상에 유지된 전하 레벨들은 신호 핀들(306 및 310) 전압을 양자화함으로써 샘플링되고, 델타 캐패시턴스(126A-B)로부터 필요한 임의의 "델타" 전하는 연관된 적분 캐패시턴스상 전하를 변경하기 위하여 신호 핀들(304 및 308)의 조정을 통하여 인가된다.
심지어 추가적으로, 센싱 채널들의 대칭성은 공유된 구성요소들을 가진 실시예들을 기능하게 한다. 예를들어, 임의의 적분 캐패시턴스들, 델타 캐패시턴스들, 및/또는 레지스턴스들은 다중 센서 채널들 사이에서 공유될 수 있다. 하나의 예시적인 실시예는 도 6B에 도시된다. 이런 공유된 구성요소들의 사용은 전체 시스템의 비용 및 크기를 크게 감소시킬 수 있다. 정말로, 다양한 기술들은 다른 실시예 들의 넓은 어레이를 가로질러 패시브 네트워크(109) 내 제어기(302) 상 신호 핀들 및/또는 임의의 독립된 구성요소들을 공유하기 위하여 실행될 수 있다.
공통 제어기(302)상 다중 센싱 채널들을 실행함으로써, 다수의 효율성들은 구현될 수 있다. 주로, 측정 가능한 캐패시턴스를 위한 센싱 전극들 및 델타 캐패시턴스들을 위한 다른 전극들은 표준 인쇄회로기판(PCB)상에 손쉽게 형성될 수 있어서, 이들 소자들의 중복은 제조 측면에서 비교적 저렴하다. 상기 적분 캐패시턴스(108) 및 절연 레지스턴스(402) 같은 특정 구성요소들은 적당한 독립된 구성요소들에 충분할 수 있다. 유사하게, 델타 캐패시턴스의 정확도는 독립된 구성요소로서 구현될 수 있는 것이 관심사이다. 몇몇 실시예들에서, 하나 이상의 절연 레지스턴스들(402)은 도전 링크가 PCB 처리들에 사용된 통상적인 재료들 보다 높은 레지스턴스를 가지는 경우 잉크 처리 또는 등등을 사용하여 PCB상에 형성될 수 있다. 이것은 절연 레지스턴스(402)의 정확한 값이 통상적으로 직접 시스템의 정확도 또는 성능에 영향을 미치지 않기 때문에 많은 실시예들에서 충분할 수 있다. 측정 가능한 캐패시턴스(102)가 비교적 작은 경우, 절연 캐패시턴스(108)는 폴리이미드 가요성 인쇄 회로 또는 등등의 사용을 통하여 PCB에서 제조 가능할 수 있다. 결과적으로, 상기된 다양한 많은 특징들은 종래 제조 기술들 및 구조들을 사용하여 쉽게 실행될 수 있다. 게다가, 요구된 신호 핀들의 총 수 및 패시브 네트워크(109) 구성요소들의 수는 임의의 종류의 시간, 주파수, 코드 또는 다른 멀티플렉싱 기술을 통하여 추가로 감소될 수 있다.
임의의 수의 종래 패턴들에 센싱 전극들(602,604)을 배열하는 것은 많은 다 양한 타입의 센서 레이아웃들(하나, 둘, 또는 그 이상의 차원의 터치패드 어레이들에서 발견된 다중 차원 레이아웃들 포함)이 처리되게 한다. 선택적으로, 다중 "버튼" 타입 터치 센서들은 다양한 채널들로부터 쉽게 형성되고, 임의의 수의 다른 센서 레이아웃들은 생성될 수 있다.
게다가, 여기에 기술되고, 다중 채널 적분의 안정성과 결합된 다양한 시그마 델타 센싱 기술들은 보호(guard) 신호들의 매우 효율적인 애플리케이션을 위하여 제공한다. 공통 제어기(302)에 다중 센서 채널들(602,604)의 접속은 신호 채널들이 센싱되는 동안 보호 전극(604)에 보호 신호가 인가되게 한다. 일반적으로 말하면, 다른 전극들 및 외부 센서(600,650)로부터 가짜로 수신된 다른 신호들을 포함하는 원하지 않는 전기 신호들로부터 각각의 센서 전극(602,604)을 분리하는 것은 바람직하다. 센서(600) 내 채널들 각각이 공통 참조 및 논리 전압들로 쉽게 실행될 수 있기 때문에, 다양한 센서 전극들(602,604)상에서 관찰된 통상적인 전압 값들이 시간에 따라 평균되어 서로 대략 동일하게 되는 것이 쉽게 가정될 수 있다. 비활성 기간들 동안 낮은 임피던스 소스로부터 다양한 전극들로 보호 신호를 인가함으로써, 가짜 효과의 양은 감소될 수 있다. 실제로, 단일 보호 신호는 유사한 센싱 전극 전압 스위칭을 가진 모든 센서 전극들에 효과적일 수 있다.
낮은 임피던스 전압 소스는 전압 분할기(또는 보다 일반적으로 임피던스 분할기)의 낮은 임피던스 레그가 보다 높은 임피던스 레그(leg)를 통하여 관리되는 것과 같이 노드에서 다른 결합된 신호들을 관리한다. 즉 전압 소스들의 수집을 위하여 만약 가장 낮은 임피던스가 모든 다른 소스들의 병렬 임피던스보다 실질적으 로 작으면, 가장 낮은 임피던스 소자에 의해 관리되는 단일 테브난(Thevenin) 임피던스 및 단일 테브난 전압으로서 근사화될 수 있다는 것을 말한다. 이런 실시예의 목적들을 위하여, 기준 전압의 출력 임피던스, 신호 핀 출력, 스위치, 또는 I/O 출력은 다른 소스들이 고려된 주파수 범위들에서 무의미한 노드에서 충분히 낮은 임피던스를 가질 수 있다. 유사하게, 적분 캐패시턴스의 하나의 가까운 측면에 결합된 노드는 적분 캐패시턴스의 다른 먼쪽 측면이 낮은 임피던스(예를들어, 기준 전압 등)으로 구동될 때, 다른 용량적으로 결합된 소스들을 관리하는 충분히 높은 캐패시턴스(및 낮은 임피던스)를 가진다. 즉 적분 캐패시턴스는 먼쪽 단부가 낮은 임피던스 소스로 구동될 때, 전압을 설정하고 가까운 단부에서 다른 보다 높은 임피던스 소스로부터 대부분의 전하를 흡수한다. 명확하게, 네트워크내 주 임피던스는 고려된 시간 기간(또는 주파수)에 따른다. 따라서 오랜 시간 크기들(예를들어, 공유)에서 적분 캐패시턴스와 직렬의 레지스턴스는 주 낮은 임피던스 소자처럼 적분 캐패시턴스의 상태를 변화시키지 않을 수 있고, 짧은 시간 크기들(예를들어, 방전)에서 노드상 측정 가능한 캐패시턴스의 임피던스는 직렬 레지스턴스로 인해 관리할 수 있다. 적당한 노드 및 적당한 속도로 스위치를 작동함으로써 주 낮은 임피던스 소자는 선택될 수 있고, 전하는 적당하게 지향된다.
비록 보호 기술들이 실시예에 따라 선택적이고 상당히 가변할 수 있지만, 하나의 기술은 충전 기간 동안 작동 전극(예를들어 전극(602 또는 604))에 인가된 전압과 대략 동일한 보호 전극(605)에 보호 전압을 인가하는 것을 포함한다. 작동 센서 전극으로부터 연관된 적분 캐패시턴스(예를들어, 센서(600)를 위한 캐패시턴 스(108A 또는 108B) 및 센서(650)를 위한 캐패시턴스(108))(도 2의 단계(204))로 전하 전달의 종료 전에, 보호 전극(605)에 인가된 전압은 작동 센서 전극 및 연관된 적분 캐패시턴스(작동 센서 전극 및 연관된 적분 캐패시턴스는 통상적으로 전하 공유가 발생할 때 동일한 전압에 접근할 것이다)상 전압과 거의 동일하게 변화된다. 연관된 양자화기(예를들어, 신호 핀, 동일한 구성요소상 I/O)의 문턱 전압은 피드백 루프가 제어될 때 양자화기의 문턱 전압이 연관된 캐패시턴스상 전압과 거의 동일하기 때문에, 도 6B에 도시된 것과 같은 시스템들의 연관된 적분 캐패시턴스상 전압에 대한 프록시로서 보호 전압을 제어하기 위하여 사용될 수 있다. 선택적으로, 임피던스 분할기는 임피던스 분할기 출력 감도가 양자화기 문턱 감도와 유사하게 전력 공급과 비례할 때 전력 공급 가변 감도를 감소시키기 위하여 사용될 수 있다; 이런 임피던스 분할기의 예는 도 6A에서 레지스턴스들(606, 608)에 의해 형성된 전압 분할기에 의해 도시된다. 다른 실행에서, 보호 스윙(및 보호 전극으로부터 전달된 전하)은 전하 전달 처리의 하나의 반복에서 다른 반복(전하 전달 처리는 인가 단계, 공유 단계 및 변화 단계를 포함한다)으로 변화할 수 있다. 이런 보호 전압 스윙은 센싱 전극상에서 처럼 동일한 전압 스위칭으로 평균될 수 있다. 만약 보호 스위칭 변화가 몇몇 경우들에서 영의 보호 스위칭을 가지며 다른 경우들에서 일정한 값을 가지는 것을 포함하면, 이것은 임의의 추가 구성요소들을 요구하지 않는 펄스 코드 변조 보호 기술을 수행하게 한다. 보호 전극 전압 및 센싱 전극 전압 사이의 오프셋은 캐패시턴스만을 통한 전하 전달 동안 전압 변화가 중요하기 때문에 보호의 유용성에 영향을 미치지 않는다.
비록 센서(600)가 두 개의 레지스턴스들(606 및 608)을 사용하는 임피던스 분할기를 사용할지라도, 이것이 사용될 수 있는 임피던스 분할기 타입의 단순 하나의 예인 것이 주의되어야 한다. 특히, 통상적인 임피던스 분할기는 직렬의 두 개의 패시브 임피던스들을 포함하고, 각각의 패시브 임피던스는 적어도 두 개의 노드들에 결합된다. 이들 노드들 중 하나는 양쪽 임피던스들이 결합하는 공통 노드이다. 공통 노드는 임피던스 분할기의 출력을 제공한다. 임피던스 분할기의 출력은 시간에 따라 "공유되지 않은 노드들"에 인가된 전압들 및/도는 전류들의 함수이다. 임피던스 분할기들의 간단한 예들은 두 개의 캐패시턴스들 또는 두 개의 레지스턴스들(예를들어, 레지스턴스들 606 및 608)을 포함하는 전압 분할기들이다. 그러나, 보다 복잡한 임피던스 분할기들은 사용될 수 있다. 이들 복잡한 임피던스 분할기들은 매칭되지 않은 캐패시턴스들, 또는 직렬 또는 병렬의 인덕턴스들을 포함할 수 있다. 게다가, 개별 임피던스들은 캐패시티브, 레지시티브 및 인덕티브 특성들의 결합을 가질 수 있다.
보호 전압들은 적당한 신호 핀들(604(도 6A) 또는 310(도 6B))과 연관된 특징들을 사용하여 인가될 수 있다. 도 6A의 실시예에서, 예를들어 전력 공급(VDD)으로부터 전압 분할기는 레지스턴스들(606 및 608)을 사용하여 생성되고, 핀(602)은 보호 전극(605)에 인가된 두 개의 분리된 전압들을 생성하기 위하여 전압 분할기 회로의 안팎으로 레지스턴스(608)를 효과적으로 스위칭한다. 도 6B에 도시된 실시예는 레지스턴스(608) 및 캐패시터(614)를 포함하는 분할기 회로를 도시하고, 신호 핀(310)은 충전 전압 또는 문턱 전압으로 감소(전하를 공유할 때 도 5A에 도시된 회로가 수행하는 방법과 유사하게 작동)로 보호 전극(605)에 인가된 보호 전압을 제어한다. 보호 전압을 구동하는 임피던스는 가장 효과적인 보호를 위하여 보호 전극에 대한 총 센서 결합 임피던스 미만일 수 있다. 센서 또는 기준 채널을 추적하는 버퍼들 또는 연산 증폭기들(OP-AMP) 같은 액티브 아날로그 구성요소들을 포함하는 다양한 다른 보호 기술들은 사용될 수 있다. 비록 도 6A-B가 일반적으로 상기 도 4A-D와 관련하여 기술된 실시예들에 기초하지만, 보호 개념들은 캐패시턴스 센서들의 넓은 어레이를 가로질러 인가될 수 있다. 그럼에도 불구하고, 보호는 모든 실시예들에서 발견될 수 없는 선택적 특징이다.
많은 다른 센싱 방법들은 다중 센싱 채널들을 가로질러 독립된 구성요소들 및/도는 제어기(102)상 논리 핀들의 공유를 사용한다. 도 6B에 도시된 센서(650)는 예를들어 간단한 기술을 나타내어 델타 캐패시턴스(126) 및 적분 캐패시턴스(108)는 두 개의 센싱 전극들(602 및 604) 사이에 공유된다. 도 7A에 도시된 센서(700)는 유사하게 델타 캐패시턴스(126)를 인가하기 위한 신호 핀(308)이 두 개의 센싱 채널들(측정 가능한 캐패시턴스들 102A-B에 의해 표현됨) 사이에 공유될 수 있는 간단한 기술을 도시한다. 이 실시예에서, 센서(700)는 도 3B와 관련하여 상기되었지만 공통 신호 핀(308)을 통하여 제공된 델타 캐패시턴스들(126A-B)의 측면들에 전하 피드백을 가진 센서(350)와 유사한 방식으로 동작된다. 일반적으로, 이런 실시예는 특정 적분 캐패시턴스(예를들어, 108A 또는 108B)가 대응하는 델타 캐패시턴스(126A 및 126B)상 전이에 민감한지 아닌지 여부를 결정하기 위하여 가변한다. 특히, 각각의 적분 캐패시턴스는 적분 캐패시턴스의 측면이 낮은 임피던스 에서 구동되는 것에 따라 측정 가능한 캐패시턴스 또는 델타 캐패시턴스로부터 전하를 선택적으로 공유하거나 전하 전달을 차단할 수 있다. 따라서, 각각의 델타 캐패시턴스는 측정 가능한 캐패시턴스에 영향을 미치지 않고 전이될 수 있고, 신호 핀(308)은 핀 수를 감소시키는 다중 센서들과 공유될 수 있다. 트랜스캐패시티브 시스템에서 구동된 센싱 전극(예를들어 도 8A의 802)은 다중 센서들과 공유될 수 있다. 이들 개념들은 다중 측정 가능한 캐패시턴스들(102) 사이의 구성요소 및/또는 신호 핀 재사용을 추가로 개선하기 위하여 임의의 수의 부가적인 센싱 채널들에 유사하게 적용될 수 있다.
도 7B는 센서(700)에 대한 예시적인 상태 시퀀스를 도시하는 상태 도면(750)을 포함한다. 도 7A 및 7B를 함께 참조하여, 제 1 상태 1은 핀들(306 및 310)과 연관된 I/O들을 사용하여 적분 캐패시턴스들에서 전압을 측정(양자화)하면서, 핀들(304 및 312)을 0으로 설정함으로써 측정 가능한 캐패시턴스들을 방전한다. 도시된 실시예에서 핀들(304 및 306)에 대한 상태도의 전이부들은 핀(306)의 전압이 상태 1 동안 하이(양자화된 데이터 1)를 측정한 것을 가리키고, 핀들(310 및 312)에 대한 상태도의 전이부들은 상태 1 동안 로우(측정된 데이터 0)을 측정했다는(310) 것을 가리킨다. 이들 다른 상태 전이부들은 각각의 측정들에 따른 상태들(5-8)에서 다른 델타 전하 전달들을 유발한다. 상태 8에서 핀들(304 및 312)의 이전 측정 및 이전 상태에 따라, 하이에서 로우 임피던스로 전이는 상태 1에서 발생되었다. 상기 전이로 인한 핀들(306 및 310)에서의 임의의 전압 스위칭은 몇몇 전하가 기생 캐패시턴스들뿐 아니라 델타 캐패시턴스들(126A-B)로부터 각각의 적분 캐패시턴스(108A-B)로 공유하게 한다. 이것은 측정 가능한 캐패시턴스의 결정시 오프셋을 유발할 수 있지만, 작고 일정하다면 감산되고 동적 범위상 충격은 최소화될 것이다.
제 2 상태 2는 중간 하이 임피던스 상태를 포함한다. 이 상태에서, 신호 핀들(304,306,310 및 312)은 하이 임피던스 상태에 일시적으로 모두 유지되고, 핀(308)은 낮은 델타 캐패시턴스들(126A-B)을 구동한다. 이것은 캐패시터들의 전하를 일시적으로 트랩하기 위한 다양한 캐패시터들을 분리하는 중간 상태를 발생시킨다. 이것은 캐패시터상 원하지 않는 전하를 부주의하게 설정할 수 있는 오버랩핑 신호들이 없는 것을 보장한다.
제 3 상태 3은 논리 하이 전압에 델타 캐패시턴스들(126A-B)에 결합된 적분 캐패시턴스들(108A 및 108B)의 전극을 둔다. 이것은 측정 가능한 캐패시턴스들(102A-B)상 전압이 각각의 적분 캐패시턴스들(108A-B) 전하를 변화시키고 공유하게 한다. 동시에 델타 캐패시턴스들(126A-B)을 통하여 결합된 로우 임피던스 전하 전달로 신호 핀들(306 및 308)을 구동하는 것은 차단된다.
제 4 상태 4는 이들 캐패시터들의 양쪽 측면들이 핀들(306,308 및 310)에 의해 동일한 논리 하이 전압으로 설정되기 때문에 델타 캐패시턴스들(126A 및 126B)상 전하를 소거한다.
제 5 상태 5는 적분 캐패시턴스(108A)상에 전하를 홀딩하는(holding) 하이 임피던스 상태에 핀(306)을 둔다. 이것은 다음 상태(5)로 전이 전에 측정 가능한 캐패시턴스(102A)에 대한 신호 핀(304)상에서 중간 하이 임피던스 상태이고 적분 캐패시턴스(108A)상에 바람직하지 않게 전하가 설정되는 것을 방지한다. 1의 양자화된 데이터 측정과 함께 핀(306)에 전압을 가진 적분 캐패시턴스(108A)에 결합된 I/O만이 분리되었다는 것이 주의된다. 0의 양자화된 데이터 측정과 함께 핀(310)에 전압을 가진 적분 캐패시턴스(108B)에 결합된 핀(310)은 적분 캐패시턴스가 델타 캐패시턴스(126B)에 의해 전하 변형을 요구하지 않기 때문에 논리 하이 전압으로 구동되어 유지된다.
제 6 상태 6은 델타 전하가 추후 단계(7)에서 델타 캐패시턴스(126A)를 통하여 적분 캐패시턴스(108A)로 전달될 수 있도록 신호 핀(304)을 로우 논리 레벨로 구동한다. 핀(310)은 126B 및 108B 사이의 델타 캐패시턴스 전하 전달을 차단하는 논리 하이 레벨로 구동되어 유지된다는 것이 주의된다. 또한 핀(304) 상에서 이런 로우 논리 레벨 전이는 전하가 이미 기술된 바와 같이 추가 단계(1) 보다 오히려 이런 단계에서 기생 캐패시턴스들 및 델타 캐패시턴스들로부터 공유하게 한다.
제 7 상태 7은 적분 캐패시턴스(108B)상 전하가 실제로 영향을 받지 않는 동안 적분 캐패시턴스(108A)로부터 델타 캐패시턴스(126A)를 통하여 전하를 제거하기 위하여 핀(308)상 전압을 전이시킨다.
최종 상태 8은 단계 7에서 전하 변형을 요구하지 않고, 다음 단계들에서 공유를 위한 준비를 위하여 적분 캐패시턴스들(예를들어 108B)에 대하여 제 2 중간 하이 임피던스 상태를 포함한다. 이것은 다시 이들 캐패시터들에서 전하를 일시적으로 트랩하기 위하여 다양한 캐패시터들을 분리시킨다.
완료된 최종 상태 8에서, 방법은 단계 1로 리턴하고 상태들(1-8)은 다시 실 행된다. 이런 시퀀스가 측정 가능한 캐패시턴스들(102A)의 결정에 적당한 적분 캐패시턴스들(108A-B)상 전압 및 양자화된 데이터(예를들어 0 또는 1)의 핀들(306 및 308)상 측정으로부터 발생하는 것이 주의되어야 한다. 측정 가능한 캐패시턴스(102A) 및 핀들(304 및 306)뿐 아니라, 측정 가능한 캐패시턴스(102B) 및 핀들(310 및 312)에 대한 단계들의 시퀀스는 예시적인 단계 1에서 핀들(306 및 310)상 전압의 특정 측정(및 양자화)의 예이고, 상태들의 어느 하나의 시퀀스는 측정 사이클의 반복시 측정에 따라 측정 가능한 캐패시턴스 및 적분 캐패시턴스 어느 하나에 제공될 수 있다. 통상적으로, 측정 가능한 캐패시턴스의 측정시 상태들의 양쪽 시퀀스들은 반복된 핀들에서 발생하고 양쪽 타입의 결과적인 양자화 데이터(예를들어, 0 및 1)는 측정 가능한 캐패시턴스를 결정하기 위하여 사용된 임의의 결과의 일부일 것이다.
이런 실시예가 몇몇 장점들을 조장하는 것이 주의되어야 한다. 예를들어, 공통 노드(즉, 핀 308)가 항상 구동되기 때문에, 기생 캐패시턴스의 효과는 상당히 감소될 수 있다. 둘째, 센서(700)는 병렬로 샘플링될 수 있기 때문에(즉, 동시에 다중 I/O를 양자화함) IO 상태들을 적용하고 다중 캐패시턴스들을 샘플링하는 사이클들의 수를 감소시킬 수 있다. 마지막으로, 많은 측정 가능한 캐패시턴스들이 검출될 대 상당히 작은 IO들을 허용할 것이다. 이런 실시예는 적분 캐패시턴스 전하 측정들 동안 측정 가능한 캐패시턴스들(즉, 핀들 304 및 312)에 결합된 노드들을 접지함으로써 핀들(304 및 312)에 결합된 측정 캐패시턴스들 또는 다른 연관된 기생 캐패시턴스들에 의해 결합된 외부 노이즈에 대한 민감성은 감소할 수 있다.
측정 가능한 캐패시턴스가 로컬 시스템 접지에 관련하여 측정된 소위 "절대 캐패시턴스" 센서들을 상기 도시된 실시예들이 일반적으로 강조하지만, 유사한 개념들은 다른 타입의 캐패시턴스 센서들에 적용될 수 있다. 예를들어 도 8A는 소위 "구동 캐패시턴스" 또는 "트랜스캐패시티브" 센서들과 작동하도록 설계된 다른 실시예의 센서(800)를 나타낸다. 센서(800)는 적분 캐패시턴스(108)가 델타 캐패시턴스(126) 및 측정 가능한 캐패시턴스(102)와 직렬이기 때문에 "직렬" 센서이다. 도 8A에 도시된 실시예에서, 측정 가능한 캐패시턴스(102)는 두 개의 독립된 전극들(802, 804)에 의해 형성되고, 상기 전극 각각은 제어기(302)의 신호 핀들(304,306)을 사용하는 전압으로 구동될 수 있다. 파형이 "구동" 전극(802)상에서 구동되기 때문에, 전극들(802 및 804) 사이의 캐패시티브 결합은 전극들(802,804) 및 적분 캐패시턴스(108)를 포함하는 패시브 네트워크(109) 사이에 전달된 전하를 센싱하기 위하여 상기된 시그마 델타 센싱 기술들을 사용하여 검출될 수 있다. 결과적으로, "구동" 및 "센싱" 전극 사이의 캐패시티브 결합의 변화에 의존하는 센서들은 큰 변형 없이 상기된 개념들을 쉽게 실행할 수 있다. 이전에 기술된 바와 같이 트랜스캐패시티브 측정 가능한 캐패시턴스들은 전극들(802 및 804)에 근접한 소자들을 사용하여 총 복합 유효 캐패시턴스들을 생성하기 위하여 임의의 수의 다른 도전체들 및/또는 유전체들에 의해 영향을 받을 수 있다. 게다가, 델타 캐패시턴스를 위하여 기술되고 상태도(750)에 도시된 것과 유사한 충전 사이클의 반복 동안 공유 단계의 위상 시프트는 트랜스캐패시티브 센서들에서 "구동" 전극과 전하 공유를 차단하거나 허용하도록 실행될 수 있다.
도 8B는 센서(800)에 대한 예시적인 상태 시퀀스를 도시하는 상태도(825)를 포함한다. 도 8A 및 8B를 함께 참조하여, 제 1 상태 1에서 델타 전하는 신호 핀(310)상 I/04의 상태를 변화시킴으로써 델타 캐패시턴스(126)(Cd)를 통하여 적분 캐패시턴스(108)에 부가될 수 있다. 상태 1에서 로우로부터 하이 논리 레벨들(또는 로우로 유지)로 310상 논리 상태의 이런 변화는 이전 상태 7에서 핀(308)에 적분 캐패시턴스(108)상 전압의 이전 양자화 중 F(VCI)의 함수에 따른다. 일 실시예로서, 만약 적분 캐패시턴스(108)가 이전 사이클(즉, 적분 캐패시턴스상 전하가 로우이고, 전압이 목표된 것보다 작게 강하)에서 신호 핀(308)의 I/03에 대한 문턱 전압(VTH) 보다 높으면 함수 F(VCI)에서, 핀(310)은 로우로 유지된다. 대신, 적분 캐패시턴스(108)의 전압이 문턱 전압(즉, 적분 캐패시턴스상 전하가 하이이고 전압은 목표된 것보다 높게 강하) 보다 낮으면, 핀(310)은 델타 캐패시턴스(126)를 통하여 적분 캐패시턴스(108)로부터 전하를 제거함으로써 308에서 전압을 상승시키도록 하이로 구동된다. 전하 전달 처리의 각각의 반복시, 전하는 또한 적분 캐패시턴스에 전하를 부가하는 로우에서 하이로의 I/O1 전이들로서 전극들(802 및 804) 사이 측정 캐패시턴스(Cx)(102)를 통하여 전달된다. 측정가능한 캐패시턴스(102)를 통하여 전하를 부가하고 시그마 델타 시스템의 제어하에서 델타 캐패시턴스(126)를 통하여 전하를 제거함으로써, 적분 캐패시턴스(108)상 전하는 음의 피드백 제어에 의하여 대략적으로 일정하게 유지된다.
따라서, 상태 1은 핀(308)상 적분 캐패시턴스의 I/O3에서 이전 전압 측정치 에 기초하여 델타 캐패시턴스(126)를 사용하여 적분 캐패시턴스(108)로부터 전하를 제거하거나(즉, 1a) 제거하지 않는(즉, 1b)다. 이런 조치는 다른 실시예들에서 다양한 방식으로 행해질 수 있고, 적분 캐패시턴스상 전압의 측정은 핀(306)을 사용할 수 있다.
상태 2는 적분 캐패시턴스(108)의 양쪽 측면들(즉, 신호 핀들 306 및 308)상 중간 하이 임피던스 상태이다. 이것은 적분 캐패시턴스(108)상 적분된 전하를 트랩하여 신호 핀들의 출력들상 임의의 타이밍 에러들은 그 위 전하를 변화시키지 않는다. 핀(304)은 로우로 구동되어 유지되고, 핀(310)은 이전 상태로 유지된다.
상태 3에서 신호 핀(308)은 로우 논리 상태(예를들어, 접지)로 설정된다. 핀(308)상 전압이 이전 상태 7에서 측정되고, 신호 핀(308) 및 I/O3와 연관된 입력의 문턱값에 가까워야 하는 것이 주의된다. 논리 로우 상태로 308을 구동하고 적분 캐패시턴스(108)의 한쪽 측면상 전압을 변화시킴으로써 센싱 전극(804)의 전압은 변화하고 적분 캐패시턴스(108)는 측정 가능한 캐패시턴스(102)뿐 아니라 신호 핀(306)의 노드 및 센서(804)에 결합된 임의의 다른 기생 캐패시턴스와 전하를 공유한다. 이런 예시적인 경우에서 측정 가능한 캐패시턴스(102)와 공유된 전하는 이것이 모든 실행들의 경우에 필요하지 않지만 다음 단계에서 핀(304)상 I/O1을 하이로 구동함으로써 전하가 전달되는 방향과 동일한 방향을 가진다. 804상 임의의 전압 변화로 인한 기생 캐패시턴스로부터 적분 캐패시턴스(108)상에 공유된 전하는 비록 이 실시예가 트랜스캐패시티브 센서로서 기능하는 것으로 의미되지만 이 명세서에서 기술된 "절대 캐패시턴스" 센서들 처럼 발생한다. 이런 기생 전하는 적분 캐패시턴스(108) 상에 공유되고, 이 실시예에서 전하를 부가하여, 핀(308)에서 적분 캐패시턴스(108)상 측정된 전압을 감소시킨다.
제 4 상태 4에서, 전하는 논리 로우에서 논리 하이 전압으로 핀(304)상 I/O1이 변화할 때 전극(804)으로부터 적분 캐패시턴스(108)로 공유되고, 델타 캐패시턴스(126)상 임의의 전하는 소거된다. 특히, 이런 상태에서 핀(304)은 핀(310)이 로우로 가는 동안 하이로 구동된다. 이것은 전하가 측정 가능한 캐패시턴스(102)(Cx)를 통하여 전극(804)으로부터 적분 캐패시턴스(108)로 공유되게 한다. 동시에 신호 핀(310 및 308)에서 델타 캐패시턴스(126)의 양쪽 측면들 상 전압들은 로우로 구동된다. 핀(308)에서 노드가 로우 임피던스이기 때문에, 전하는 이런 단계에서 델타 캐패시턴스(126)를 통하여 적분 캐패시턴스(108)로 전달되지 않는다.
제 5 상태 5는 적분 캐패시턴스(108)의 양쪽 측면들을 분리하는 다른 하이 임피던스 상태이다.
제 6 상태 6은 센싱 전극(804)을 통하여 결합된 공유 전하를 차단하기 위하여 측정 가능한 캐패시턴스(Cx)의 센싱 전극(804)을 논리 하이 전압으로 구동하고, 델타 캐패시턴스(126)와 공유를 허용한다. I/O2의 신호 핀(306)상에서 로우 임피던스를 구동하는 것은 다음 측정 단계 동안 그 전극에 결합된 임의의 노이즈로부터 적분 캐패시턴스(108)를 차단한다. 이것은 전하가 신호 핀(308)에 접속된 노드를 가진 적분 캐패시턴스(108) 및 델타 캐패시턴스(126)를 통하여 공유되게 한다. 그러나, 전극(804)상에 논리 하이 전압을 구동함으로써, 308 신호 핀 노드에서 전압은 변화된다. 이것은 전하가 핀(308)상 임의의 기생 캐패시턴스를 통하여 적분 캐 패시턴스(108)와 공유되게 한다. 비록 다른 실시예들의 경우 필요하지 않지만, 전하는 신호 핀(310)이 이 실시예에서 로우 임피던스로 구동되기 때문에 델타 캐패시턴스(126)와 공유된다. 상태 3에서 측정 가능한 캐패시턴스의 공유와 달리, 이런 기생 전하는 신호 핀(310)이 적분 캐패시턴스상 전하를 변화시키기 위하여 상태 1의 다른 전압으로 구동될 때 델타 캐패시턴스(126)를 통하여 전달되는 전하와 반대 방향일 것이다. 전압 변화 및 기생 및 델타 캐패시턴스의 크기와 비례하는 몇몇 전하는 공유할 것이고 적분 캐패시턴스(108)상 전압을 증가시키고 핀(308)에서 측정된 전압을 감소시킨다. 이것은 만약 핀(310)이 하이 임피던스 상태에 놓이면 크게 감소될 수 있다(단지 기생 캐패시턴스들만). 하이 구동(306)으로 인하여 308상 전압 전이가 단계 4에서 전하를 감산하기 위하여 사용된 310상 전압 전이보다 작으면, 순수 전하는 트랜스캐패시티브 시그마 델타 처리시 델타 캐패시턴스(126)에 의해 감사될 수 있다.
제 7 상태 7은 적분 캐패시턴스(108)상 전압을 측정한다. 하이 임피던스 상태에서 핀(308)으로 인해, 적분 캐패시턴스(108)상 전압(적분 전하로 인함)은 신호 핀(306)에 의해 센싱 전극상에서 구동되는 전압과 관련하여 핀(308)에서 측정될 수 있다. 이런 측정은 양자화된 결과를 제공하기 위하여 문턱 전압(VTH)과 적분 캐패시턴스(108)에서의 전압의 비교를 포함할 수 있다. 적분 캐패시턴스(108)상 전압의 결과적인 측정(즉, 문턱 전압 VTH보다 높은지 여부)은 적분 캐패시턴스상 전하가 델타 캐패시턴스(126)에 의해 충전될 수 있는 방법을 결정하는 상태들 1-3 동안 사 이클의 다음 반복에서 F(VCI)에 사용될 것이다.
따라서, 상태들 1-7의 반복된 실행은 적분 캐패시턴스(108)상 전하의 시그마 델타 폐루프 제어를 발생시키고, 양자화된 결과들의 필터된 측정은 전극들(802 및 804) 사이의 트랜스캐패시턴스를 측정하기 위하여 사용될 수 있다. 이런 측정된 트랜스캐패시턴스는 센서에 관련하여 임의의 다른 목적을 위하여 물체의 근접도를 센싱하기 위하여 추가로 사용된다.
단계 3 및 6에서 구동 노드 반대편 적분 캐패시턴스(108)의 공유된 노드에서 전압 변화들이 기생 캐패시턴스들로 인해 원하지 않는 전하 전달을 유발하고, 의도된 방향과 반대의 측정 가능한 캐패시턴스(102) 또는 델타 캐패시턴스(126)를 통하여 전하가 공유되게 할 수 있다. 이것은 트랜스캐패시티브 센서의 "절대 캐패시턴스" 작용을 나타낸다. 이들 전압 변화들이 전극(802)을 구동하는 신호 핀(304), 및 델타 캐패시턴스(126)를 구동하는 신호 핀(310)에 의해 사용된 전압 스위치들과 작게 관련될수록, 기생 캐패시턴스들이 보다 작고 트랜스캐패시티브 시그마 델타 측정 시스템의 기능이 보다 이상적일 것이다.
도 8C 및 8D를 지금 참조하여, 트랜스캐패시티브 센서(850)의 제 2 실시예는 도시된다. 트랜스캐패시티브 센서(850)는 병렬 센서이고, 측정 가능한 캐패시턴스(102)는 적분 캐패시턴스(108)와 관련하여 델타 캐패시턴스(126)과 병렬이다. 또한, 이 실시예에서 문턱 전압(VTH)에 근접한 전압(VG)은 레지스턴스들(812 및 814)을 포함하는 전압 분할기로 생성된다. 이전 실시예에서 처럼, 측정 가능한 캐 패시턴스(102)는 두 개의 독립된 전극들(802 및 804)에 의해 형성되고, 그 각각의 전극은 제어기(302)의 신호 핀들(304,306)을 사용하여 하나의 전압으로 구동될 수 있다. 파형이 전극(802)상에서 구동될 때, 전극들(802 및 804) 사이의 캐패시티브 결합(측정 가능한 캐패시턴스 102에 의해 표시됨)은 전극들(802,804) 및 적분 캐패시턴스(108)를 포함하는 패시브 네트워크(109) 사이에서 전달되는 전하를 센싱하기 위하여 시그마 델타 센싱 기술들을 사용하여 검출될 수 있다.
도 8d는 센서(850)에 대한 예시적인 상태 시퀀스를 도시하는 상태도(875)를 포함한다. 도 8C 및 8D를 함께 참조하여, 제 1 상태(1)는 중간 하이 임피던스 상태를 포함한다. 이 상태에서, 신호 핀들(306,308A 및 308B)은 하이 임피던스 상태로 유지되고, 핀(304)은 논리 로우 전압으로 구동되고, 핀(310)은 논리 하이 전압으로 구동된다. 이것은 이들 캐패시턴스들의 전하를 일시적으로 트랩하기 위하여 다양한 캐패시터들을 분리하는 중간 상태를 유발한다. 이것은 캐패시터상에 원하지 않는 전하를 부주의하게 설정할 수 있는 오버랩핑 신호들이 없는 것을 보장한다.
제 2 상태 2에서, 노드(851)에서의 적분 캐패시턴스(108)상 전압은 측정 I/O(예를들어, I03)의 문턱 전압(VTH)과 실질적으로 동일하도록 실행되는 생성된 전압(VG)에 설정된다. 특히, 핀(308A)은 논리 하이 전압(예를들어, VDD)을 제공하고, 핀(308B)은 논리 로우 전압(예를들어, GND)을 제공하고, 레지스턴스들(812 및 814)은 노드(851)에서 전압(VG)을 생성하는 전압 분할기를 제공한다. 하나의 예시적인 실시예에서, 레지스턴스들(812 및 814)은 실질적으로 동일하고, 생성된 전압은 CMOS 입력 문턱값와 비교하여 대략 1/2 VDD이다. 패시브 구성요소들 및 스위치들(예를들어, I/O들 또는 DAC들)을 사용하여 생성된 전압을 인가하기 위한 많은 방법들이 있고 이것은 단지 하나의 예이다. 디지털 입력의 문턱 전압은 하이 입력으로부터 로우를 구별하는 전압이다. 물론, 이것은 하나의 예이고, 다른 예들에서 다른 값들을 사용하는 것은 바람직할 수 있다. 예를들어, I/O가 슈미트 트리거 입력을 사용하는 경우, Vdd/3의 전압은 논리 하이로 설정된 I/O3의 입력 문턱값에 근사화될 수 있다. 몇몇 실시예들에서 전압 분할기가 사용되지 않은 것이 주의되어야 한다. 대신, 몇몇 실시예들에서 제어기(302)는 적당한 전압(VTH 근처 VG)을 생성하기 위한 능력을 포함한다.
또한 신호 핀(306)이 노드(804)(단계들 5,6,7)를 구동하고 노드(851)(예를들어 308A)에 접속된 입력이 측정될 수 있을 때, 시그마 델타 피드백 루프가 문턱 전압 근처로 노드(851)상 전압을 유지하기 위하여 적분 캐패시턴스(108)상 전하를 제어하기 때문에, 문턱 전압(VTH) 근처 생성된 전압(Vg)을 가진 구동 노드(851)가 단계들 2-3에서 전극(804)상 전압 스윙을 감소시키는 것이 주의되어야 한다. 804 및 851에서 전압들을 일정하게 유지하는 것은 기생 캐패시턴스를 통하여 이동하는 전하가 최소화되지 않기 때문에 고정된 전압들(예를들어, GND)에 대한 기생 캐패시턴스가 매우 부적절하게 된다. 만약 적분 캐패시턴스(108)상 전압의 측정들이 핀(306)상 I/02에서 수행되면, 노드(306)가 기생 캐패시턴스의 효과를 최소화하기 위하여 유사하게 생성된 전압(Vg)으로 구동될 수 있는 것이 주의된다.
제 3 상태 3에서, 델타 전하는 적분 캐패시턴스(108)로 전달되고 및/또는 전하는 308A에서 적분 캐패시턴스(108)상 전압의 이전 측정치들에 따라 전극(804) 및 적분 캐패시턴스(108) 사이에서 공유된다. 특히, 핀(310)은 308A에서 적분 캐패시턴스(108)상 이전 측정 전압의 F(VCI)의 함수로서 구동된다. 일실시예에서, 함수 F(VCI)는 만약 적분 캐패시턴스(108)(예를들어 노드 851에서)가 측정 사이클의 이전 반복시 I/03을 위한 문턱 전압(VTH) 보다 높으면(즉, 적분 캐패시턴스상 전하가 로우이고, 전압은 목표된 것보다 작게 강하함), 핀(310)은 논리 하이 전압으로 유지된다. 대신, 만약 적분 캐패시턴스(108) 전압이 문턱 전압보다 낮으면(즉, 적분 캐패시턴스상 전압이 하이이고, 전압은 목표된 것보다 크게 강하됨), 핀(310)은 델타 캐패시턴스(126)를 통하여 적분 캐패시턴스(108)로부터 전하를 제거하기 위하여 논리 로우 전압으로 구동된다. 모든 경우들에서 전하는 적분 캐패시턴스에 전하를 부가하는 논리 로우 전압에서 논리 하이 전압으로 I/01 전이들로서 전극들(802 및 804) 사이의 측정 가능한 캐패시턴스(Cx)(102)를 통하여 전달된다. 측정 가능한 캐패시턴스를 통하여 전하를 부가하고 시그마 델타 시스템의 제어하에서 델타 캐패시턴스를 통하여 전하를 제거함으로써, 적분 캐패시턴스상 전하는 음의 피드백 제어에 의해 대략 일정하게 유지된다.
따라서, 상태 3은 전극(804) 및 적분 캐패시턴스(108) 사이에 전하를 공유하거나 적분 캐패시턴스의 핀(308A)상 I/03에서 이전 전압 측정치에 기초하여 델타 캐패시턴스(126)를 사용하여 적분 캐패시턴스(108)로부터 전하를 제거한다.
제 4 상태 4는 캐패시터상에 원하지 않는 전하를 부적당하게 설정할 수 있는 신호들이 없는 것을 보장하는 다른 중간 하이 임피던스 상태를 포함한다. 제 5 상태 5는 신호 핀(306)상 I/02를 통하여 다시 논리 하이 전압으로 수신 전극(804)을 설정한다. 제 6 상태 6은 전하 전달 과정의 다음 반복후 전이를 위한 준비시 측정 가능한 캐패시턴스(Cx)(102) 및 델타 캐패시턴스(CD)(126)상 전하를 설정한다. 특히, 논리 하이 전압은 핀(310)상에 놓여지고 논리 하이 전압은 델타 캐패시턴스(126)를 방전하는 핀(306)상에 놓여진다. 동시에 논리 로우 전압은 전극(804)에 결합된 측정 가능한 캐패시턴스를 재충전하는 신호 핀(304)을 통하여 전극(802) 상에 배치된다. 측정 가능한 캐패시턴스(102)의 804 전극, 및 델타 캐패시턴스(126)에 결합된 적분 캐패시턴스(108) 측면에 로우 임피던스 전압을 놓음으로써, 전하는 델타 캐패시턴스(126) 또는 측정 가능한 캐패시턴스(102)를 통하여 이런 단계 동안 적분 캐패시턴스(108) 상에 전달되지 않을 것이다. 이것은 적분 캐패시턴스(108)의 값이 이전 단계들 동안 전달된 전하의 정확한 표현을 유지하고, 센싱 전극(804)으로부터 노이즈에 의해 혼란되지 않고 측정될 수 있는 것을 보장한다.
제 7 상태 7은 적분 캐패시턴스(108)에서 전압을 측정한다. 하이 임피던스 상태에서 핀(308)을 사용하여, 적분 캐패시턴스(108)(예를들어, 노드 851에서 전압)상 전압(적분 전하로 인함)는 핀(308A) 또는 핀(308B)에서 측정될 수 있다. 이런 측정은 양자화된 결과를 제공하기 위하여 문턱 전압(VTH)과 적분 캐패시턴 스(108) 전압의 비교를 포함할 수 있다. 적분 캐패시턴스(108)(즉, 문턱 전압 VTH 보다 높은지 여부)상 전압의 결과적인 측정은 적분 캐패시턴스상 전하가 델타 캐패시턴스(126)에 의해 충전될 수 있는 방법을 결정하는 상태들 3-5 동안 다음 사이클에서 F(VCI)에 사용될 것이다.
따라서, 상태들 1-7의 반복된 실행은 적분 캐패시턴스(108)상 전하의 시그마 델타 폐루프 제어를 유발하고, 양자화된 결과들의 필터된 측정은 전극들(802 및 804) 사이의 트랜스캐패시턴스를 측정하기 위하여 사용될 수 있다. 이런 측정된 트랜스캐패시턴스는 센서에 관련하여 물체의 근접도를 센싱하기 위하여 추가로 사용될 수 있다.
상기된 바와 같이, 도 8에 도시된 센서 실시예는 절대 또는 접지 캐패시턴스 보다 오히려 트랜스캐패시턴스를 측정한다. 이런 실시예들은 측정된 캐패시턴스상 백그라운드 또는 기생 캐패시턴스의 악영향들을 감소시키고 따라서 지문 센싱 및 캐패시티브 터치 센싱 같은 기생 트레이스 캐패시턴스의 비율이 높은 애플리케이션들에서 특히 유용하다.
예를들어, 851(예를들어, I/O들인 308A/B)에 결합된 신호 핀의 입력 문턱 전압에 거의 동일하게 노드(851)상 생성된 전압(Vg)을 구동할 때, 센싱된 전극(804)상 전압 스윙 양은 시그마 델타 피드백 제어에 의해 비교적 로우 레벨로 유지될 수 있다. 이것은 실질적으로 기생 캐패시턴스에 대한 감도를 감소시킨다. 즉, 노드(851)에서 적분 캐패시턴스(108)상 전압이 안정 상태 동작 동안 문턱 전압에 비 교적 근접하기 때문에, 전압이 노드(851)(및 306은 플로팅됨)상에 구동되고, 전압이 306에서 구동될 때 노드(851)는 신호 핀들(308A/B)에 의해 구동되지 않는다. 유사하게, 전극(804)상 전압 스윙은 노드(851)의 전압이 308A/B의 입력 문턱값들(몇몇 다른 전압으로 신호 핀 306을 구동하는 대신) 중 하나에서 하나의 전압으로 구동될 때 신호 핀(306)이 어떤 결과들에 유사한 전압으로 구동되기 때문에 비교적 작게 유지된다. 851 및 306 사이의 전압 차는 시그마 델타 음의 피드백 루프에 의해 제어되는 적분 캐패시터스 양단 전압(및 전하)에 의해 결정된다. 306 및 노드(851)에서 이들 전압들은 임의의 방식으로 인가될 수 있다. 다양한 실시예들에서, 근사 문턱 전압은 적당한 전압을 유발하는 전압 분할기 네트워크의 일부를 활성화하거나 비활성화하기 위하여 핀(들)(308A-B)으로부터 논리를 사용하여 인가된다. 선택적으로, 근사 전압은 디지털 대 아날로그 컨버터, 또는 임의의 다른 기술에 의해 인가될 수 있다.
심지어 보다 나은 향상들 및 변형들은 여기에 도시된 다양한 회로들 및 기술들로 수행될 수 있다. 보다 높은 차수의 시그마 델타 변조기들은 부가적인 액티브 아날로그 구성요소들을 가지고 또는 가지지 않고 상기된 기술들을 사용하여 실행될 수 있다.
부가적으로, 노이즈의 다양한 소스들은 예를들어 노이즈 혼란 기술들의 사용을 통하여 감소될 수 있다. 특히, 종래 제 1 차 시그마 델타 컨버터들은 노이즈 "톤들"(즉, 노이즈의 반복 패턴들)에 특히 영향을 받는 것으로 알려졌다. 이들 톤들은 특정 입력들에 대한 노이지 출력을 형성할 수 있어서(캐패시턴스 감도가 낮 은(또는 선택적으로, 에러가 높은) 경우 "데드 존들"이 존재하도록), 입력 조건들에서 약간의 변화들에 감소된 응답을 발생시킨다. 톤들은 보다 정교한(즉, 보다 높은 차수) 시그마 델타 기술들을 사용하여 방지될 수 있거나, 선택적으로 시그마 델타 컨버터에 저전력 노이즈의 작은 양을 주입하여 방지될 수 있다. 노이즈를 주입하기 위한 한 가지 기술은 ADC 기준 전압(도 1에서 전압 112)에 노이즈 혼란을 인가하는 것을 포함한다. 이런 혼란은 일종의 소프트웨어 또는 다른 논리로 생성될 수 있고, 응답을 개선하기 위하여 센싱 채널들의 각각에 동시에 인가될 수 있다.
상기된 바와 같이, 캐패시턴스를 결정하기 위한 장치들 및 방법들은 센서 장치들에 근접하여 사용하기 위하여 특히 응용할 수 있다. 도 10을 참조하여, 블록도는 근접 센서 장치(11)에 결합된 예시적인 전자 시스템(10)으로 도시된다. 전자 시스템(10)은 임의의 타입의 퍼스널 컴퓨터들, 휴대용 컴퓨터, 워크스테이션, 퍼스널 디지털 어시스탄트, 비디오 게임 플레이어, 통신 장치(무선 전화들 및 메시징 장치들 포함), 레코더들 및 플레이어들(텔레비젼들, 케이블 박스들, 음악 플레이어들 및 비디오 플레이어들 포함)을 포함하는 미디어 장치 또는 사용자로부터 입력을 수신하고 정보를 처리할 수 있는 다른 장치를 나타내는 것으로 이해된다. 따라서, 시스템(10)의 다양한 실시예들은 임의의 타입의 처리기, 메모리 또는 디스플레이를 포함할 수 있다. 부가적으로, 시스템(10)의 소자들은 버스, 네트워크 또는 다른 유선 또는 무선 정보를 통하여 통신할 수 있다. 근접도 센서 장치(11)는 I2C, SPI, PS/2, 유니버셜 시리얼 버스(USB), 불루투스, RF, IRDA, 또는 몇몇 비제한 예 들을 리스트 하기 위한 임의의 다른 종류의 유선 또는 무선 접속부를 포함하는 임의의 종류의 인터페이스 또는 접속부를 통하여 시스템(10)에 접속될 수 있다.
근접 센서 장치(11)는 제어기(19) 및 센싱 영역(18)을 포함한다. 근접 센서 장치(11)는 센싱 영역(18)에 입력(14)(하나 이상의 손가락들, 스타일러스들, 및/또는 다른 입력 물체들에 의해 제공될 수 있음) 위치를 센싱하고, 입력(14)으로 인해 캐패시턴스의 결과 변화들을 측정함으로써 입력(14)을 검출할 수 있다. 여기에 사용된 "센싱 영역"(18)은 폭넓게 근접 센서 장치(11)위, 근처, 내부 및/또는 근방 임의의 공간을 포함하는 것으로 의도되고, 센서는 물체의 위치를 검출할 수 있다. 종래 실시예에서, 센싱 영역(18)은 신호 대 노이즈 비율들이 입력 검출을 방해할 때까지 하나의 거리에 대해 하나 이상의 방향들로 센서의 표면으로부터 공간으로 확장한다. 이런 거리는 1 밀리미터, 밀리미터들, 센터미터들, 또는 그 이상 보다 작은 정도일 수 있고, 목표된 센서 전극 크기들, 센서 설계, 및/또는 센서 성능(예를들어 정확도 또는 분해도)을 가지고 크게 가변할 수 있다. 따라서, 특정 센싱 영역들(18)의 평탄도 및 곡률, 크기, 모양 및 정확한 위치들은 실시예에 따라 폭넓게 가변할 것이다.
동작시, 근접도 센서 장치(11)는 하나 이상의 손가락들, 스타일러스들, 및/또는 센싱 영역(18) 내 다른 물체들에 의해 영향을 받는 다수의 센싱 전극들과 연관된 측정 가능한 캐패시턴스(들)을 측정함으로써 입력(14) 위치를 적당히 검출한다. 그리고, 제어기(19)를 사용하여, 근접도 센서 장치(11)는 전자 시스템(10)에 위치의 전기 또는 전자적 표시를 제공한다. 시스템(10)은 임의의 적당한 목적을 위하여 사용자로부터 입력을 수용하기 위한 표시를 적당히 처리하고 이전에 논의된 바와 같이 임의의 적당한 응답을 형성한다.
근접도 센서 장치(11)는 독립된 어레이들, 또는 임의의 수의 센싱 영역들(18)을 지지하기 위하여 캐패시티브 센서의 임의의 다른 배열을 사용할 수 있다. 근접도 센서 장치는 스칼라로서 "일차원" 위치 정보(예를들어, 센싱 영역을 따라), 값들의 결합으로서 "이차원" 위치 정보(예를들어, 수평/수직 축들, 각도/반경, 또는 이차원들에 놓이는 임의의 다른 축들), 값들의 어레이로서 근접도의 "이차원" 이미지, 및 등등을 제공하는 것과 같은 제공된 정보의 타입이 가변할 수 있다.
때때로 근접도 센서 처리기 또는 터치 센서 제어기라 불리는 제어기(19)는 일반적으로 상기된 임의의 다양한 기술들을 사용하여 캐패시턴스를 측정하기 위하여 사용된 처리에 관한 것이다. 여기서, 제어기(19)는 전자 시스템(10)과 통신한다. 제어기(19)는 근접도 센서 장치(11)를 실행하기 위하여 다양한 부가적인 처리를 수행할 수 있다. 예를들어, 제어기(19)는 개별 측정 가능한 캐패시턴스들을 선택 또는 접속하고, 측정 가능한 캐패시턴스들의 값들에 기초하여 위치 또는 움직임 정보를 계산하고, 문턱값에 도달할 때 위치 또는 움직임을 기록하고, 전자 시스템(10)에 보고하거나 사용자에게 가리키기 전에, 또는 임의의 크기의 다른 처리들 전에 유효 탭/스트로크/문자/버튼/제스쳐 시퀀스를 해석 및 기다릴 수 있다.
이 명세서에서, 용어 "제어기"는 인용된 동작들을 수행하기 위하여 제공된 하나 이상의 프로세싱 소자들을 포함하는 것으로 정의된다. 따라서, 제어기(19)는 하나 이상의 집적 회로들, 펌웨어 코드, 및/또는 소프트웨어 코드의 전부 또는 일 부를 포함할 수 있다.
다시, 용어가 이 출원에 사용될 때, 용어 "전자 시스템"은 폭넓게 근접도 센서 장치(11)와 통신하는 임의의 종류의 장치를 말한다. 전자 시스템(10)은 터치 센서 장치가 실행되거나 결합되는 임의의 종류의 장치 또는 장치들을 포함할 수 있다. 근접도 센서 장치(11)는 전자 시스템(10)의 일부로서 실행되거나, 임의의 적당한 기술을 사용하여 전자 시스템(10)에 결합된다. 비제한적 실시예들로서 전자 시스템(10)은 임의의 종류의 컴퓨팅 장치, 미디어 플레이어, 통신 장치, 또는 다른 입력 장치(다른 터치 센서 장치 또는 키패드 같은)를 포함할 수 있다. 몇몇 경우들에서 전자 시스템(10)은 보다 큰 시스템에 대한 주변 장치 자체이다. 예를들어, 전자 시스템(10)은 적당한 유선 또는 무선 기술을 사용하여 컴퓨터 또는 미디어 시스템(예를들어, 텔레비젼용 원격 제어부)과 통신하는 원격 제어 또는 디스플레이 장치 같은 데이터 입력 또는 출력 장치일 수 있다. 또한 전자 시스템(10)의 다양한 소자들(처리기, 메모리, 등등)이 전체 시스템의 일부, 터치 센서 장치의 일부, 또는 이들의 결합으로서 실행될 수 있다는 것이 주의되어야 한다. 부가적으로, 전자 시스템(10)은 근접도 센서 장치(11)에 대한 호스트 또는 슬레이브일 수 있다.
용어 "근접도 센서 장치"가 종래 근접도 센서 장치들뿐 아니라, 하나 이상의 손가락들, 포인터들, 스타일러스들 및/또는 다른 물체들의 위치를 검출할 수 있는 넓은 범위의 등가 장치들을 포함하는 것이 주의되어야 한다. 상기 장치들은 제한 없이, 터치 스크린들, 터치 패드들, 터치 테이블릿들, 바이오매트릭 인증 장치들, 수기 또는 문자 인식 장치들, 및 등등을 포함할 수 있다. 유사하게, 여기에 사용 된 용어들 "위치" 또는 "물체 위치"는 절대 및 상대적 위치 정보, 및 하나 이상의 방향들에서 움직임 측정을 포함하는 속도, 가속도, 및 등등 같은 다른 종류의 공간 영역 정보를 폭넓게 포함하는 것으로 의도된다. 위치 정보의 다양한 형태들은 제스쳐 인식 및 등등의 경우 처럼 시간 히스토리 성분들을 포함할 수 있다. 따라서, 근접도 센서 장치들은 물체의 존재 또는 부재 이상을 대략적으로 검출하고 넓은 범위의 등가물들을 포함한다.
본 발명의 메카니즘들이 다양한 형태로 프로그램 제품 같이 구분될 수 있다는 것이 이해되어야 한다. 예를들어, 본 발명의 메카니즘은 컴퓨터 판독 가능 신호 보유 미디어상에 근접도 센서 프로그램으로 실행되고 분배될 수 있다. 부가적으로, 본 발명의 실시예들은 분배를 수행하기 위하여 사용된 특정 종류의 신호 보유 미디어에 무관하게 똑같이 적용된다. 신호 보유 미디어의 예들은 메모리 카드들, 광학 및 자기 디스크들, 하드 드라이브들 같은 기록 가능한 미디어, 및 디지털 및 아날로그 통신 링크들 같은 전송 미디어를 포함한다.
다양한 다른 변형들 및 개선들은 기본적인 가르침에서 벗어나지 않고 여기에 나타난 구조들 및 기술들로 수행될 수 있다. 따라서, 측정 가능한 캐패시턴스를 검출 및/또는 양자화하기 위한 다수의 시스템들, 장치들 및 처리들이 제공된다. 적어도 하나의 예시적인 실시예가 상기 상세한 설명에 제공되었지만, 방대한 수의 변형들이 존재하는 것이 인식되어야 한다. 여기에 기술된 기술들의 다양한 단계들은 예를들어 임의의 시간 순서로 실행되고, 여기에 제공되고 및/또는 청구된 순서로 제한되지 않는다. 또한 여기에 기술된 예시적인 실시예들이 단지 실시예들이 고, 임의의 방식으로 본 발명의 범위, 응용성, 또는 구성을 제한하기 위한 것이 아니라는 것이 인식되어야 한다. 그러므로 다양한 변화들이 첨부된 청구항들 및 법률 등가물들에 나타난 바와 같이 본 발명의 범위에서 벗어나지 않고 기능 및 소자들의 배열에서 이루어진다.

Claims (50)

  1. 측정 가능한 캐패시턴스를 측정하기 위한 방법으로서,
    제 1 스위치를 사용하여 측정 가능한 캐패시턴스에 전압을 인가하는 단계;
    상기 측정 가능한 캐패시턴스가 패시브 네트워크와 전하를 공유하게 하는 공유 허용 단계;
    패시브 네트워크상 전하가 문턱값을 넘으면 상기 패시브 네트워크상의 전하를 일정 전하량 만큼 변화시키는 단계; 및
    상기 인가 단계, 공유 허용 단계, 및 변화 단계 각각을 적어도 한번 반복하는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  2. 제 1 항에 있어서, 상기 전압은 미리 결정된 전압이고 상기 일정 전하량은 미리 결정된 전압에 기초하는, 측정 가능한 캐패시턴스 측정 방법.
  3. 제 1 항에 있어서, 적어도 부분적으로 상기 변화 단계의 다수의 반복들에 기초하여 상기 측정 가능한 캐패시턴스에 대한 값을 결정하는 단계를 더 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  4. 제 1 항에 있어서, 상기 인가 단계의 다수의 반복들은 변화 단계의 다수의 반복들과 동일하지 않은, 측정 가능한 캐패시턴스 측정 방법.
  5. 제 1 항에 있어서, 상기 변화 단계는 패시브 네트워크상 전하를 다수번 변경하는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  6. 제 1 항에 있어서, 상기 인가 단계는 변화 단계의 각각의 반복 동안 다수번 수행되고, 상기 공유 허용 단계는 변화 단계의 각각의 반복 동안 다수번 수행되는, 측정 가능한 캐패시턴스 측정 방법.
  7. 제 1 항에 있어서, 상기 인가 단계는 디지털 제어 회로의 출력 핀을 작동시키는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  8. 제 1 항에 있어서, 상기 패시브 네트워크상에서 변화된 일정 전하량은 피드백 캐패시턴스 전하에 대응하는, 측정 가능한 캐패시턴스 측정 방법.
  9. 제 1 항에 있어서, 상기 패시브 네트워크상에서 변화된 일정 전하량은 알려진 시간 기간 동안 레지스턴스를 통하여 인가된 전류에 대응하는, 측정 가능한 캐패시턴스 측정 방법.
  10. 제 9 항에 있어서, 상기 전류는 레지스턴스 양단에 제 2 전압을 인가함으로써 제공되는, 측정 가능한 캐패시턴스 측정 방법.
  11. 제 1 항에 있어서, 다수의 측정 가능한 캐패시턴스들 사이에 상기 인가 단계, 공유 허용 단계 및 변화 단계들을 멀티플렉싱하는 단계를 더 포함하고, 상기 측정 가능한 캐패시턴스는 다수의 측정 가능한 캐패시턴스 중 하나인, 측정 가능한 캐패시턴스 측정 방법.
  12. 제 1 항에 있어서, 상기 인가 단계 및 공유 허용 단계들은 스위치들 및 패시브 소자들만을 사용하여 수행되는, 측정 가능한 캐패시턴스 측정 방법.
  13. 제 12 항에 있어서, 상기 스위치들은 제어기의 디지털 출력부들을 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  14. 제 1 항에 있어서, 상기 인가 단계, 공유 허용 단계 및 변화 단계들은 제어기의 디지털 입력들 및 출력들을 사용하여 수행되는, 측정 가능한 캐패시턴스 측정 방법.
  15. 제 1 항에 있어서, 상기 문턱값은 제어기의 디지털 입력의 문턱 전압에 의해 결정되는, 측정 가능한 캐패시턴스 측정 방법.
  16. 제 1 항에 있어서, 상기 문턱값은 아날로그 대 디지털 컨버터에 의해 결정되 는, 측정 가능한 캐패시턴스 측정 방법.
  17. 제 1 항에 있어서, 상기 인가 단계는 상기 측정 가능한 캐패시턴스를 충전시키는 단계를 포함하고, 상기 변화 단계는 패시브 네트워크로부터 전하를 제거하는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  18. 제 1 항에 있어서, 상기 인가 단계는 측정 가능한 캐패시턴스를 방전하는 단계를 포함하고, 상기 변화 단계는 패시브 네트워크에 전하를 부가하는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  19. 제 1 항에 있어서, 상기 공유 허용 단계는 측정 가능한 캐패시턴스가 수동적으로 공유 회로를 사용하여 패시브 네트워크와 전하를 공유하게 하는 단계를 포함하고, 상기 인가 단계는 공유 회로의 시정수보다 실질적으로 빨리 발생하는, 측정 가능한 캐패시턴스 측정 방법.
  20. 제 1 항에 있어서, 상기 공유 허용 단계는 제 2 스위치를 제어하는 단계를 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  21. 제 1 항에 있어서, 메모리내에 패시브 네트워크상 전하의 다수의 양자화된 값들을 저장하는 단계; 및
    다수의 값들에 디지털 필터를 적용하는 단계를 더 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  22. 제 1 항에 있어서, 상기 측정 가능한 캐패시턴스와 별개로 보호 전극에 보호 전압을 인가하는 단계를 더 포함하는, 측정 가능한 캐패시턴스 측정 방법.
  23. 제 22 항에 있어서, 상기 인가 단계 동안 보호 전극에 인가된 보호 전압은 인가 단계 동안 측정 가능한 캐패시턴스에 인가된 전압과 실질적으로 동일한, 측정 가능한 캐패시턴스 측정 방법.
  24. 제 22 항에 있어서, 상기 보호 전극에 인가된 보호 전압은 공유 허용 단계 후 측정 가능한 캐패시턴스상 전압과 실질적으로 동일한, 측정 가능한 캐패시턴스 측정 방법.
  25. 제 22 항에 있어서, 상기 인가 단계 및 공유 허용 단계들 사이에서 보호 전극에 인가된 보호 전압의 변화는 인가 단계 및 공유 허용 단계들 사이에서 측정 가능한 캐패시턴스상 전압 변화를 근사화시키는, 측정 가능한 캐패시턴스 측정 방법.
  26. 제 1 항의 방법을 실행하도록 구성된 컴퓨터 실행 가능 명령들이 저장된 디지털 저장 매체.
  27. 측정 가능한 캐패시턴스를 측정하기 위한 시스템으로서,
    제 1 스위치를 사용하여 측정 가능한 캐패시턴스에 전압을 반복적으로 인가하기 위한 수단;
    측정 가능한 캐패시턴스가 패시브 네트워크와 전하를 반복적으로 공유하게 하기 위한 수단; 및
    상기 패시브 네트워크상의 전하가 문턱값을 넘어서면 패시브 네트워크상의 전하를 일정 전하량만큼 반복적으로 변화시키기 위한 수단을 포함하는, 측정 가능한 캐패시턴스 측정 시스템.
  28. 측정 가능한 캐패시턴스를 측정하기 위한 전기 회로로서,
    측정 가능한 캐패시턴스에 결합된 제 1 스위치;
    측정 가능한 캐패시턴스에 결합된 패시브 네트워크로서, 측정 가능한 캐패시턴스로부터 수신된 전하를 저장하도록 구성된, 상기 패시브 네트워크;
    상기 패시브 네트워크에 결합된 전하 변경 회로; 및
    상기 제 1 스위치를 사용하여 상기 측정 가능한 캐패시턴스에 전압을 반복적으로 인가하고, 상기 측정 가능한 캐패시턴스로부터 수신된 전하를 상기 패시브 네트워크상에 반복적으로 저장하고, 문턱 레벨을 넘은 패시브 네트워크상의 전하에 응답하여 상기 전하 변경 회로를 사용하여 일정 전하량 만큼 패시브 네트워크상 전하를 반복적으로 변화시키는 단계를 포함하는, 전기 회로.
  29. 제 28 항에 있어서, 상기 전압은 미리 결정된 전압이고 상기 일정 전하량은 미리 결정된 전압에 기초하는, 전기 회로.
  30. 제 28 항에 있어서, 상기 전압은 전력 공급 전압인, 전기 회로.
  31. 제 28 항에 있어서, 상기 패시브 네트워크는 캐패시터를 포함하는, 전기 회로.
  32. 제 28 항에 있어서, 상기 제 1 스위치는 제어기의 디지털 출력인, 전기 회로.
  33. 제 32 항에 있어서, 전하 변화 회로 및 패시브 네트워크에 결합된 제 2 스위치를 더 포함하고, 상기 제 2 스위치는 상기 일정 전하량 만큼 패시브 네트워크상 전하를 변화시키기 위하여 동작할 수 있는, 전기 회로.
  34. 제 32 항에 있어서, 측정 가능한 캐패시턴스 및 패시브 네트워크에 결합된 제 3 스위치를 더 포함하고, 상기 제 3 스위치는 측정 가능한 캐패시턴스가 패시브 네트워크와 전하를 공유하도록 동작할 수 있는, 전기 회로.
  35. 제 28 항에 있어서, 상기 측정 가능한 캐패시턴스 및 패시브 네트워크에 결합된 제 2 스위치를 더 포함하고, 상기 제 2 스위치는 측정 가능한 캐패시턴스가 패시브 네트워크와 전하를 공유하도록 동작할 수 있는, 전기 회로.
  36. 제 31 항에 있어서, 상기 패시브 네트워크는 레지스터를 포함하는, 전기 회로.
  37. 제 28 항에 있어서, 상기 패시브 네트워크에 결합된 전압 측정 회로를 더 포함하는, 전기 회로.
  38. 제 37 항에 있어서, 상기 전압 측정 회로는 비교기를 포함하는, 전기 회로.
  39. 제 37 항에 있어서, 상기 전압 측정 회로는 아날로그 대 디지털 컨버터를 포함하는, 전기 회로.
  40. 제 37 항에 있어서, 상기 전압 측정 회로는 제어기의 디지털 입력의 입력 문턱값을 포함하는, 전기 회로.
  41. 제 40 항에 있어서, 상기 입력 문턱값은 히스테리시스를 갖는, 전기 회로.
  42. 제 28 항에 있어서, 제어기의 신호 핀을 더 포함하고, 상기 신호 핀은 상기 측정 가능한 캐패시턴스에 결합되고, 상기 제어기는 상기 신호 핀을 통하여 상기 측정 가능한 캐패시턴스에 전압을 인가하도록 구성되는, 전기 회로.
  43. 제 28 항에 있어서, 제 2 스위치 및 제 3 스위치를 더 포함하고, 상기 패시브 네트워크는:
    상기 제 3 스위치 및 상기 측정 가능한 캐패시턴스 사이에 결합된 제 1 캐패시터; 및
    상기 제 1 스위치 및 상기 제 2 스위치 사이에 결합된 제 2 캐패시터를 포함하는, 전기 회로.
  44. 제 28 항에 있어서, 제 2 스위치를 더 포함하고, 상기 패시브 네트워크는:
    상기 제 1 스위치 및 상기 제 2 스위치 사이에 결합된 제 1 캐패시터; 및
    상기 제 1 스위치 및 제 2 전압에 결합된 레지스터; 및
    제 2 전압에 결합된 레지스터를 포함하는, 전기 회로.
  45. 제 28 항에 있어서, 상기 패시브 네트워크는 서로 직렬로 제 1 스위치에 결합되고, 제 2 전압과 결합된 캐패시터 및 레지스터를 포함하는, 전기 회로.
  46. 제 28 항에 있어서, 제 2 스위치 및 제 3 스위치를 더 포함하고, 상기 패시 브 네트워크는,
    상기 제 3 스위치 및 상기 측정 가능한 캐패시턴스 사이에 결합된 캐패시터; 및
    상기 제 1 스위치 및 상기 제 2 스위치 사이에 결합된 레지스터를 포함하는, 전기 회로.
  47. 제 46 항에 있어서, 일정 시간 동안 제 2 스위치를 작동시킴으로써 패시브 네트워크상의 전하를 변화시키도록 더 구성되어, 상기 패시브 네트워크상의 전하가 레지스터를 통하여 통과하게 하는, 전기 회로.
  48. 제 28 항에 있어서, 보호 전극을 더 포함하고, 상기 제어기는 상기 보호 전극에 보호 전압을 인가하도록 추가로 구성되는, 전기 회로.
  49. 제 48 항에 있어서, 상기 제 2 스위치 및 상기 보호 전극에 결합된 임피던스 분할기를 더 포함하는, 전기 회로.
  50. 제 48 항에 있어서, 상기 보호 전극은 디지털 대 아날로그 컨버터에 의해 구동되는, 전기 회로.
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