JP7432419B2 - 容量検出回路、入力装置 - Google Patents
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Description
本明細書に開示される一実施の形態は、センサ電極の容量を検出する容量検出回路に関する。容量検出回路は、センサ電極が接続されるセンスピンと、基準キャパシタと、センスピンにハイ電圧またはロー電圧を印加する第1駆動部と、基準キャパシタの第1端にハイ電圧またはロー電圧を印加する第2駆動部と、基準キャパシタの第2端にハイ電圧またはロー電圧を印加する第3駆動部と、センスピンと基準キャパシタの第1端の間に設けられた第1スイッチと、後段回路ブロックの入力と基準キャパシタの第1端の間に設けられる第2スイッチと、を備える。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
Cs×VH=(Cs+Cr)×Vs
このときの内部電圧Vsは、式(1)で表される。
Vs=Cs/(Cs+Cr)×VH …(1)
Vs=Cr/(Cs+Cr)×VH
=VH-Cs/(Cs+Cr)×VH …(2)
図6は、実施の形態2に係る容量検出回路300の回路図である。容量検出回路300は、C/V変換回路310およびA/Dコンバータ330を備える。A/Dコンバータ330は差動入力を有する。
Vs1=Cs/(Cs+Cr1)×VH …(1a)
Vs2=VH-Cs/(Cs+Cr2)×VH …(2a)
Vs1=VH-Cs/(Cs+Cr1)×VH…(1b)
Vs2=Cs/(Cs+Cr2)×VH …(2b)
110 パネル
SE センサ電極
120 ホストプロセッサ
Cs 静電容量
Cr 基準キャパシタ
200 容量検出回路
210 C/V変換回路
212 第1駆動部
214 第2駆動部
216 第3駆動部
218 コントローラ
220 A/Dコンバータ
230 インタフェース回路
SW11 第1スイッチ
SW12 第2スイッチ
300 容量検出回路
310 C/V変換回路
312 第1駆動部
314 第2駆動部
316 第3駆動部
318 第4駆動部
320 第5駆動部
SW21 第1スイッチ
SW22 第2スイッチ
SW23 第3スイッチ
SW24 第4スイッチ
Cr1 第1基準キャパシタ
Cr2 第2基準キャパシタ
322 コントローラ
330 A/Dコンバータ
Claims (14)
- センサ電極の容量を検出する容量検出回路であって、
前記センサ電極が接続されるセンスピンと、
基準キャパシタと、
前記センスピンにハイ電圧またはロー電圧を印加する第1駆動部と、
前記基準キャパシタの第1端に前記ハイ電圧または前記ロー電圧を印加する第2駆動部と、
前記基準キャパシタの第2端に前記ハイ電圧または前記ロー電圧を印加する第3駆動部と、
前記センスピンと前記基準キャパシタの第1端の間に設けられた第1スイッチと、
後段回路ブロックの入力と前記基準キャパシタの前記第1端の間に設けられる第2スイッチと、
を備え、
第1フェーズにおいて、前記第1スイッチおよび前記第2スイッチをオフし、前記第1駆動部は前記センスピンに前記ハイ電圧を印加し、前記第2駆動部は前記基準キャパシタの前記第1端に前記ロー電圧を印加し、前記第3駆動部は前記基準キャパシタの前記第2端にロー電圧を印加し、
第2フェーズにおいて、前記第1スイッチをオンし、前記第2スイッチをオフし、前記第3駆動部は前記基準キャパシタの前記第2端にロー電圧を印加し、
第3フェーズにおいて、前記第1スイッチをオフし、前記第2スイッチをオンし、前記第3駆動部は前記基準キャパシタの前記第2端にロー電圧を印加し、
前記第3フェーズにおいて前記第2スイッチを介して前記後段回路ブロックに供給される信号が、前記センサ電極の容量を示すことを特徴とする容量検出回路。 - 第4フェーズにおいて、前記第1スイッチおよび前記第2スイッチをオフし、前記第1駆動部は前記センスピンに前記ロー電圧を印加し、前記第2駆動部は前記基準キャパシタの前記第1端に前記ハイ電圧を印加し、前記第3駆動部は前記基準キャパシタの前記第2端に前記ハイ電圧を印加し、
第5フェーズにおいて、前記第1スイッチをオンし、前記第2スイッチをオフし、前記第3駆動部は前記基準キャパシタの前記第2端にハイ電圧を印加し、
第6フェーズにおいて、前記第1スイッチをオフし、前記第2スイッチをオンし、前記第3駆動部は前記基準キャパシタの前記第2端にハイ電圧を印加し、
前記第6フェーズにおいて前記第2スイッチを介して前記後段回路ブロックに供給される信号が、前記センサ電極の容量を示すことを特徴とする請求項1に記載の容量検出回路。 - センサ電極の容量を検出する容量検出回路であって、
前記センサ電極が接続されるセンスピンと、
基準キャパシタと、
前記センスピンにハイ電圧またはロー電圧を印加する第1駆動部と、
前記基準キャパシタの第1端に前記ハイ電圧または前記ロー電圧を印加する第2駆動部と、
前記基準キャパシタの第2端に前記ハイ電圧または前記ロー電圧を印加する第3駆動部と、
前記センスピンと前記基準キャパシタの第1端の間に設けられた第1スイッチと、
後段回路ブロックの入力と前記基準キャパシタの前記第1端の間に設けられる第2スイッチと、
を備え、
第4フェーズにおいて、前記第1スイッチおよび前記第2スイッチをオフし、前記第1駆動部は前記センスピンに前記ロー電圧を印加し、前記第2駆動部は前記基準キャパシタの前記第1端に前記ハイ電圧を印加し、前記第3駆動部は前記基準キャパシタの前記第2端に前記ハイ電圧を印加し、
第5フェーズにおいて、前記第1スイッチをオンし、前記第2スイッチをオフし、前記第3駆動部は前記基準キャパシタの前記第2端にハイ電圧を印加し、
第6フェーズにおいて、前記第1スイッチをオフし、前記第2スイッチをオンし、前記第3駆動部は前記基準キャパシタの前記第2端にハイ電圧を印加し、
前記第6フェーズにおいて前記第2スイッチを介して前記後段回路ブロックに供給される信号が、前記センサ電極の容量を示すことを特徴とする容量検出回路。 - 前記後段回路ブロックは、ΔΣ変調器を含むことを特徴とする請求項1から3のいずれかに記載の容量検出回路。
- 前記後段回路ブロックは、積分器と、前記積分器の出力をデジタル値に変換するA/Dコンバータと、を含むことを特徴とする請求項1から3のいずれかに記載の容量検出回路。
- 前記基準キャパシタは、可変キャパシタであることを特徴とする請求項1から5のいずれかに記載の容量検出回路。
- 前記基準キャパシタは、
それぞれの一端が前記第2端と接続された複数の容量素子と、
前記複数の容量素子に対応する複数のスイッチであって、各スイッチの一端が前記第1端と接続され、各スイッチの他端が対応する容量素子の他端と接続された、複数のスイッチと、
を含み、前記複数のスイッチのうち、オンであるスイッチの個数に応じて、前記基準キャパシタの容量が可変であることを特徴とする請求項6に記載の容量検出回路。 - 前記基準キャパシタは、それぞれの一端が前記第1端と接続された複数の容量素子を含み、前記複数の容量素子それぞれの他端は、前記第2端側において独立しており、
前記第3駆動部は、前記複数の容量素子に対応する複数の駆動ユニットを含み、
各駆動ユニットは、対応する容量素子の前記第2端側の端子に、前記ハイ電圧または前記ロー電圧を印加する使用状態と、不使用状態が切り替え可能であり、
前記複数の駆動ユニットのうち、使用状態である個数に応じて、前記基準キャパシタの容量を切り替えることが可能であることを特徴とする請求項6に記載の容量検出回路。 - 前記基準キャパシタは、
それぞれの一端が前記第1端と接続された複数のスイッチと、
前記複数のスイッチに対応する複数の容量素子であって、各容量素子の一端が対応するスイッチの他端と接続されている複数の容量素子と、
を含み、前記複数の容量素子それぞれの他端は、前記第2端側において独立しており、
前記第3駆動部は、前記複数の容量素子に対応する複数の駆動ユニットを含み、
各駆動ユニットは、対応する容量素子の前記第2端側の端子に、前記ハイ電圧または前記ロー電圧を印加する使用状態と、前記ハイ電圧および前記ロー電圧の一方を固定的に印加する不使用状態が切り替え可能であり、
前記複数の駆動ユニットのうち、使用状態である個数に応じて、前記基準キャパシタの容量を切り替えることが可能であることを特徴とする請求項6に記載の容量検出回路。 - 前記複数の容量素子はMIM(Metal Insulator Metal)キャパシタであり、少なくとも一部が、トランジスタ素子が集積化される領域とオーバーラップする領域に配置されることを特徴とする請求項7または9に記載の容量検出回路。
- センサ電極の容量を検出する容量検出回路であって、
前記センサ電極が接続されるセンスピンと、
第1基準キャパシタと、
第2基準キャパシタと、
前記センスピンにハイ電圧またはロー電圧を印加する第1駆動部と、
前記第1基準キャパシタの第1端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第2駆動部と、
前記第1基準キャパシタの第2端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第3駆動部と、
前記第2基準キャパシタの第1端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第4駆動部と、
前記第2基準キャパシタの第2端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第5駆動部と、
前記センスピンと前記第1基準キャパシタの第1端の間に設けられた第1スイッチと、
差動入力を有する後段回路ブロックの第1入力と前記第1基準キャパシタの前記第1端の間に設けられる第2スイッチと、
前記センスピンと前記第2基準キャパシタの第1端の間に設けられた第3スイッチと、
前記後段回路ブロックの第2入力と前記第2基準キャパシタの前記第1端の間に設けられる第4スイッチと、
を備え、
第1フェーズにおいて、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第1駆動部は前記ハイ出力状態、前記第2駆動部および前記第3駆動部は前記ロー出力状態、前記第4駆動部、前記第5駆動部は、前記無出力状態となり、
第2フェーズにおいて、前記第1スイッチをオンし、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第3駆動部は前記ロー出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部、前記第5駆動部は前記無出力状態となり、
第3フェーズにおいて、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第1駆動部は前記ロー出力状態、前記第4駆動部および前記第5駆動部は前記ハイ出力状態、前記第2駆動部は前記無出力状態、前記第3駆動部は前記ロー出力状態となり、
第4フェーズにおいて、前記第3スイッチをオンし、前記第1スイッチ、前記第2スイッチ、前記第4スイッチをオフし、前記第5駆動部は前記ハイ出力状態、前記第3駆動部は前記ロー出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部は前記無出力状態となり、
第5フェーズにおいて、前記第2スイッチおよび前記第4スイッチをオンし、前記第1スイッチおよび前記第3スイッチをオフし、前記第3駆動部は前記ロー出力状態、前記第5駆動部は前記ハイ出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部は前記無出力状態となり、
前記第5フェーズにおいて前記第2スイッチおよび前記第4スイッチを介して前記後段回路ブロックに供給される差動信号が、前記センサ電極の容量を示すことを特徴とする容量検出回路。 - センサ電極の容量を検出する容量検出回路であって、
前記センサ電極が接続されるセンスピンと、
第1基準キャパシタと、
第2基準キャパシタと、
前記センスピンにハイ電圧またはロー電圧を印加する第1駆動部と、
前記第1基準キャパシタの第1端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第2駆動部と、
前記第1基準キャパシタの第2端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第3駆動部と、
前記第2基準キャパシタの第1端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第4駆動部と、
前記第2基準キャパシタの第2端に、前記ハイ電圧を印加するハイ出力状態、前記ロー電圧を印加するロー出力状態、前記ハイ電圧および前記ロー電圧のいずれも印加しない無出力状態が切り替え可能である第5駆動部と、
前記センスピンと前記第1基準キャパシタの第1端の間に設けられた第1スイッチと、
差動入力を有する後段回路ブロックの第1入力と前記第1基準キャパシタの前記第1端の間に設けられる第2スイッチと、
前記センスピンと前記第2基準キャパシタの第1端の間に設けられた第3スイッチと、
前記後段回路ブロックの第2入力と前記第2基準キャパシタの前記第1端の間に設けられる第4スイッチと、
を備え、
第6フェーズにおいて、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第1駆動部は前記ロー出力状態、前記第2駆動部および前記第3駆動部は前記ハイ出力状態、前記第4駆動部、前記第5駆動部は、前記無出力状態となり、
第7フェーズにおいて、前記第1スイッチをオンし、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第3駆動部は前記ハイ出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部、前記第5駆動部は前記無出力状態となり、
第8フェーズにおいて、前記第1スイッチ、前記第2スイッチ、前記第3スイッチ、前記第4スイッチをオフし、前記第1駆動部は前記ハイ出力状態、前記第4駆動部および前記第5駆動部は前記ロー出力状態、前記第2駆動部は前記無出力状態、前記第3駆動部は前記ハイ出力状態となり、
第9フェーズにおいて、前記第3スイッチをオンし、前記第1スイッチ、前記第2スイッチ、前記第4スイッチをオフし、前記第5駆動部は前記ロー出力状態、前記第3駆動部は前記ハイ出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部は前記無出力状態となり、
第10フェーズにおいて、前記第2スイッチおよび前記第4スイッチをオンし、前記第1スイッチおよび前記第3スイッチをオフし、前記第3駆動部は前記ハイ出力状態、前記第5駆動部は前記ロー出力状態、前記第1駆動部、前記第2駆動部、前記第4駆動部は前記無出力状態となり、
前記第10フェーズにおいて前記第2スイッチおよび前記第4スイッチを介して前記後段回路ブロックに供給される差動信号が、前記センサ電極の容量を示すことを特徴とする容量検出回路。 - ひとつの半導体集積回路上に一体集積化されたことを特徴とする請求項1から12のいずれかに記載の容量検出回路。
- センサ電極を含み、ユーザの接触した座標近傍のセンサ電極の静電容量が変化するパネルと、
前記センサ電極と接続される請求項1から13のいずれかに記載の容量検出回路と、
を備えることを特徴とする入力装置。
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