KR20080020376A - 적층 칩 패키지 - Google Patents

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Abstract

본 발명은 각 반도체 칩의 크기에 관계없이 다중 적층이 가능하고 전기적인 특성이 우수하며 경박단소한 적층 칩 패키지를 개시한다. 개시된 본 발명의 적층 칩 패키지는 상면에 접속 패드와 하면에 볼랜드를 구비한 기판; 상기 기판 상에 페이스 업 타입으로 부착되고, 가장 자리에 배치되는 제1본딩 패드들과 상기 제1본딩 패드들의 내측에 배치되는 제2본딩 패드들 및 상기 제2본딩 패드들의 내측에 배치되는 제3본딩 패드들로 이루어진 재배선층이 구비된 제1반도체 칩; 상기 제1반도체 칩 상에 제3본딩 패드와 플립 칩 본딩되는 제2반도체 칩; 상기 제2반도체 칩의 상부에 배치되며, 상기 제1반도체 칩의 제2본딩 패드와 플립 칩 본딩되는 제3반도체 칩; 상기 제1반도체 칩의 제1본딩 패드와 기판의 접속 패드를 연결하는 금속 와이어; 상기 제1 내지 제3반도체 칩과 금속 와이어를 포함한 기판의 상면을 밀봉하는 봉지부; 상기 기판의 볼랜드에 부착된 솔더볼을 포함하여 이루어진다.

Description

적층 칩 패키지{STACK CHIP PACKAGE}
도 1은 종래 기술에 따른 적층 칩 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 적층 칩 패키지를 도시한 단면도.
도 3a 내지 3d는 본 발명의 실시예에 따른 적층 칩 패키지의 제조 과정을 설명하기 위하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 기판 130 : 제1반도체 칩
140a : 제1본딩 패드 140b : 제2본딩 패드
140c : 제3본딩 패드 150 : 제2반도체 칩
160 : 제1통전 수단 170 : 제3반도체 칩
180 : 제2통전 수단 190 : 본딩 와이어
210 : 봉지부 220 : 솔더볼
본 발명은 반도체 패키지에 관한 것으로써, 더욱 상세하게는, 각 반도체 칩의 크기에 관계없이 다중 적층이 가능하고 경박단소하며 전기적인 특성이 우수한 적층 칩 패키지에 관한 것이다.
전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.
이러한 패키지의 크기를 줄이기 위해 제안된 방법들은 동일한 기억 용량을 가지는 복수개의 칩 또는 패키지를 실장하는 것으로, 주로 반도체 칩 및 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위하여 동일한 기억 용량의 칩을 일체적으로 복수개 적층한 패키지 기술이 제안된바, 이것은 적층 칩 패키지(Stack Chip Package)라 통칭된다.
전술된 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
도 1은 종래 기술에 따른 적층 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 종래의 적층 칩 패키지는 기판(10)상에 다수의 반도체 칩(20, 30, 40)이 적층되어 패키징 된 구조를 갖는데, 상기 각각의 반도체 칩(20, 30, 40)의 서로 대향되는 면과 기판(10)에 접하는 면이 접착제(14)로 서로 부착되며, 기판(10)과 접착되지 않은 타측면에 다수의 본딩 패드(18a, 18b, 18c)가 형성되어 있다.
반도체 칩(20, 30, 40)의 본딩 패드(18a, 18b, 18c)는 기판(10)의 상부면에 형성된 전도성 패턴(12)들과 각각 대응되어 본딩 와이어(16a, 16b, 16c)에 의해 전기적으로 연결되고, 반도체 칩(20, 30, 40) 및 기판(10) 상부면에 형성된 전기적 연결 부분은 에폭시 계열의 봉지 수지(22)로 봉지되어 있고, 기판(10)의 하부에 형성된 볼랜드(미도시)에는 솔더볼(24)이 부착되어 있다.
그러나, 전술한 종래의 적층 칩 패키지의 경우 본딩 와이어를 사용함에 따라 배선 공간의 부족으로 본딩 와이어의 스윕(Sweep) 현상 등에 의하여 전기적인 쇼트가 발생할 수 있고, 긴 본딩 와이어의 길이로 인하여 소요 전력이 증가되어 전기적 특성이 나빠지는 문제점을 가진다.
또한, 두 개 이상의 반도체 칩을 사용하여 두배 이상의 메모리 용량을 구현하고자 할 경우, 두 개 이상의 반도체 칩을 전기적으로 연결하기 위한 배선 디자인이 불가능한 경우가 발생할 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 배선 공간 부족 문제를 해결하고 좁은 공간에서도 패키징이 가능하며 경박단소한 적층 칩 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 상면에 접속 패드와 하면에 볼랜드를 구비한 기판; 상기 기판 상에 페이스 업 타입으로 부착되고, 가장 자리에 배치되는 제1본딩 패드들과 상기 제1본딩 패드들의 내측에 배치되는 제2본딩 패드들 및 상기 제2본딩 패드들의 내측에 배치되는 제3본딩 패드들로 이루어진 재배선층이 구비된 제1반도체 칩; 상기 제1반도체 칩 상에 제3본딩 패드와 플립 칩 본딩되는 제2반도체 칩; 상기 제2반도체 칩의 상부에 배치되며, 상기 제1반도체 칩의 제2본딩 패드와 플립 칩 본딩되는 제3반도체 칩; 상기 제1반도체 칩의 제1본딩 패드와 기판의 접속 패드를 연결하는 금속 와이어; 상기 제1 내지 제3반도체 칩과 금속 와이어를 포함한 기판의 상면을 밀봉하는 봉지부; 상기 기판의 볼랜드에 부착된 솔더볼을 포함하여 이루어진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 적층 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 다수의 본딩 패드들(140a, 140b, 140c)이 형성되어 있는 제1반도체 칩(130)이 접착 테이프(미도시)를 매개로 페이스 업(Face Up) 타입으로 내부에 회로 패턴(미도시)이 형성되어 있고 상면에 접속 패드(미도시)가 그리고 하면에 볼랜드(미도시)가 각각 구비되어 있는 기판(110) 상에 부착되어 있다. 그리고, 다수의 본딩 패드(미도시) 상에 제1통전 수단(160)이 형성되어 있으며 상기 제1반도체 칩(130)보다 작은 크기를 가지는 제2반도체 칩(150)이 상기 제1반도체 칩(130)에 페이스 다운(Face Down) 타입으로 실장되어 있다. 또한, 다수의 본딩 패드(미도시) 상에 제2통전 수단(180)이 형성되어 있고 상기 제2반도체 칩(150)보다 큰 크기를 가지는 제3반도체 칩(170)이 페이스 다운 타입으로 상기 제2반도체 칩(150)의 상부에 위치하면서 상기 제1반도체 칩(130) 상에 실장되어 있다. 여기서, 상기 반도체 칩들(130, 150, 170)과 기판(110)간의 전기적인 패스를 형성하기 위하여 상기 1반도체 칩(130)에 구비된 제1본딩 패드(140a)와 상기 기판(110) 상에 구비된 접속 패드(미도시)는 본딩 와이이로 연결되어 있다. 그리고, 상기 반도체 칩들(130, 150, 170)과 본딩 와이어(190)를 포함한 기판(110)의 상면이 봉지부(210)로 밀봉되어 있고, 상기 기판(110)의 하면에 형성되어 있는 다수의 볼랜드(미도시)에 외부와의 전기적 연결을 이루는 솔더볼(220)로 구성된다.
여기서, 제1반도체 칩(130)에 구비되어 있는 다수의 본딩 패드들(140a, 140b, 140c)은 제1반도체 칩(130)에 형성된 재배선층(Redistribution Layer : RDL)들로 형성된다.
그리고, 상기 제1본딩 패드(140a)들은 제1반도체 칩(130)의 가장 자리에 배치되고 제2본딩 패드(140b)들은 상기 제1본딩 패드(140a)들의 내측에 배치되며 상기 제2본딩 패드(140b)들은 제3본딩 패드(140c)들의 내측에 배치되어 있다.
아울러, 상기 제2반도체 칩(150)의 입출력 패드(미도시)에 형성된 다수의 제1통전 수단(160)은 상기 1반도체 칩(130)에 구비된 제3본딩 패드(140c)들과 그리고 제3반도체 칩(170)의 입출력 패드(미도시)에 형성된 다수의 제2통전 수단(180)은 상기 1반도체 칩(130)에 구비된 제2본딩 패드(140b)들과 일대일 대응으로 부착되어 전기적, 물리적으로 연결을 이룬다.
또한, 상기 제1통전 수단(160)은 솔더 범프와 같은 범프 등이 사용될 수 있고 웨이퍼 레벨 단위의 공정에서 웨이퍼의 소잉(Sawing) 공정 전에 형성되며, 상기 제2통전 수단(180)은 솔더볼이 사용될 수 있고 웨이퍼 레벨 단위의 공정에서 소잉 공정 전 또는 솔더볼 마운트 공정 등에서 형성된다.
그리고, 상기 제1반도체 칩(130)과 제2반도체 칩(150) 또는 제1반도체 칩(130) 내지 제3반도체 칩(170) 사이는 봉지부(210)를 형성하는 봉지제가 채워져 있으나 제1통전 수단(160)과 제2통전 수단(180) 및 접합부들을 보호하기 위하여 봉지제를 대신하여 매립재를 추가할 수도 있다.
이와 같은 본 발명의 적층 칩 패키지는 각 반도체 칩의 크기에 관계없이 다중 적층이 가능하고, 적층되는 칩들간의 전기적인 연결이 금속 와이어가 아닌 솔더 범프 또는 솔더볼을 이용하여 이루어지기 때문에 몰딩 공정에서 긴 본딩 와이어에 의한 스윕 등이 발생하지 않아 전기적인 쇼트 등의 문제를 방지할 수 있다.
이하에서는 본 발명의 실시예에 따른 적층 칩 패키지의 제조 과정을 도 3a 내지 도 3d를 참조하여 설명하도록 한다.
먼저, 도 3a를 참조하면, 내부에 회로 패턴(미도시)이 형성되어 있고 상면에 접속 패드(미도시)가 그리고 하면에는 볼랜드(미도시)가 형성되어 있는 기판(110) 상에 재배선층들로 형성된 제1, 제2, 제3본딩 패드(140a, 140b, 140c)들이 구비되어 있는 제1반도체 칩(130)을 접착 테이프(미도시)를 매개로 페이스 업 타입으로 부착시킨다. 여기서 상기 제1, 제2, 제3본딩 패드(140a, 140b, 140c)들을 형성하는 재배선층은 일반적인 웨이퍼 레벨 공정인 포토 리소그라피 공정과 전기 도금등의 공정으로 형성된다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 제1반도체 칩(130)보다 작은 크기를 가지고 다수의 입출력 패드(미도시) 상에 제1통전 수단(160)들이 형성되어 있는 제2반도체 칩(150)을 상기 제1반도체 칩(130) 상에 페이스 다운 타입으로 실장시킨다. 이때, 상기 제2반도체 칩(150)에 형성된 제1통전 수단(160)과 상기 제1반도체 칩(130)에 구비된 제3본딩 패드(140c)들은 서로 일대일 대응으로 부착시킨다.
이어서, 도 3c에 도시된 바와 같이, 다수의 입출력 패드(미도시) 상에 제2통전 수단(180)이 형성되어 있고 상기 제2반도체 칩(150)보다 큰 크기를 가지는 제3반도체 칩(170)을 페이스 다운 타입으로 상기 제2반도체 칩(150)의 상부에 위치하도록 하면서 상기 제1반도체 칩(130) 상에 실장시킨다. 이때, 상기 제3반도체 칩(170)에 형성된 다수의 제2통전 수단(180)과 상기 1반도체 칩(130)에 구비된 제2본딩 패드(140b)들은 일대일 대응으로 부착시킨다.
이후, 상기 제1반도체 칩(130)에 구비된 제1본딩 패드(140a)와 기판(110)에 구비된 접속 패드(미도시)를 본딩 와이어(190)로 연결시켜 제1, 제2, 제3 반도체 칩들(130, 150, 170)과 기판(110) 사이에 전기적 패스를 형성시킨다.
마지막으로, 상기 제1 내지 제3반도체 칩(130, 150, 170)과 본딩 와이어(190)를 포함한 기판(110)의 상면을 밀봉하기 위하여 봉지부(210)를 형성시키고, 상기 기판(110)의 하면에 형성되어 있는 다수의 볼랜드(미도시)에 외부와의 전기적 연결을 이루는 솔더볼(220)을 부착하여 적층 칩 패키지를 완성한다.
여기서 본 발명은 본딩 와이어가 아닌 솔더 범프와 같은 제1통전 수단과 솔더볼과 같은 제2통전 수단을 이용하여 반도체 칩과 기판 사이의 전기적 패스를 형성함으로써 전기 신호의 경로가 단축시켜 전기적으로 우수한 특성을 가지는 적층 패키지를 제작할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 각 반도체 칩의 크기에 관계없이 다중 적층이 가능한 구조로 패키지의 전기 배선 구조를 변경하고 본딩 와이어가 아닌 솔더 범프 또는 솔더볼로 전기적 연결을 이룸으로써 적층 칩 패키지의 배선 공간 부족 문제를 해결하여 좁은 공간에서도 전기 배선이 가능하고 경박단소한 적층 칩 패키지를 제공할 수 있다.
그리고, 적층되는 각 칩들간의 전기적인 연결이 솔더 범프 또는 솔더볼로 이루어지기 때문에 몰딩 공정에서 본딩 와이어에 의한 스윕 등이 발생하지 않아 전기적인 쇼트 등의 문제를 방지할 수 있고, 전기 신호의 경로가 단축되어 전기적인 특성이 우수한 적층 칩 패키지를 제작할 수 있다.

Claims (2)

  1. 상면에 접속 패드와 하면에 볼랜드를 구비한 기판;
    상기 기판 상에 페이스 업 타입으로 부착되고, 가장 자리에 배치되는 제1본딩 패드들과 상기 제1본딩 패드들의 내측에 배치되는 제2본딩 패드들 및 상기 제2본딩 패드들의 내측에 배치되는 제3본딩 패드들로 이루어진 재배선층이 구비된 제1반도체 칩;
    상기 제1반도체 칩 상에 제3본딩 패드와 플립 칩 본딩되는 제2반도체 칩;
    상기 제2반도체 칩의 상부에 배치되며, 상기 제1반도체 칩의 제2본딩 패드와 플립 칩 본딩되는 제3반도체 칩;
    상기 제1반도체 칩의 제1본딩 패드와 기판의 접속 패드를 연결하는 금속 와이어;
    상기 제1 내지 제3반도체 칩과 금속 와이어를 포함한 기판의 상면을 밀봉하는 봉지부; 및
    상기 기판의 볼랜드에 부착된 솔더볼;을
    포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1 항에 있어서,
    상기 제1반도체 칩과 제2반도체 칩 사이 또는 제1반도체 칩과 제3반도체 칩 사이에 매립재가 더 추가된 것을 특징으로 하는 적층 칩 패키지.
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* Cited by examiner, † Cited by third party
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CN104599980A (zh) * 2014-12-30 2015-05-06 南通富士通微电子股份有限公司 晶圆级封装的制造方法

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