KR20060093165A - 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

리세스된 채널을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

전기적 특성이 개선된 리세스된 채널을 갖는 반도체 장치 및 그 제조방법이 개시되어 있다. 기판에 트렌치를 형성한 다음, 트렌치의 저면 및 내벽 상에 게이트 산화막을 형성한다. 게이트 산화막의 상부에 상기 트렌치의 내벽 상부를 감싸는 특성 개선 부재를 형성한 후, 트렌치를 매립하면서 기판 상부로 돌출되는 게이트 전극을 형성한다. 경사 이온 주입 공정으로 형성된 불순물 영역으로부터 유도되는 특성 개선 부재는 게이트 유발 드레인 누설 전류를 감소시키고 정적 회복 특성을 개선하는 등 반도체 장치의 특성을 크게 향상시킨다.

Description

리세스된 채널을 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having a recessed channel and Method of manufacturing the same}
도 1a 및 도 1b는 종래의 리세스된 채널을 갖는 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명에 따른 리세스된 채널을 갖는 반도체 장치의 단면도이다.
도 3a 내지 도 3h는 본 발명에 따른 리세스된 채널을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 103：제1 트렌치
105：소자 분리막 110：제1 층
112：제1 층 패턴 120：제2 층
122：제2 층 패턴 125：제1 마스크 패턴
127：식각된 제2 층 패턴 128：제2 마스크 패턴
130：포토레지스트 패턴 140：제2 트렌치
143：제1 불순물 영역 145：게이트 산화막
147：예비 특성 개선 부재 150：특성 개선 부재
155：게이트 전극 160：게이트 마스크
165. 170：소스/드레인 영역 175：게이트 스페이서
180：층간 절연막 185：제1 패드
190：제2 패드
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 리세스된 채널을 갖는 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치가 고집적화에 따라 액티브 영역의 크기가 감소하게 되었고, 이러한 액티브 영역에 형성되는 트랜지스터의 채널 길이도 줄어들게 되었다. 일반적으로 트랜지스터의 채널 길이가 감소하면, 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소스/드레인의 영향이 현저해지는 데, 이러한 현상을 단채널 효과(short channel effect)라 한다. 상기 단채널 효과를 방지하면서 기판 상에 형성되는 소자의 성능을 극대화시키기 위한 방법의 하나로 리세스된 채널을 갖는 트랜지스터가 개발되었다. 예를 들면, 대한민국 공개특허 제2002-0059817호에는 리세스된 채널을 갖는 트랜지스터가 제시되어 있다.
도 1a 및 도 1b는 상기 대한민국 공개특허에 개시된 종래의 리세스된 채널을 갖는 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 실리콘 질화물층(15) 및 실리콘 산 화물층(20)을 순차적으로 형성한 다음, 실리콘 질화물층(15) 및 실리콘 산화물층(20)을 식각 마스크로 이용하여 실리콘 기판(10)을 부분적으로 식각함으로써, 실리콘 기판(10)에 소정의 치수를 갖는 트렌치(25)를 형성한다.
이어서, 채널 영역을 형성하기 위하여 실리콘 기판(10) 상에 트렌치(25)의 내부를 부분적으로 매립하는 폴리실리콘층(30)을 형성한다.
도 1b를 참조하면, 실리콘 기판(10)으로부터 실리콘 질화물층(15) 및 실리콘 산화물층(20)을 제거한 후, 트렌치(25)의 내벽 상에 희생층(도시되지 않음)을 형성한다.
계속하여, 상기 희생층을 통하여 트렌치(25)의 내벽에 접촉되는 실리콘 기판(10)에 불순물을 이온 주입함으로써, 트렌치(25)의 내벽에 인접하는 소스/드레인 영역(도시되지 않음)을 형성한다.
다음에, 트렌치(25)의 내벽 및 폴리실리콘층(30) 상에 게이트 산화막(35)을 형성한 후, 게이트 산화막(35) 상에 트렌치(25)를 매립하는 게이트 전극(도시되지 않음)을 형성한다.
그러나 상술한 상기 리세스된 채널을 갖는 트랜지스터에 있어서, 게이트 전극의 N 접합 오버랩(gate to N junction overlap) 부위가 증가하기 때문에 게이트 전극과 드레인 영역 사이에 직접적인 터널링에 의한 게이트 유발 드레인 누설(Gate Induces Drain Leakage; GIDL) 전류가 증가하는 문제점이 있다. 특히, 리세스된 채널을 갖는 트랜지스터의 경우, 게이트 유발 드레인 누설(GIDL) 전류는 트랜지스터의 구조 상 도 1b의 'A'에 나타낸 바와 같이 전계가 집중되는 게이트 전극과 기판 이 접촉되는 부분에서 주로 발생한다. 이러한 게이트 유발 드레인 누설(GIDL) 전류는 리세스된 채널을 갖는 DRAM 장치와 같은 반도체 장치의 중요한 특성인 정적 회복 특성을 크게 열화시키는 문제를 야기한다.
본 발명의 제1 목적은 게이트 유발 드레인 누설 전류 및 정적 회복 특성 등과 같은 전기적인 특성이 개선된 리세스된 채널을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 반도체 장치의 게이트 유발 드레인 누설 전류 및 정적 회복 특성이 개선된 리세스된 채널을 갖는 반도체 장치에 특히 적합한 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따르면, 반도체 기판에 부분적으로 매립되는 게이트 전극, 상기 매립된 부분의 게이트 전극 상에 형성된 게이트 산화막, 상기 게이트 전극이 상기 반도체 기판에 접촉되는 부분을 감싸는 특성 개선 부재, 그리고 상기 특성 개선 부재 및 상기 게이트 산화막에 인접하는 소스/드레인 영역을 포함하는 반도체 장치가 제공된다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판에 트렌치를 형성한 다음, 상기 트렌치의 저면 및 내벽 상에 게이트 산화막을 형성한다. 이어서, 상기 게이트 산화막의 상부에 상기 트렌치의 내벽 상부를 감싸는 특성 개선 부재를 형성한 후, 상기 트렌치를 매립하면서 상기 반도체 기판 상부로 돌출되는 게이트 전극을 형성한다. 다음에, 상기 게이트 전극에 인접하는 소스/드레인 영역을 형성한다. 여기서, 상기 반도체 기판 상에 제1 마스크 패턴을 형성한 후, 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 부분적으로 식각함으로써 상기 트렌치를 형성한다. 상기 특성 개선 부재를 형성하는 단계에 있어서, 상기 제1 마스크 패턴을 부분적으로 식각하여 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 이온 주입 마스크로 이용하여 상기 트렌치의 내벽 상부 주변의 상기 반도체 기판에 불순물을 경사 이온 주입하여 불순물 영역을 형성한다. 계속하여, 상기 제2 마스크 패턴을 제거하고, 상기 트렌치의 저면 및 내벽과 상기 반도체 기판 상에 게이트 산화막을 형성하면서 상기 불순물 영역에 예비 특성 개선 부재를 형성한 다음, 상기 반도체 기판 상의 게이트 산화막 및 상기 예비 특성 개선 부재의 상부를 제거한다.
본 발명에 따르면, 기판에 부분적으로 매립되는 게이트 전극이 기판에 접촉되는 부분을 중심으로 게이트 전극을 감싸는 특성 개선 부재를 형성함으로써, 게이트 전극이 기판에 접촉되는 부분에 전계가 집중됨으로써 발생하는 게이트 유발 드레인 누설(GIDL) 전류를 현저하게 감소시킬 수 있다. 또한, 매립 구조의 게이트 전극 주변에 특성 개선 부재가 형성되기 때문에 게이트 전극에 높은 전압이 인가되더라도 게이트 전극 주변의 기판에서 절연 파괴 현상이 발생하는 것을 방지할 수 있다. 더욱이, 게이트 산화막을 형성하는 공정 동안 함께 특성 개선 부재를 형성하기 때문에 특성 개선 부재를 형성하기 위한 별도의 추가적인 공정이 요구되지 않는다. 따라서, 이러한 게이트 전극 및 특성 개선 부재를 구비하는 반도체 장치의 정적 회 복 특성 및 누설 전류 특성과 같은 전기적 특성을 크게 개선할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 반도체 장치의 단면도를 도시한 것이다.
도 2를 참조하면, 상기 반도체 장치는 반도체 기판(100)의 액티브 영역에 부분적으로 매립되는 게이트 전극(155), 게이트 전극(155) 상에 형성된 게이트 마스크(160), 게이트 전극(155)에 인접하는 소스/드레인 영역(165, 170), 게이트 마스크(160) 및 게이트 전극(155)을 덮는 게이트 스페이서(175), 반도체 기판(100)에 매립된 게이트 전극(155)을 감싸는 게이트 산화막(145), 그리고 게이트 산화막(145) 상부의 반도체 기판(100)에 매립되어 게이트 전극(155) 가운데 반도체 기판(100)에 접촉되는 부분을 감싸는 특성 개선 부재(150)를 포함한다. 여기서, 게이트 전극(155), 게이트 마스크(160) 및 게이트 스페이서(175)는 함께 게이트 구조물을 구성한다.
반도체 기판(100)에는 소자 분리막(105)이 형성되어, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다. 게이트 전극(155)은 대체로 중앙부 및 하부가 반도체 기판(100)의 상기 액티브 영역에 매립되는 리세스된 구조(recessed structure)를 갖는다. 상기 액티브 영역 가운데 게이트 전극(155)에 인접하는 부분들에는 각기 소스/드레인 영역(165, 170)이 형성된다. 이 경우, 소스/드레인 영역(165, 170)의 깊이는 반도체 기판(100)에 매립되는 게이트 전극(155)의 깊이 보다 얕게 형성된다.
반도체 기판(100)에 매립되는 게이트 전극(155) 상에는 게이트 산화막(145)이 형성된다. 즉, 게이트 산화막(145)은 소스/드레인 영역(165, 170)과 게이트 전극(155) 사이에 형성된다. 이에 따라, 소스/드레인 영역(165, 170) 아래에 위치하는 게이트 전극(155)의 주변의 액티브 영역에 채널 영역이 형성된다. 다시 말하면, 리세스된 구조를 갖는 게이트 전극(155)에 따라 상기 채널 영역도 반도체 기판(100)의 표면으로부터 게이트 전극(155)의 깊이만큼 소정의 깊이로 리세스되어 형성된다.
게이트 전극(155)이 반도체 기판(100)에 접촉되는 부분의 반도체 기판(100)에는 특성 개선 부재(150)가 게이트 전극(155)을 감싸도록 형성된다. 특성 개선 부재(150)는 게이트 산화막(145)의 상부와 반도체 기판(100)의 표면 영역 사이에 위치하여, 게이트 전극(155)으로부터 전류가 누설되는 현상을 방지한다. 리세스된 게이트 전극을 구비하는 종래의 반도체 장치에 있어서, 전술한 바와 같이 반도체 기판의 표면과 게이트 전극이 접촉되는 부분에 전계가 집중되어 게이트 전극으로부터 누설 전류가 발생하게 된다. 이에 비하여, 본 발명에 따르면 특성 개선 부재(150)가 반도체 기판(100)에 접촉되는 부분의 게이트 전극(155)을 감싸도록 형성되기 때문에 게이트 전극(155)으로부터 누설 전류가 발생하는 현상을 원천적으로 차단할 수 있는 동시에 게이트 전극(155)에 높은 전압이 인가되더라도 게이트 전극(155) 주변에서 절연 파괴 현상이 일어나는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 전기적 특성을 크게 개선할 수 있다.
상기 액티브 영역에 형성된 소소/드레인 영역(165, 170) 상에는 각기 제1 및 제2 패드(185, 190)가 형성된다. 제1 및 제2 패드(185, 190)는 상기 게이트 구조물 상에 형성된 층간 절연막(180)을 관통하여 형성된다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3h에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 3a를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100)에 소자 분리 공정(isolation process)을 이용하여 기판(100)을 액티브 영역 및 필드 영역으로 구분하기 위하여 제1 깊이를 갖는 제1 트렌치(103)를 형성한다. 예를 들면, 제1 트렌치(103)는 쉘로우 트렌치 소자 분리(STI) 공정을 이용하여 반도체 기판(100)을 부분적으로 식각함으로써 형성된다. 구체적으로는, 실리콘의 식각을 위한 식각 가스를 사용하는 건식 식각 공정을 통하여 반도체 기판(100)의 소정 부분을 식각하여, 반도체 기판(100)에 제1 트렌치(103)를 형성한다. 이어서, 제1 트렌치(103)를 채우면서 반도체 기판(100) 상에 제1 산화막(도시되지 않음)을 형성한 다음, 상기 제1 산화막을 부분적으로 제거하여 제1 트렌치(103)를 매립하는 소자 분리막(105)을 형성한다. 소자 분리막(105)은 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 형성된다.
제1 트렌치(103)를 채우는 소자 분리막(105)이 형성되면, 반도체 기판(100)에는 상기 액티브 영역 및 필드 영역이 정의된다.
소자 분리막(105)이 형성된 반도체 기판(100) 상에 제1 층(110) 및 제2 층 (120)으로 이루어진 마스크층(123)을 형성한다. 제1 층(110)은 중온 산화물(MTO)과 같은 산화물로 이루어지며, 제2 층(120)은 실리콘 산화질화물과 같은 산질화물 내지 실리콘 질화물과 같은 질화물로 구성된다. 여기서, 제1 층(110)은 제2 층(120)에 비하여 상대적으로 얇은 두께로 형성된다. 마스크층(123)은 후에 제2 트렌치들(140)(도 3c 참조)을 형성하기 위한 식각 공정시 식각 마스크의 역할을 수행한다.
도 3b를 참조하면, 마스크층(123) 상에 포토레지스트 막을 도포한 다음, 상기 포토레지스트 막을 노광 및 현상하여 마스크층(123) 상에 제2 트렌치들(140)이 형성될 영역을 정의하는 포토레지스트 패턴(130)을 형성한다. 이 경우, 제2 트렌치들(140)은 상기 액티브 영역에 형성된다.
포토레지스트 패턴(130)을 식각 마스크로 이용하여 마스크층(123)을 식각함으로써, 반도체 기판(100) 상에 제1 마스크 패턴(125)을 형성한다. 보다 상세하게는, 포토레지스트 패턴(130)을 식각 마스크로 이용하여, 제2 층(120) 및 제1 층(110)을 순차적으로 식각함으로써, 반도체 기판(100) 상에 제1 층 패턴(112) 및 제2 층 패턴(122)을 포함하는 제1 마스크 패턴(125)을 형성한다. 여기서, 제1 마스크 패턴(125)은 상기 액티브 영역 가운데 제2 트렌치들(140)이 형성될 부분들을 노출시킨다.
도 3c를 참조하면, 포토레지스트 패턴(130)을 애싱 및/또는 스트립 공정을 통하여 제거한 다음, 제1 마스크 패턴(125)을 식각 마스크로 이용하여 반도체 기판(100)을 부분적으로 식각함으로써, 상기 액티브 영역에 제2 깊이를 갖는 제2 트렌치(140)들을 형성한다. 바람직하게는, 제2 트렌치들(140)은 실리콘의 식각을 위한 건식 식각 공정으로 식각된다. 여기서, 제2 트렌치(140)의 제2 깊이는 제1 트렌치(103)의 제1 깊이에 비하여 상대적으로 작은 값을 가진다. 예를 들면, 제2 트렌치(140)는 약 1,500∼2,000Å 정도의 제2 깊이를 가진다.
상기 액티브 영역에 제2 트렌치들(140)을 형성하는 식각 공정 동안, 제1 마스크 패턴(125)의 제2 층 패턴(127)도 부분적으로 식각된다. 이에 따라, 상기 액티브 영역에 제2 트렌치들(140)이 형성되면, 반도체 기판(100) 상에는 제1 층 패턴(112) 및 식각된 제2 층 패턴(127)을 포함하는 제2 마스크 패턴(128)이 형성된다. 이 경우, 제2 마스크 패턴(128)의 두께(t)는 제2 트렌치(140)의 폭(w)의 약 1∼1.5배 정도가 된다. 즉, 제2 트렌치(140)의 폭(w)에 대한 제2 마스크 패턴(128)의 두께(t)의 비는 약 1：1.0∼1.5 정도가 된다. 이러한 제2 트렌치(140)의 폭(w)과 제2 마스크 패턴(128)의 두께(t)의 관계에 대해서는 후술한다.
도 3d를 참조하면, 제1 이온 주입 공정을 통하여 제2 트렌치(140)의 측벽 상부를 형성하는 상기 액티브 영역에 제1 불순물을 주입하여 제1 불순물 영역(143)을 형성한다. 구체적으로는, 제2 마스크 패턴(128)을 이온 주입 마스크로 이용하여, 반도체 기판(100)에 대하여 약 20∼50ㅀ 정도의 각도로 상기 제1 불순물을 주입하여 상기 액티브 영역에 제1 불순물 농도를 갖는 제1 불순물 영역(143)을 형성한다. 여기서, 상기 제1 불순물은 질소(N), 인(P), 비소(As) 또는 불소(F)를 포함하며, 약 1∼10keV 정도의 에너지로 주입된다. 따라서, 제1 불순물 영역(143)의 제1 불순물 농도는 약 1.0×1013∼1.0×1015 atoms/㎠ 정도가 된다.
제1 불순물 영역(143)을 형성하기 위한 상기 제1 이온 주입 공정에 있어서, 제2 마스크 패턴(128)의 두께(t)가 제2 트렌치(140)의 폭(w) 보다 약 1∼1.5배 정도 크기 때문에 제1 불순물은 반도체 기판(100)에 대하여 약 20∼50ㅀ 정도의 각도로 경사 주입된다. 즉, 제2 마스크 패턴(128)의 두께(t)를 조절함으로써, 상기 제1 불순물이 상기 액티브 영역에 주입되는 각도를 조절할 수 있다. 이에 따라, 후속 하여 채널이 형성될 부분의 액티브 영역에는 상기 제1 불순물이 주입되지 않음으로써, 제1 마스크 패턴(128) 아래의 상기 액티브 영역에만 제1 불순물 농도를 갖는 제1 불순물 영역(143)을 정확하게 형성할 수 있다. 후술하는 바와 같이, 제1 불순물 영역(143)은 제2 트렌치(140)의 내벽 상부를 감싸는 특성 개선 부재(150)의 형성을 유도하는 역할을 한다.
도 3e를 참조하면, 전술한 바와 같이 제2 트렌치(140)의 상부에 인접하는 제1 불순물 영역(143)을 형성한 다음, 세정 공정을 통하여 제2 트렌치들(140)을 식각하는 동안 제2 트렌치들(140) 상단의 주변부에 형성된 실리콘 펜스(silicon fence)와 소자 분리막(105) 및/또는 기판(100) 모서리의 날카로운 부분을 제거한다. 여기서, 실리콘 펜스라 함은 반도체 기판(100)을 식각하여 제2 트렌치들(140)을 형성하는 동안 제2 트렌치들(140)의 상부 주변에 반도체 기판(100)의 일부가 날카로운 형상으로 돌출되는 것을 말한다. 상기 세정 공정은 SC-1(Standard Cleaning-1) 용액을 사용하여 수행된다. 이러한 SC-1 용액을 사용하여 세정 공정을 수행하면, 제2 마스크 패턴(128)의 식각된 제2 층 패턴(127)이 제거되는 동시에 제1 층 패턴(112)도 부분적으로 제거된다.
반도체 기판(100) 상에 잔류하는 제1층 패턴(112)을 식각 공정을 통하여 완전히 제거한 다음, 열산화 공정 또는 화학 기상 증착 공정을 이용하여 상기 액티브 영역 상에 게이트 산화막(145)을 형성한다. 게이트 산화막(145)은 제2 트렌치들(140)의 저면과 내벽 및 상기 액티브 영역의 표면상에 형성된다. 이 때, 상기 제1 불순물이 도핑된 제1 불순물 영역(143)은 기판(100)의 다른 부분보다 빠르게 산화되어 게이트 산화막(145) 보다 두꺼운 예비 특성 개선 부재(147)를 형성한다.
본 발명의 일 실시예에 따르면, 상기 열산화 공정을 이용하여 반도체 기판(100)을 산화시켜 액티브 영역에 게이트 산화막(145)을 형성하는 동안, 상기 제1 불순물이 도핑된 제1 불순물 영역(143)이 실리콘만을 함유하는 기판(100)의 다른 부분에 비하여 빠른 속도로 산화되기 때문에, 제2 트렌치들(140)의 내벽 상부에는 게이트 산화막(145) 보다 두꺼운 두께를 갖는 예비 특성 개선 부재(147)가 형성된다. 이 경우, 제1 불순물 영역(143)은 예비 특성 개선 부재(147)의 형성을 유도하게 된다.
본 발명의 다른 실시예에 따르면, 제1 불순물 영역(143)을 형성하지 않고, 상기 액티브 영역 상에 게이트 산화막(145)을 먼저 형성한 후, 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 원자층 적층 공정을 통하여 제2 트렌치들(140)의 내벽 상부에 예비 특성 개선 부재(147)를 형성할 수 있다. 이 경우, 게이트 절연막(145) 및 예비 특성 개선 부재(147)는 실리콘 산화물, 실리콘 산화질화물 또는 탄탈륨 산화물, 티타늄 산화물, 알루미늄 산화물 내지 하프늄 산화물과 같은 금속 산화물로 이루어질 수 있다.
도 3f를 참조하면, 제2 트렌치들(140)의 내벽 및 저면 상에 위치하는 게이트 산화막(145)을 제외한 상기 액티브 영역 상에 형성된 게이트 산화막(145)을 제거한다. 이 경우, 게이트 산화막(145)은 습식 식각 공정, 건식 식각 공정, 화학 기계적 연마 공정, 또는 에치 백 공정을 이용하여 부분적으로 제거한다.
상기 액티브 영역 표면상의 게이트 산화막(145)이 제거되는 동안, 예비 특성 개선 부재(147)의 상부도 부분적으로 제거됨으로써, 제2 트렌치들(140)의 측벽 상부를 감싸는 특성 개선 부재(150)를 완성한다.
도 3g를 참조하면, 제2 트렌치들(140)을 채우면서 반도체 기판(100) 상에 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 사진 식각 공정을 이용하여 상기 게이트 마스크층 및 게이트 도전막을 차례로 식각함으로써, 하부가 제2 트렌치(140)에 매립되는 게이트 전극(155)을 형성하는 동시에 게이트 전극(155) 상에 게이트 마스크(160)를 형성한다. 게이트 전극(155)은 도핑된 폴리실리콘, 도전성 금속 질화물 또는 금속과 같은 도전성 물질로 구성된다. 또한, 게이트 전극(155)은 상기 도전성 물질 및 금속 실리사이드를 포함하는 폴리사이드 구조물 가질 수 있다. 한편, 게이트 마스크(160)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다.
본 발명의 다른 실시예에 따르면, 상기 게이트 마스크층을 먼저 패터닝하여 상기 게이트 도전막 상에 게이트 마스크(160)를 형성한 다음, 게이트 마스크(160)를 식각 마스크로 이용하여, 상기 게이트 도전막을 식각함으로써, 제2 트렌치(140)에 부분적으로 매립되는 게이트 전극(155)을 형성할 수 있다.
도 3h를 참조하면, 게이트 전극(155) 및 게이트 마스크(160)를 이온 주입 마스크로 이용하는 제2 이온 주입 공정을 통하여 게이트 전극(155) 사이로 노출되는 반도체 기판(100)에 제2 불순물 농도를 갖는 제2 불순물을 주입하고 열처리 공정을 수행함으로써, 제2 불순물 영역인 소스/드레인 영역(165, 170)을 형성한다. 여기서, 소스/드레인 영역(165, 170)의 제2 불순물 농도는 제1 불순물 영역(143)의 제1 불순물 농도 보다 높게 형성된다. 예를 들면, 상기 제2 불순물 영역인 소스/드레인 영역(165, 170)은 약 1.0×1015∼1.0×1017 atoms/㎠ 정도의 제2 불순물 농도를 가진다.
게이트 마스크(160)를 덮으면서 반도체 기판(100) 상에 절연막을 형성한 후, 상기 절연막을 식각하여 게이트 마스크(160) 및 게이트 전극(155)을 덮으면서 제2 및 제3 불순물 영역(165, 170)을 노출시키는 게이트 스페이서(175)를 형성한다. 게이트 스페이서(175)는 실리콘 질화물과 같은 질화물을 사용하여 이방성 식각 공정으로 형성된다.
노출된 제2 및 제3 불순물 영역(165, 170)과 게이트 스페이서(175)를 덮는 층간 절연막(180)을 형성한다. 층간 절연막(180)은 TEOS, PE-TEOS, USG, SOG, HDP-CVD 산화물, BPSG 내지 PSG와 같은 산화물로 이루어진다. 층간 절연막(180)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다.
사진 식각 공정을 통하여 층간 절연막(180)을 부분적으로 식각함으로써, 제2 및 제3 불순물 영역(170)을 노출시키는 콘택홀들을 형성한 다음, 상기 콘택홀들을 채우면서 층간 절연막(180) 상에 도전막을 형성한다. 상기 도전막은 금속, 도핑된 폴리실리콘 또는 도전성 금속 질화물을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 상기 도전막을 부분적으로 제거함으로써, 상기 콘택홀을 채우는 제1 및 제2 패드들(185, 190)을 형성한다. 제1 및 제2 패드들(185, 190)은 각기 소스/드레인 영역(165, 170)에 접촉된다. 이 경우, 제1 및 제2 패드들(185, 190)은 게이트 스페이서(175)에 대하여 자기 정렬(self-aligned)되면서 형성된다.
본 발명에 따르면, 기판에 부분적으로 매립되는 게이트 전극이 기판에 접촉되는 부분을 중심으로 게이트 전극을 감싸는 특성 개선 부재를 형성함으로써, 게이트 전극이 기판에 접촉되는 부분에 전계가 집중됨으로써 발생하는 게이트 유발 드레인 누설(GIDL) 전류를 현저하게 감소시킬 수 있다.
또한, 매립 구조의 게이트 전극 주변에 특성 개선 부재가 형성되기 때문에 게이트 전극에 높은 전압이 인가되더라도 게이트 전극 주변의 기판에서 절연 파괴 현상이 발생하는 것을 방지할 수 있다.
더욱이, 게이트 산화막을 형성하는 공정 동안 함께 특성 개선 부재를 형성하기 때문에 특성 개선 부재를 형성하기 위한 별도의 추가적인 공정이 요구되지 않는다.
따라서, 이러한 게이트 전극 및 특성 개선 부재를 구비하는 반도체 장치의 정적 회복(static refresh) 특성 및 누설 전류 특성과 같은 전기적 특성을 크게 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 반도체 기판에 부분적으로 매립되는 게이트 전극;
    상기 매립된 부분의 게이트 전극 상에 형성된 게이트 산화막;
    상기 게이트 전극이 상기 반도체 기판에 접촉되는 부분을 감싸는 특성 개선 부재; 및
    상기 특성 개선 부재 및 상기 게이트 산화막에 인접하는 소스/드레인 영역을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 특성 개선 부재는 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 특성 개선 부재와 상기 게이트 산화막은 동일한 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 특성 개선 부재는 불순물이 도핑된 실리콘으로부터 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 불순물은 질소, 인, 비소 또는 불소를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 특성 개선 부재는 상기 게이트 산화막보다 두꺼운 두께를 갖는 특징으로 하는 반도체 장치.
  7. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 내벽 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 상부에 상기 트렌치의 내벽 상부를 감싸는 특성 개선 부재를 형성하는 단계;
    상기 트렌치를 매립하면서 상기 반도체 기판 상부로 돌출되는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 인접하는 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 특성 개선 부재를 형성하는 단계는,
    상기 제1 마스크 패턴을 부분적으로 식각하여 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 이온 주입 마스크로 이용하여 상기 트렌치의 내벽 상부 주변의 상기 반도체 기판에 불순물을 경사 이온 주입하여 불순물 영역을 형성하는 단계;
    상기 제2 마스크 패턴을 제거하는 단계;
    상기 트렌치의 저면 및 내벽과 상기 반도체 기판 상에 게이트 산화막을 형성하면서 상기 불순물 영역에 예비 특성 개선 부재를 형성하는 단계; 및
    상기 반도체 기판 상의 게이트 산화막 및 상기 예비 특성 개선 부재의 상부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 불순물의 경사 이온 주입 각도는 상기 제2 마스크 패턴의 두께와 상기 트렌치의 폭의 비에 따라 정해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 트렌치의 폭에 대한 제2 마스크 패턴의 두께의 비는 1：1.0∼1.5인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서, 상기 불순물의 경사 이온 주입 각도는 상기 반도체 기판에 대하여 20∼50°인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서, 상기 게이트 산화막 및 상기 특성 개선 부재는 열산화 공정으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서, 상기 불순물의 농도는 1.0×1013∼1.0×1015 atoms/㎠인 것을 특징으로 하는 반도체 장치의 제조 방법.
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