KR20070094868A - Ｄｃ 방전 및 이득 제어 회로를 갖는 디지털 베이스밴드수신기 - Google Patents

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알파슬란 데미르
레오니드 카자케비츠
파티 오즐루투르크
기타 라크슈미 나라얀
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인터디지탈 테크날러지 코포레이션
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Abstract

본 발명은 무선 통신 신호를 수신하고 처리하는 디지털 베이스밴드(DBB) 수신기에 관한 것이다. DBB 수신기는 적어도 하나의 저 잡음 증폭기(low noise amplifier, LNA), 적어도 하나의 복조기(demodulator), 직류(DC) 방전 회로 및 LNA 제어 회로를 포함한다. LNA는 통신 신호를 선택적으로 증폭시킨다. 복조기는 LNA로부터의 통신 신호의 수신에 응답하여, 아날로그 실수 및 허수 신호 성분을 실수 및 허수 신호 경로로 각각 출력한다. DC 방전 회로는 적어도 하나의 실수 및 허수 신호 경로에 축적되는 DC를 선택적으로 방전시킨다. LNA 제어 회로는 LNA를 온(on) 또는 오프(off)시킨다.

Description

ＤＣ 방전 및 이득 제어 회로를 갖는 디지털 베이스밴드 수신기{DIGITAL BASEBAND RECEIVER WITH DC DISCHARGE AND GAIN CONTROL CIRCUITS}
본 발명은 일반적으로 무선 통신 시스템에서 수신기 설계에 관한 것이다. 보다 상세하게는 본 발명은 이득을 조정하고, 아날로그 무선 수신기(analog radio receiver)에 의하여 처리되는 실수 및 허수 신호 성분에 도입되는 직류(DC) 오프셋을 보상하기 위하여 사용되는 디지털 신호 프로세싱(digital signal processing, DSP)에 관한 것이다.
종래의 수신기에서, 아날로그 이득 제어(AGC) 루프는 아날로그-디지털 변환기(ADC)에 의하여 수신된 평균 전력(average power)뿐만 아니라 순시 전력(instantaneous power)를 측정하기 위하여 사용된다. 평균 전력에 기초하여, 아날로그 회로의 이득은 ADC로의 입력이 그것의 소정의 동적인 범위 내에 머무르도록 조정될 것이다. 그러한 종래의 수신기에서, 이득은, 그 이득을 조정할 때 원하지 않는 지연의 원인이 되는 피드백 루프에 의하여 제어된다.
도 1에서 도시된 것처럼, 종래의 무선 주파수(RF) 수신기(100)는 아날로그 무선 수신기(102), 적어도 하나의 아날로그-디지털 변환기(ADC)(104), 그리고 평균 전력뿐만 아니라 순시 전력도 특정하는 아날로그 이득 제어 루프를 포함한다. 아날로그 이득 제어 루프는 전력 추정기(estimator)(106), 루프 필터(108)(예를 들어, LPF), 합산기(summer)(110), 검색표(lookup table, LUT)(112), 디지털-아날로그 변환기(DAC)(114) 및 이득 제어 회로(116)를 포함한다. 합산기(110)는 미리 정하여진 값 Pref를 갖는 기준 신호를 루프 필터의 출력에 더한다. 합산기(110)의 출력에서의 오차 전압은 평균 입력 전력가 Pref의 값에 도달할 때 0이 된다.
아날로그 무선 수신기(102)는 무선 통신 신호를 수신하기 위한 안테나(125), 밴드패스 필터(130), 저 잡음 증폭기(low noise amplifier, LNA)(135), 선택적인 제2 필터(140)(예를 들어, 밴드패스 필터), 두 개의 출력(150, 155)을 갖는 복조기(145), 위상 고정 루프(phase-locked loop, PLL)(160), 아날로그 실수 신호 경로 저역 필터(low pass filter, LPF)(165A), 아날로그 허수 신호 경로 LPF(165B), 적어도 하나의 실수 신호 경로 증폭기(170A), 적어도 하나의 허수 신호 경로 증폭기(170B), 적어도 하나의 아날로그 실수 신호 경로 고역 필터(HPF) 회로(175A), 그리고 적어도 하나의 아날로그 허수 신호 경로 HPF 회로(175B)를 포함하는 직접 변환 수신기(direct conversion receiver)이다. 증폭기들(170A, 170B) 각각은 RF 수 신기(100)의 아날로그 영역(domain)에 존재하는 고 이득 스테이지를 포함한다.
PLL(160)은 복조기(145)의 두 개의 출력(150, 155)을 제어하기 위한 국부 발진기(local oscillator, LO) 신호를 발생시킨다. 출력(150)은 무선 통신 신호의 실수 신호 성분을 출력하기 위한 복조기(145)의 동위상(in-phase)(I) 출력이다. 출력(155)은 무선 통신 신호의 허수 신호 성분을 출력하기 위한 복조기의 직교 위상(quadrature)(Q) 출력이다. 아날로그 LPF들(165A, 165B)은 I 및 Q 출력(150 및 155)의 대역폭 선택도를 각각 제어한다. 그 후에 아날로그 LPF들(165A, 165B)의 출력은 증폭기(170A, 170B)에 의하여 각각 증폭된다.
고 이득 요구로 인하여, 아날로그 HPF 회로들(175A, 175B)은 아날로그 무선 수신기(102)내에 각각의 증폭기들(170A, 170B) 뒤에 포함되어 커패시턴스를 각각 제공하고, 그에 의하여 증폭기들(170A, 170B)은 AC-결합되고 임의의 잔여 직류(DC)는 제거되어 DC 오프셋이 방지된다. 아날로그 HPF 회로(175A, 175B) 각각은 신호 입력, 신호 출력, 신호 입력을 신호 출력에 연결하는 적어도 하나의 커패시터(C1, C2) 및 커패시터의 출력을 접지에 연결하는 적어도 하나의 저항(R1, R2)을 갖고 따라서 R-C 필터가 형성된다. 아날로그 HPF 회로들(175A, 175B)은 실수 및 허수 신호 성분과 관련한 주파수 영역 응답의 더 낮은 부분(예를 들어, 50kHz 미만)의 스펙트럼 형태(spectral shape)를 변형(즉, 에너지를 감소)시킨다.
도 1의 종래의 RF 수신기(100)에서, ADC(104)는 아날로그 HPF 회로(175A, 175B)의 출력에 연결된다. 아날로그 HPF 회로들(175A, 175B)은 ADC(104)에서 샘플링되기 전에 안테나(125)를 경유하여 수신된 무선 통신 신호의 스펙트럼 형태를 보장하기 위하여 사용된다. ADC(104)는 디지털 I 및 Q 출력(180, 185)을, 예를 들어 I2 + Q2 이 계산되는 함수를 실행하는 전력 추정기(106)로 출력한다.
RF 수신기(100)에서, 안테나(125)에서 수신된 신호의 이득에서의 큰 변화에 응답하기 위하여 증폭기(170A, 170B)의 이득을 조정하는 데 필요한 반응 시간은 상당하다. 증폭기(170A, 170B)의 이득 조정은 전력 추정기(106), 루프 필터(108), 합산기(110), 검색표(LUT)(112), 디지털-아날로그 변환기(DAC)(114) 및 이득 제어 회로(116)를 포함하는 피드백 루프에 기초한다. 기준 전력(reference power, PREF) 값은 오차 신호(118)를 발생시키기 위하여 합산기(110)를 경유하여 루프 필터의 출력으로부터 감산된다. 따라서, 오차 신호(118)에 기초하여, LUT(112)는 DAC(114)를 미리 정하여진 설정으로 설정하고, 이에 따라 이득 제어 회로(116)는 증폭기(170A, 170B)의 이득을 조정한다. 더욱이, 아날로그 무선 수신기(102)의 안테나(125)에서 수신된 입력 신호 변화량의 잠재적 범위가 매우 클 수 있기 때문에(예를 들어, 75 dB의 동적인 범위), 매우 큰 용량을 가진 고가의 ADC(104)(예를 들어, 13비트를 갖고 그에 의하여 비트당 6dB의 동적인 범위가 제공되는 것)가 요구된다. ADC(104)는 또한 상당한 전력를 소비할 것이다.
상기 제기된 단점이 없는 DC 오프셋 제거 및 이득 제어를 처리하는 방법을 제공하는 것이 바람직하다.
본 발명은 일반적으로 무선 통신 시스템에서 수신기 설계에 관한 것이다. 보다 상세하게는 본 발명은 이득을 조정하고, 아날로그 무선 수신기(analog radio receiver)에 의하여 처리되는 실수 및 허수 신호 성분에 도입되는 직류(DC) 오프셋을 보상하기 위하여 사용되는 디지털 신호 프로세싱(digital signal processing, DSP)을 제공한다.
본 발명은 무선 통신 신호를 수신하고 처리하는 디지털 베이스밴드(DBB) 수신기에 관한 것이다. DBB 수신기는 적어도 하나의 저 잡음 증폭기(low noise amplifier, LNA), 적어도 하나의 복조기, 직류(DC) 방전 회로 및 LNA 제어 회로를 포함한다. LNA는 통신 신호를 선택적으로 증폭시킨다. 복조기는 LNA로부터의 통신 신호의 수신에 응답하여, 아날로그 실수 및 허수 신호 성분을 실수 및 허수 신호 경로로 각각 출력한다. DC 방전 회로는 적어도 하나의 실수 및 허수 신호 경로에 축적되는 DC를 선택적으로 방전시킨다. LNA 제어 회로는 LNA를 온 또는 오프시킨다.
DBB 수신기는 실수 신호 경로와 통신하는 제1 고역 필터(HPF) 회로와, 허수 신호 경로와 통신하는 제2 HPF 회로를 더 포함할 수 있다. 제1 및 제2 HPF 회로의 각각은 적어도 하나의 커패시터, 적어도 하나의 저항 및 저항과 병렬인 적어도 하나의 트랜지스터를 포함할 수 있다. 각 트랜지스터는 DC 방전 회로에 의하여 제어되어 축적된 DC를 각각의 커패시터로부터 접지로 선택적으로 흘려보낼 수 있다.
이와는 달리, 제1 및 제2 HPF 회로의 각각은 적어도 하나의 커패시터, 적어도 하나의 저항 및 저항과 병렬인 적어도 하나의 스위치를 포함할 수 있다. 각 스위치는 DC 방전 회로에 의하여 제어되어 축적된 DC를 각각의 커패시터로부터 접지로 선택적으로 흘려보낼 수 있다.
DBB 수신기는 제1 HPF 회로와 통신하는 입력을 갖는 제1 디지털 이득 제어 회로와 제2 HPF 회로와 통신하는 입력을 갖는 제2 디지털 이득 제어 회로를 더 포함할 수 있다. DBB 수신기는 제1 및 제2 디지털 이득 회로의 각각의 출력, DC 방전 회로로의 입력 및 LNA 제어 회로로의 입력과 통신하는 DC 오프셋 및 정규화 보상 모듈(normalization compensation module)을 더 포함할 수 있다. DC 오프셋 및 정규화 보상 모듈은 DBB 수신기의 출력을 일정한 출력 전력 레벨에서 유지하도록 형성될 수 있다.
여기에 개시된 방법 및 시스템은 무선 송/수신 유닛(WTRU)에 도입되는 것이 바람직하다. 이후에, WTRU는 사용자 장치(UE), 이동 기지국, 고정 또는 이동 가입자 유닛, 호출기 또는 무선 환경에서 동작 가능한 임의의 다른 유형의 장치를 포함하나 이에 제한되지 않는다. 본 발명의 특징은 집적 회로(IC)로 도입될 수 있고 또는 다수의 상호 접속하는 성분을 포함하는 회로에서 형성될 수 있다.
본 발명은 시 분할 듀플렉스(time division duplex, TDD), 시 분할 다중 접속(time division multiple access, TDMA), 주파수 분할 듀플렉스(frequency division duplex, FDD), 코드 분할 다중 접속(code division multiple access, CDMA), CDMA2000, 시 분할 동기 CDMA(time division synchronous CDMA, TDSCDMA) 그리고 직교 주파수 분할 듀플렉스(orthogonal frequency division duplex, OFDM)을 사용하는 통신 시스템에 적용할 수 있다. 그러나 본 발명은 뿐만 아니라 다른 유형의 통신 시스템에 적용할 수 있도록 구상된다.
함께 주어진 도 2a, 2b, 2c 및 2d는 본 발명의 양호한 실시예에 따라서 동작하는 디지털 베이스밴드(DBB) 수신기(200)의 전체적인 구조를 도시한다. 맵핑(mapping)은 입력을 정규화하기 위하여 사용된다. 수신기(200)는 아날로그 무선 수신기(202)(도 2a 참조), 실수 신호 경로 디지털 이득 제어 회로(205A), 허수 신호 경로 디지털 이득 제어 회로(205B), 각각의 LPF(245A, 245B), 디지털 직류(DC) 오프셋 및 정규화 보상 모듈(300), DC 방전 플래그(flag) 회로(250) 및 LNA 제어 회로(275)(도 2B 참조)를 포함한다. 미리 정하여진 임계치가 초과될 때 DC 방전 플래그 회로(250)는 실수 및 허수 신호 성분 경로에 축적된 DC를 흘려보내기 위하여 사용된다. 더욱이, 만약 아날로그 무선 수신기(202)로의 입력 전력가 매우 낮다면, LNA 제어 회로(275)는 LNA(135)를 온시키고, 만약 아날로그 무선 수신기(202)로의 입력 전력가 매우 높다면, LNA 제어 회로(275)는 LNA(135)를 오프시킨다.
수신기(200)에서, 전체 동적인 범위는 도 1에 도시한 종래의 시스템에서 사용된 것과 같은 DAC를 사용하지 않고 정규화 처리를 사용하여 제공된다.
도 2a에서 도시한 것처럼, 아날로그 무선 수신기(202)는, 무선 통신 신호를 수신하기 위한 안테나(125), 밴드패스 필터(130), LNA(135), 선택적인 제2 필터(140)(예를 들어, 밴드패스 필터), 두 개의 출력(150, 155)을 갖는 복조기(145), PLL(160), 아날로그 실수 신호 경로 LPF(165A), 아날로그 허수 신호 경로 LPF(165B), 적어도 하나의 실수 신호 경로 증폭기(170A), 적어도 하나의 허수 신호 경로 증폭기(170B), 적어도 하나의 아날로그 실수 신호 경로 고역 필터(HPF) 회로(175A), 그리고 적어도 하나의 아날로그 허수 신호 경로 HPF 회로(175B)를 포함하는 직접 변환 수신기이다. 증폭기(170A, 170B) 각각은, 아날로그 무선 수신기(202)의 아날로그 영역(domain)에 존재하는 고 이득 스테이지(stage)를 포함한다. HPF 회로(175A, 175B) 각각은, 적어도 하나의 커패시터(C1, C2), 적어도 하나의 저항(R1, R2), 그리고 각각의 커패시터(C1, C2)의 출력을 선택적으로 접지시켜 그것의 축적된 DC 오프셋을 제거하기 위한 적어도 하나의 트랜지스터(T1, T2)를 포함한다. 이와는 달리 하나 이상의 스위치가 HPF 회로(175A, 175B)의 커패시터(C1, C2)의 출력을 접지에 연결하기 위하여 사용될 수 있다.
도 2b에서 도시한 것처럼, 디지털 DC 오프셋 및 정규화 보상 모듈(300)은 LPF(245A)를 경유하여 실수 신호 경로 디지털 이득 제어 회로(205A)에 연결되는 실수 신호 입력(305)과 LPF(245B)를 경유하여 허수 신호 경로 디지털 이득 제어 회로(205B)에 연결되는 허수 신호 입력(310)을 갖는다. 디지털 DC 오프셋 및 정규화 보상 모듈(300)은 실수 및 허수 보상된 신호 출력(380, 390)을 더 포함한다. 디지털 DC 오프셋 및 정규화 보상 모듈(300)은 실수 신호 경로(305)에 대한 DC 추정치 신호(392), 허수 신호 경로(310)에 대한 DC 추정치 신호(394) 그리고 크기 추정치 신호(396)를 또한 출력한다. DC 추정치 신호(392, 394)는, 도 2A에 도시한 아날로그 무선 수신기(202)에서 C1 및 C2의 DC가 분산되어야 한다고 결정될 때 제어 신호 를 차례로 출력하는 DC-방전 플래그 회로(250)에 의하여 수신된다. 크기 추정치 신호(396)는, 도 2A에 도시한 아날로그 무선 수신기(202)에서 LNA(135)를 작동시키거나 멈추게 하는 제어 신호를 출력하는 LNA 제어 회로(275)에 의하여 수신된다.
도 2b를 참조하여, 각각의 디지털 이득 제어 회로(205A, 205B)는 로그 증폭기(logarithmic amplifier)(210A, 210B), 또는 아날로그 무선 수신기(202)로부터 수신된 입력 아날로그 신호를 더 넓은 동적인 범위에서 더 낮은 동적인 범위로 압축하기 위한 공지된 압축 특성을 갖는 다른 증폭기를 포함한다. 다시 말해, 로그 증폭기(210A, 210B)는 아날로그 실수(I) 및 허수(Q) 신호 성분들의 진폭에 따라 아날로그 실수(I) 및 허수(Q) 신호 성분에 특정 증폭 레벨을 적용시킨다. 각각의 디지털 이득 제어 회로(205A, 205B)는 ADC(215A, 215B), 검색표(LUT)(220A, 220B) 그리고 결합기(225A, 225B)를 더 포함한다. LUT(220A, 220B)는 이전에 획득된 압축 곡선 데이터를 기초로 하여 변환된 디지털 신호의 압축을 풀기 위하여 사용되는 안티 로그(anti-log) 함수를 제공한다. ADC(215A, 215B)는 로그 증폭기(210A, 210B)의 출력을 디지털화하고, 디지털화된 출력을 LUT 또는 역 로그 함수(225A, 225B)에 제공하여, 아날로그 실수 및 허수 신호 성분의 디지털 영역을 판독한다. ADC(215A, 215B)의 출력은 (2*n-1) 비트 신호를 생성함으로써 선형 스케일(linear scale)로 변환된다. 만약 기존의 이득이 포화를 촉진하기에 충분하지 않다면, 각각의 로그 증폭기(215A, 215B) 앞에 하나 이상의 추가 이득 스테이지를 부가할 필요가 있을 수 있다. 결합기(225A, 225B)는 LUT(220A, 220B)의 디지털화된 출력을 로그 증폭기(210A, 210B)의 포화된 출력에 의하여 제공된 부호 비트(sign bit)(230A, 230B) 와 결합하여 디지털 실수 신호 성분(235) 및 디지털 허수 신호 성분(240)을 생성한다. 부호 비트(230A, 230B)는 로그 증폭기(210A, 210B)의 포화된 출력으로부터 각각 생성된다.
디지털 이득 제어 회로(205A, 205B)는 채널 손실 변화량(channel loss variation)을 보상하고 인입 신호의 큰 동적인 범위(예를 들어, -100dBm에서부터 -25dBm으로)를 지원하기 위하여 사용된다. 디지털 이득 제어 회로(205A, 205B)는 또한 ADC(215A, 215B)를 동작시키기 위하여 요구되는 비트의 수를 최소화하기 위하여 사용되고, 그리고 신호 인벨로프(envelope)를 왜곡시키지 않고 신속한 방법으로 채널 손실 변화를 효율적으로 보상하기 위하여 설계된다. 디지털 이득 제어 회로(205A, 205B)는, dB 대 볼트(dB-per-volt)로, 선형 응답을 갖는다. 폐쇄 루프 시스템에서, 디지털 이득 제어 회로(205A, 205B)는 안정성, 안정 시간(settling time), 오버슈트 등과 같은 기능을 유지하기 위하여 사용된다.
도 2c는 디지털 DC 오프셋 및 정규화 보상 모듈(300)에 대한 구조를 도시한다. 디지털 DC 오프셋 및 정규화 보상 모듈(300)은 실수 및 허수 신호 성분 입력(305, 310), 가산기(adder)(315, 320, 325, 330), 곱셈기(multiplier)(335, 340), 지연 유닛(345, 350), DC 추정기(estimator)(355, 360), 절대 전력 추정기(365), 크기 추정기(magnitude estimator)(370) 및 역함수 유닛(375)을 포함한다. 실수(I) 신호 성분 입력(305)은 지연 유닛(345), DC 추정기(355) 및 합산기(315)의 입력에 연결된다. 허수(Q) 신호 성분 입력(310)은 지연 유닛(350), DC 추정기(360) 및 합산기(320)의 입력에 연결된다.
DC 추정기(355)는 신호(392)를 합산기(315, 325)의 입력 및 DC-방전 플래그 회로(250)로 출력한다. 합산기(325)는 지연 유닛(345)에 의하여 출력된 지연된 실수 신호 성분(348)로부터 신호(392)를 감산하여 결과적으로 DC 오프셋이 없는 실수 신호(328)를 출력한다. DC 추정기(360)는 신호(394)를 합산기(320, 330)의 입력 및 DC-방전 플래그 회로(250)로 출력한다. 합산기(330)는 지연 유닛(350)에 의하여 출력된 지연된 실수 신호 성분(352)으로부터 신호(394)를 감산하여 결과적으로 DC 오프셋이 없는 허수 신호(332)를 출력한다. 각각의 DC 추정기(355, 360)는 수렴하는데 많은 양의 시간이 걸린다. 따라서 지연 유닛(355, 360)은 실수 및 허수 신호 성분 입력(305, 310)에서 DC 레벨의 추정치의 발생에서의 지연을 보상하기 위하여 각각 사용된다.
신호(392)가 실수(I) 또는 허수(Q) 신호 성분 입력(305, 310)에서의 DC 레벨이 미리 정하여진 값을 초과하는 것을 나타낼 때, DC-방전 플래그 회로는 아날로그 무선 수신기(202)에서의 트랜지스터(T1, T2)로 하여금 커패시터(C1, C2)에 저장된 일부 DC를 방전시키도록 한다.
일 실시예에서, 스위치는 아날로그 무선 수신기(202)에서 사용되는 트랜지스터(T1, T2)를 대신할 수 있고, 그에 의하여 커패시터(C1, C2)에 저장된 일부 DC는 선택적으로 접지로 방전된다. 다른 실시예에서, 본 발명이 시간-슬롯(time-slotted) 시스템(예를 들어, TDD, TDMA)에 의하여 구현될 때, 커패시터(C1, C2)의 방전은 오직 시간 슬롯(time slot) 사이에서 발생하는 보호 기간(guard period) 동안 일어나 고, 따라서 데이터의 전송은 간섭되지 않는다.
계속 도 2c를 참조하면, DC 추정기(355)의 출력은, 결과(318)를 절대 전력 추정기(365)로 출력하는 합산기(315)에 의해서 실수(I) 신호 성분 입력(305)으로부터 감산된다. DC 추정기(360)의 출력(368)은, 결과(318 및 322)를 기초로 한 함수(예를 들어,
Figure 112007064754029-PAT00001
)를 수행하는 절대 전력 추정기(365)로 결과(322)를 출력하는 합산기(320)에 의해서 허수(Q) 신호 성분 입력(310)으로부터 감산된다. 절대 전력 추정기의 출력은 크기 추정기에 공급된다. 그리고 크기 추정기는 평균 크기 추정 신호(396)(예를 들어,
Figure 112007064754029-PAT00002
)를, LNA 제어 회로(275)와, 출력 전력이 일정한 레벨에서 유지되도록 하기 위하여 추정된 전력의 역(예를 들어,
Figure 112007064754029-PAT00003
)을 결정하는 역함수 유닛(375)으로 출력한다.
역함수 유닛(375)은 역 전력 추정치 신호(376, 378)를 곱셈기(335, 340)의 각각의 입력으로 출력한다. 곱셈기(335)는 결과 신호(332)에 신호(376)를 곱하여 보상된 실수 신호 성분 출력(380)을 제공한다. 곱셈기(340)는 결과 신호(332)에 신호(376)를 곱하여 보상된 허수 신호 성분 출력(380)을 제공한다.
도 2d는 DC-방전 플래그 회로(250)에 대한 구조를 도시한다. DC-방전 플래그 회로(250)는 실수 및 허수 크기 검출기(255, 260), DC 전력 추정기(265), 그리고 DC 전력 추정기의 출력을 미리 정하여진 임계치 K1과 비교하는 비교기(comparator)(270)를 포함한다. 비교기(270)는 아날로그 무선 수신기(202)에서의 스위치(S1 및 S2)가 DC 전력 추정기의 출력이 미리 정하여진 임계치 K1을 초과할 때 닫히도록 하는 제어 신호를 선택적으로 출력한다.
본 발명이 양호한 실시예에 대한 참조로 보다 상세하게 도시되고 설명되어진 반면에, 상기 설명된 본 발명의 범위에서 벗어나지 않고 형식과 상세에서의 다양한 변화가 이루어질 수 있다는 점이 당업자에게 이해될 것이다.
본 발명은 예로써 주어지고 첨부된 도면을 참조하여 이해되는 양호한 예시의 다음의 설명으로부터 상세하게 이해할 수 있다.
도 1은 아날로그 무선 수신기를 포함하는 종래의 RF 수신기의 블록도이다.
도 2a, 2b, 2c 및 2d는 본 발명의 양호한 실시예와 관련하여 형성된 디지털 DC 오프셋 및 정규화 보상 모듈(normalization compensation module)을 갖는 DBB RF 수신기의 블록도이다.

Claims (8)

  1. 무선 통신 신호를 수신하고 처리하기 위한 디지털 베이스밴드(DBB) 수신기로서,
    (a) 실수 신호 경로와;
    (b) 허수 신호 경로와;
    (c) 적어도 하나의 상기 실수 신호 경로와 상기 허수 신호 경로상에 축적되는 직류를 선택적으로 방전시키기 위한 직류(DC) 방전 회로와;
    (d) 상기 실수 신호 경로와 연결된 제1 고역 필터(HPF) 회로와;
    (e) 상기 허수 신호 경로와 연결된 제2 HPF 회로
    를 포함하며, 상기 제1 HPF 회로 및 제2 HPF 회로 각각은 적어도 하나의 커패시터 및 상기 커패시터와 병렬인 적어도 하나의 스위치를 포함하고, 상기 스위치는 상기 DC 방전 회로에 의해 제어되어 상기 커패시터로부터 축적된 DC를 선택적으로 흘려보내는 것인 디지털 베이스밴드 수신기.
  2. 제1항에 있어서,
    (f) 상기 제1 HPF 회로와 연결된 입력을 갖는 제1 디지털 이득 제어 회로와;
    (g) 상기 제2 HPF 회로와 연결된 입력을 갖는 제2 디지털 이득 제어 회로와;
    (h) 상기 제1 디지털 이득 제어 회로 및 제2 디지털 이득 제어 회로의 각 출력들과, 상기 DC 방전 회로로의 입력에 각각 연결되고, 일정한 출력 파워 레벨에서 상기 DBB 수신기의 출력을 유지하는 DC 오프셋 및 정규화 보상 모듈
    을 더 포함하는 디지털 베이스밴드 수신기.
  3. 제1항에 있어서, 상기 DC 방전 회로, 상기 제1 HPF 회로 및 상기 제2 HPF 회로는 상기 DBB 수신기가 포함하는 집적 회로(IC)에 통합되는 것인 디지털 베이스밴드 수신기.
  4. 무선 통신 신호를 수신하고 처리하기 위한 무선 송/수신 유닛(WTRU)으로서,
    (a) 실수 신호 경로와;
    (b) 허수 신호 경로와;
    (c) 적어도 하나의 상기 실수 신호 경로와 상기 허수 신호 경로상에 축적되는 직류를 선택적으로 방전시키기 위한 직류(DC) 방전 회로와;
    (d) 상기 실수 신호 경로와 연결된 제1 고역 필터(HPF) 회로와;
    (e) 상기 허수 신호 경로와 연결된 제2 HPF 회로
    를 포함하며, 상기 제1 HPF 회로 및 제2 HPF 회로 각각은 적어도 하나의 커패시터 및 상기 커패시터와 병렬인 적어도 하나의 스위치를 포함하고, 상기 스위치는 상기 DC 방전 회로에 의해 제어되어 상기 커패시터로부터 축적된 DC를 선택적으로 흘려보내는 것인 무선 송/수신 유닛.
  5. 제4항에 있어서,
    (f) 상기 제1 HPF 회로와 연결된 입력을 갖는 제1 디지털 이득 제어 회로와;
    (g) 상기 제2 HPF 회로와 연결된 입력을 갖는 제2 디지털 이득 제어 회로와;
    (h) 상기 제1 디지털 이득 제어 회로 및 제2 디지털 이득 제어 회로의 각 출력들과, 상기 DC 방전 회로로의 입력에 각각 연결되고, 일정한 출력 파워 레벨에서 DBB 수신기의 출력을 유지하는 DC 오프셋 및 정규화 보상 모듈
    을 더 포함하는 무선 송/수신 유닛.
  6. 제4항에 있어서, 상기 DC 방전 회로, 상기 제1 HPF 회로 및 상기 제2 HPF 회로는 상기 WTRU가 포함하는 집적 회로(IC)에 통합되는 것인 무선 송/수신 유닛.
  7. 무선 통신 신호를 수신하고 처리하기 위한 집적 회로(IC)로서,
    (a) 실수 신호 경로와;
    (b) 허수 신호 경로와;
    (c) 적어도 하나의 상기 실수 신호 경로와 상기 허수 신호 경로상에 축적되는 직류를 선택적으로 방전시키기 위한 직류(DC) 방전 회로와;
    (d) 상기 실수 신호 경로와 연결된 제1 고역 필터(HPF) 회로와;
    (e) 상기 허수 신호 경로와 연결된 제2 HPF 회로
    를 포함하며, 상기 제1 HPF 회로 및 제2 HPF 회로 각각은 적어도 하나의 커패시터 및 상기 커패시터와 병렬인 적어도 하나의 스위치를 포함하고, 상기 스위치는 상기 DC 방전 회로에 의해 제어되어 상기 커패시터로부터 축적된 DC를 선택적으 로 흘려보내는 것인 집적 회로.
  8. 제7항에 있어서,
    (f) 상기 제1 HPF 회로와 연결된 입력을 갖는 제1 디지털 이득 제어 회로와;
    (g) 상기 제2 HPF 회로와 연결된 입력을 갖는 제2 디지털 이득 제어 회로와;
    (h) 상기 제1 디지털 이득 제어 회로 및 제2 디지털 이득 제어 회로의 각 출력들과, 상기 DC 방전 회로로의 입력에 각각 연결되고, 일정한 출력 파워 레벨에서 DBB 수신기의 출력을 유지하는 DC 오프셋 및 정규화 보상 모듈
    을 더 포함하는 집적 회로.
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