KR20070087294A - 표시 장치용 박막 트랜지스터 표시판 - Google Patents
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Abstract
본 발명에 따른 표시 장치용 박막 트랜지스터 표시판은 공통 전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되며 선형의 제1 가지 전극을 가지는 제1 화소 전극과 상기 제1 가지 전극과 소정의 간격으로 이격되어 평행하게 마주하는 제2 가지 전극을 포함하고 상기 공통 전압에 대해서 제2 극성을 가지는 제2 데이터 전압이 인가되는 제2 화소 전극을 포함하는 화소 전극을 포함한다. 제1 및 제2 가지 전극은 러빙 방향에 대하여 5-30도의 범위에서 경사각을 가진다.
공통 전극, 제1 화소 전극, 제2 화소 전극, 프린지 필드
Description
도 1은 본 발명의 일 실시예에 따른 이극성(dual polarity )을 이용한 듀얼 필드 스위칭(Dual Field Switching: DFS) 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 DFS 방식의 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.
도 6 및 도 7은 도 5의 박막 트랜지스터 표시판을 VI-VI 선 및 VII-VII'-VII" 선을 따라 잘라 도시한 단면도이고,
도 8은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.
도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.
도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.
도 11은 도 5 및 도 8 내지 도 10에 도시한 박막 트랜지스터 표시판을 포함하는 이극성을 이용한 DFS 방식의 액정 표시 장치의 단위 화소에 대한 등가 회로도이다.
도 12는 본 발명의 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치에서 게이트선 및 데이터선에 인가된 신호의 파형도이다.
도 13은 본 발명에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치에서 액정 배열을 시뮬레이션한 도면이다.
도 14는 도 13에 도시된 본 발명에 따른 액정 표시 장치의 투과율을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
110, 210 : 절연 기판 100 : 하부 표시판
200 : 상부 표시판 270 : 공통전극
191a, 191b, 191 : 화소 전극 310 : 액정 분자
121 : 121, 129: 게이트선
124: 게이트 전극 131: 유지 전극선
140: 게이트 절연막 154: 반도체
163, 165: 저항성 접촉 부재 171, 179: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 181, 182, 185: 접촉 구멍
81, 82: 접촉 보조 부재
본 발명은 표시장치용 박막 트랜지스터 표시판에 관한 것으로, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 표시판에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있으며 유전율 이방성(dielectric anisotropy)을 가지는 액정층으로 이루어진다. 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향(VA, vertical alignment) 모드 액정 표시 장치는 대비비가 커서 각광받고 있다.
그러나, 광시야각에 문제가 있어 수직 배향 모드의 액정 표시 장치에 절개부를 적용한 PVA(patterned vertically aligned) 모드의 액정 표시 장치, IPS(in- plane switching) 모드의 액정 표시 장치 및 PLS(plane to line switching) 모드의 액정 표시 장치가 개발되었다.
하지만, 이와 같은 액정 표시 장치에서도 전계 생성 전극으로 화소 전극과 공통 전극만이 배치되어 있어 액정 표시 장치의 투과율과 응답 속도를 향상시키는데 한계가 있다.
따라서, 본 발명의 목적은 투과율과 응답 속도를 향상시키면서 플리커 현상을 감소시키기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시 장치용 박막 트랜지스터 표시판은 공통 전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되며 선형의 제1 가지 전극을 가지는 제1 화소 전극과 상기 제1 가지 전극과 소정의 간격으로 이격되어 평행하게 마주하는 제2 가지 전극을 포함하고 상기 공통 전압에 대해서 제2 극성을 가지는 제2 데이터 전압이 인가되는 제2 화소 전극을 포함하는 화소 전극을 포함한다. 제1 및 제2 가지 전극은 러빙 방향에 대하여 5-30도의 범위에서 경사각을 가진다.
이러한 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트선, 데이터 전압을 전달하는 데이터선, 상기 게이트선, 상기 데이터선 및 상기 화소 전극에 게이트 전극, 소스 전극 및 드레인 전극이 연결되어 있는 박막 트랜지스터를 더 포함할 수 있다.
드레인 전극은 게이트선과 평행한 화소 전극의 중심선에 위치하는 것이 바 람직하고, 제1 및 제2 가지 전극은 게이트선에 대하여 5-30도의 범위에서 경사각을 가지며, 게이트선과 평행한 화소 전극의 중심선에 대하여 대칭 구조를 가지는 것이 바람직하다.
또한, 박막 트랜지스터 표시판은 드레인 전극과 중첩하여 유지 용량을 형성하는 유지 전극을 가지는 유지 전극선을 더 포함할 수 있다.
데이터선은 제1 데이터 전압을 전달하는 제1 데이터선 및 제2 데이터 전압을 전달하는 제2 데이터선을 포함하고, 박막 트랜지스터는 게이트선, 제1 화소 전극 및 제1 데이터선을 연결하는 제1 박막 트랜지스터와 게이트선, 제2 화소 전극 및 제2 데이터선을 연결하는 제2 박막 트랜지스터를 포함하는 것이 바람직하다.
제1 및 제2 화소 전극은 제1 및 제2 드레인 전극의 한쪽 끝부분과 중첩하는 제1 및 제2 확장부를 가지는 것이 바람직하고, 제1 및 제2 확장부는 제1 및 제2 가지 전극의 경계선과 평행한 경계선을 가지는 것이 바람직하다.
제1 및 제2 화소 전극은 제1 및 제2 가지 전극과 제1 및 제2 확장부를 각각 연결하는 제1 및 제2 줄기 전극을 포함하는 것이 바람직하고, 제1 및 제2 줄기 전극은 게이트선과 데이터선으로 둘러싸인 화소 영역의 가장자리에 배치되어 있는 것이 바람직하다.
제1 및 제2 드레인 전극 각각은 줄기 전극과 평행한 제1 및 제2 연결부를 가질 수 있으며, 제1 및 제2 가지 전극 각각은 제1 및 제2 연결부와 각각 중첩하는 것이 바람직하다.
제1 및 제2 줄기 전극은 제1 및 제2 가지 전극에 대하여 둔각 또는 예각을 가지며 굴곡되어 있을 수 있으며, 제1 및 제2 드레인 전극 각각은 줄기 전극과 평행한 제1 및 제2 연결부를 가지며, 제1 및 제2 가지 전극 각각은 제1 및 제2 연결부와 각각 중첩할 수 있다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치의 구조에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 이극성(dual polarity )을 이용한 듀얼 필드 스위칭(Dual Field Switching: DFS) 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 1에서 보는 바와 같이 본 발명의 한 실시예에 따른 이극성을 이용한 듀얼 필드 스위칭(Dual Field Switching: DFS) 모드 액정 표시 장치는 하부 표시판 (100), 상부 표시판(200) 및 이들(100, 200) 사이에 형성되어 있는 액정층(3)으로 이루어진다. 하부 표시판(100)과 상부 표시판(200)은 실질적으로 서로 평행하게 마주하고 있으며, 액정층(3)의 액정 분자는 양(positive) 또는 음(negative)의 유전율 이방성을 가진다.
상부 표시판(200)은 상부 절연 기판(210), 하부 표시판(100)과 마주하는 상부 절연 기판(210) 상부에 형성되어 있는 공통 전극(270)을 포함한다. 공통 전극(270)에는 상부 표시판(200)에 전면적으로 동일하게 공통 전압(Vcom)이 제공된다. 본 발명의 일 예로, 공통 전압(Vcom)은 7V이다. 본 실시예에서 공통 전극(270)은 일정한 소정의 간격으로 이격되어 있는 다수의 서브 공통 전극으로 이루어진다. 여기서, 서브 공통 전극의 폭(w1)은 서브 공통 전극들 사이의 이격 거리(d1)보다 작거나 같은 것이 바람직하다.
도 1에 도시하지는 않았지만, 상부 표시판(200)은 화소 영역 사이에서 누설되는 빛을 차단하기 위한 블랙 매트릭스 등과 같은 차광 부재 및 각각의 화소 영역에 배치되어 있는 색 필터를 포함할 수 있다.
한편, 상부 표시판(200)과 마주하는 하부 표시판(100)은 하부 절연 기판(110), 상부 표시판(200)과 마주하는 하부 절연 기판(110) 상부에 형성되어 있는 화소 전극(191)을 포함한다. 이때, 화소 전극(191) 서로 번갈아 배치되어 있는 제1 및 제2 화소 전극(191a, 191b)을 포함한다. 여기서, 제1 및 제2 화소 전극(191a, 191b) 각각의 폭(w2, w3)은 제1 및 제2 화소 전극(191a, 191b) 사이의 이격 거리(d2)보다 작거나 같은 것이 바람직하다. 또한, 제1 및 제2 화소 전극(191a, 191b)은 공통 전극(270)의 서브 공통 전극 사이에 배치되며 공통 전극(270)과 중첩하지 않는 것이 바람직하다.
이와 같은 본 실시예에 따른 액정 표시 장치에서는, 제1 화소 전극(191a)에는 공통 전압(Vcom)보다 높은 제1 데이터 전압(Vda)이 제공되고, 제2 화소 전극(191b)에는 공통 전압(Vcom)보다 낮은 제2 데이터 전압(Vdb)이 제공된다. 본 발명의 일 예로, 상기 제1 데이터 전압(Vda)은 14V이고, 제2 데이터 전압(Vdb)은 0V이다. 즉, 제1 및 제2 데이터 전압(Vda, Vdb)은 공통 전압(Vcom)에 대하여 서로 반대 극성이 이극성(dual polarity)을 갖는다. 공통 전압(Vcom)에 대한 제1 및 제2 데이터 전압(Vda, Vdb)의 극성은 라인, 컬럼 또는 도트 단위로 반전될 수 있다.
도 1에 점선으로 도시된 바와 같이, 본 실시예에 따른 액정 표시 장치에서는 제1 화소 전극(191a)과 공통 전극(270)과의 사이에는 제1 데이터 전압(Vda)과 공통 전압(Vcom)과의 전압 차이에 의해 제1 프린지 필드(fringe field)가 형성되고, 제2 화소 전극(191b)과 공통 전극(270)과의 사이에는 제2 데이터 전압(Vdb)과 공통 전압(Vcom)과의 전압 차이에 의해 제2 프린지 필드가 형성된다. 또한, 제1 및 제2 화소전극(191a, 191b) 사이에는 제1 데이터 전압(Vda)과 제2 데이터 전압(Vdb)과의 전압 차이에 의해 측방향 필드(lateral field)가 형성되며, 액정층(3)의 액정 분자들은 이와 같은 프린지 필드 및 측방향 필드에 의해 회전하거나 비틀어져 구동된다.
따라서, 본 발명의 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치에서는 상부 표시판(200)과 하부 표시판(100)과의 사이에 제1 및 제2 프린지 필 드가 형성될 뿐만 아니라, 하부 표시판(100)에서는 제1 및 제2 데이터 전압(Vda, Vdb)에 의해서 제1 및 제2 프린지 필드보다 강한 측방향 필드가 형성된다.
이와 같이, 하부 표시판(100) 내에서도 측방향 필드가 형성되므로, 액정의 응답 속도가 증가하고, DFS 모드 액정 표시 장치의 투과율이 전체적으로 향상시킬 수 있다.
또한, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vda, Vdb)이 제1 및 제2 화소전극(191a, 191b)에 각각 인가되므로, 극성의 반전이 화소 단위 이하로 이루어질 수 있어 화면이 깜박거리는 플리커(flicker) 현상을 감소시킬 수 있다.
한편, 도면에 도시하지는 않았지만 하부 표시판(100)과 상부 표시판(200)은 적어도 하나의 수평 배향막을 더 포함할 수 있으며, 공통 전극(270)과 제1 및 제2 화소 전극(191a, 191b)에 전압이 인가되지 않는 초기 상태에서 액정 분자들은 기판(110, 210) 면에 대하여 거의 수평 배열된다.
도 2는 본 발명의 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이고, 도 3은 본 발명의 또 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이고, 도 4는 본 발명의 또 다른 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치의 구조를 개략적으로 도시한 단면도이다.
도 2 내지 도 3에서 보는 바와 같이, 본 실시예들의 액정 표시 장치 구조 대부분은 도 1과 동일하다.
즉, 하부 표시판(100)에는 서로 교대로 배치되어 있으며, 공통 전압(Vcom)에 대하여 반대 극성의 제1 및 제2 데이터 전압(Vda, Vdb)이 전달되는 제1 및 제2 화소 전극이 형성되어 있고, 상부 표시판(200)에는 공통 전압(Vcom)이 전달되는 공통 전극(270)이 형성되어 있다.
하지만, 도 2와 같은 실시예는 공통 전극(270)이 패터닝이 되지 않은 채로 상부 절연 기판(210)에 전면적으로 형성되어 있어 패턴리스(Paternless) DFS 방식이라 한다.
또한, 도 3과 같은 실시예는 공통 전극(270)이 패터닝되어 공통 전극(270)은 복수의 제1 개구부를 가지고 있으며, 제1 및 제2 화소 전극(191a, 191b)은 서로 소정의 간격으로 배치되어 있다. 여기서, 제1 및 제2 화소 전극(191a, 191b)이 이격된 공간은 제2 개구부로 정의되며, 제1 개구부는 제2 개구부와 교대로 배치된다. 이와 같은 구조는 제1 및 제2 개구부의 가장자리 경계에서 형성되는 프린지 필드(frieng field)에 의해 하나의 화소 영역에서 액정 분자를 서로 다른 서로 다른 방향으로 배열하여 다수의 도메인이 형성할 수 있으며, 이는 피브이에이(Paterned Vertical Alignment: PVA) 방식이라 한다.
도 3에 도시하지는 않았지만, 본 실시예에서 하부 표시판(100)과 상부 표시판(200) 중 적어도 하나는 액정 분자를 절연 기판(110, 200) 면에 대하여 수직 방향으로 배향하는 수직 배향막을 더 포함할 수 있다.
또한, 도 4를 참조하면, 도 1 내지 도 3의 실시예와 달리 하부 표시판(100)은 하부 절연 기판(110) 상부에 형성되어 서로 교대로 배치되어 있는 복수의 제1 및 제2 화소 전극(191a, 191b)과 하부 절연 기판(110) 상부에 전면적으로 형성되어 제1 및 제2 화소 전극(191a, 191b)과 중첩하는 공통 전극(270)을 포함한다. 공통 전극(270)과 화소 전극(191) 사이에는 이들(191, 270) 사이의 절연을 위한 층간 절연막(148)이 형성된다. 본 실시예와 같은 액정 표시 장치는 PLS (plane line switching) 방식이라 한다.
이제 본 발명의 실시예에 따른 액정 표시 장치의 하부 표시판으로 사용하는 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 5는 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 6 및 도 7은 도 5의 박막 트랜지스터 표시판을 VI-VI 및 VII-VII'-VII" 선을 따라 잘라 도시한 각각의 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위아래로 돌출한 복수의 제1 및 제2 게이트 전극(gate electrode)(124a, 124b)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 집적 회로 칩의 형태로 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있고, 또는 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 공통 전압(common voltage) 등과 같이 정해진 전압을 전달하며, 게이트선(121)과 거의 평행하게 가로 방향으로 뻗어 있다. 유지 전극선(131)은 게이트선(121)과 동일한 층으로 이루어져 있는데, 이웃하는 두 게이트선(121) 사이의 중앙에 위치하며, 누설되는 빛을 차단하기 위해 아래위로 돌출한 확장부를 가질 수 있다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있 다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 제1 및 제2 섬형 반도체(154a, 154b)가 형성되어 있다. 제1 및 제2 섬형 반도체(154a, 154b)는 제1 및 제2 게이트 전극(124a, 124b) 위에 각각 위치하며, 각각은 게이트선(121)의 경계를 덮는 연장부(extension)를 포함할 수 있다.
제2 섬형 반도체(154b) 위에는 복수의 제2 섬형 저항성 접촉 부재(ohmic contact)(163b, 165b)가 형성되어 있다. 저항성 접촉 부재(163b, 165b)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 섬형 저항성 접촉 부재(163b, 165b)는 쌍을 이루어 섬형 반도체(154b) 위에 배치되어 있다.
도면으로 나타나지 않았지만 제1 섬형 반도체(154a)의 상부에도 복수의 제1 섬형 저항성 접촉 부재(163a, 165b)가 형성되어 있다.
제1 및 제2 섬형 반도체(154a, 154b)와 제1 및 제2 저항성 접촉 부재(163a, 163b, 165a, 165b)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30도 내지 80도 정도이다.
저항성 접촉 부재(163a,, 163b, 165a, 165b) 및 게이트 절연막(140) 위에는 복수의 제1 및 제2 데이터선(data line)(171a, 171b)과 복수의 제1 및 제2 드레인 전극(drain electrode)(175a, 175b)이 형성되어 있다.
각각의 제1 및 제2 데이터선(171a, 171b)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 제1 및 제2 데이터선(171a, 171b)은 제1 및 제2 게이트 전극(124a, 124b)을 향하여 뻗은 복수의 제1 및 제2 소스 전극(source electrode)(173a, 173b)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 제1 및 제2 끝 부분(179a, 179b)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171a, 171b)이 연장되어 이와 직접 연결될 수 있다.
제1 및 제2 드레인 전극(175a, 175b) 각각은 제1 및 제2 데이터선(171a, 171b)과 각각 분리되어 있고 제1 및 제2 게이트 전극(124a, 124b)을 중심으로 제1 및 제2 소스 전극(173a, 173b)과 마주 본다. 각 제1 및 제2 드레인 전극(175a, 175b)은 넓은 한 쪽 끝 부분(177a, 177b)과 막대형인 다른 쪽 끝 부분을 가지고 있으며, 막대형 끝 부분은 U자형으로 구부러진 제1 및 제2 소스 전극(173a, 173b)으로 일부 둘러싸여 있다. 넓은 끝 부분(177a, 177b) 각각의 서로 이웃하는 두 게이 트선(121) 사이의 중앙에 위치하여 유지 전극선(131)과 중첩하며, 서로 이웃하는 두 게이트선(121) 사이의 중심선에 대하여 대칭이며 기울어진 경계선을 가져 누운 사다리꼴 모양이다. 또한, 제1 및 제2 드레인 전극(175a, 175b) 각각은 넓은 끝 부분(177a, 177b)과 막대형 끝 부분을 연결하는 제1 및 제2 연결부(176a, 176b)를 포함하고 있으며, 제1 및 제2 연결부(176a, 176b)는 제1 데이터선(171a)의 양쪽에 배치되어 게이트선(121)과 제1 데이터선(171a)으로 둘러싸인 영역의 가장자리에 위치한다.
하나의 제1 및 제2 게이트 전극(124a, 124b), 하나의 제1 및 제2 소스 전극(173a, 173b) 및 하나의 제1 및 제2 드레인 전극(175a, 175b)은 제1 및 제2 섬형 반도체(154a, 154b)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 제1 및 제2 소스 전극(173a, 173b)과 제1 및 제2 드레인 전극(175a, 175b) 사이의 제1 및 제2 반도체(154a, 154b)에 형성된다.
제1 및 제2 데이터선(171a, 171b) 및 제1 및 제2 드레인 전극(175a, 175b)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 제1 및 제2 데이터선(171a, 171b) 및 제1 및 제2 드레인 전극(175a, 175b)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
저항성 접촉 부재(163a, 163b, 165a, 165b)는 그 아래의 반도체(154a, 154b)와 그 위의 데이터선(171a, 171b) 및 드레인 전극(175a, 175b) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 섬형 반도체(154a, 154b)가 연장부를 포함할 때, 연장부는 게이트선(121)과 만나는 부분에서 게이트선(121)보다 너비가 넓어져 표면의 프로파일을 부드럽게 함으로써 상부에 위치하는 데이터선(171a, 171b)이 단선되는 것을 방지한다. 반도체(154a, 154b)에는 소스 전극(173a, 173b)과 드레인 전극(175a, 175b) 사이를 비롯하여 데이터선(171a, 171b) 및 드레인 전극(175a, 175b)으로 가리지 않고 노출된 부분이 있다.
데이터선(171a, 171b), 드레인 전극(175a, 175b) 및 노출된 반도체(154a, 154b) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며, 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectic constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154a, 154b) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 제1 및 제2 데이터선(171a, 171b)의 끝 부분(179a, 179b)과 제1 및 제2 드레인 전극(175a, 175b)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182a, 182b, 185a, 185b)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode line)(191) 및 복수의 접촉 보조 부재(contact assistant)(81, 82a, 82b)가 형성되어 있다. 이들은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다.
화소 전극(191)은 서로 분리되어 있으며, 공통 전극(270, 도 1 내지 도 4참조)에 인가된 공통 전압(Vcom)에 대하여 반전된 신호가 전달되는 제1 화소 전극(191a)과 제2 화소 전극(191b)을 포함한다. 제1 및 제2 화소 전극(191a, 191b) 각각은 게이트선(121)과 제1 데이터선(171a)으로 둘러싸인 영역의 가장자리에서 세로 방향으로 뻗어 있는 제1 및 제2 줄기 전극(191a2, 191b2)과 줄기 전극(191a2, 191b2)으로부터 세로 방향으로 뻗어 마주하는 제1 및 제2 줄기 전극(191a2, 191b2)에 인접하게 연장되어 있으며 서로 교대로 배치되어 있는 제1 및 제2 가지 전극(191a1, 191b1)과 제1 및 제2 줄기 전극(191a2, 191b2)에 연결되어 있으며, 드레인 전극(175a, 175b)의 넓은 끝 부분(177a, 177b)과 중첩되어 있는 제1 및 제2 확장부(191a3, 191b3)를 포함한다. 제2 확장부(191b3)는 넓은 면적을 가지며 가지 전극(191a1, 191b1)과 평행한 경계선을 가지는 중앙부와 가지 전극(191a1, 191b1)과 평행하게 뻗은 두 가지부를 포함한다. 제1 확장부(191a3)는 제2 확장부(191b3)의 두 가지부와 평행하게 마주하는 경계선을 가지며 제2 확장부(191b3)의 두 가지부 사이 로 확장되어 있다. 제2 확장부(191b3)의 중앙부와 제1 확장부(191a3)는 제1 및 제2 가진 전극(191a1, 191b1)과 평행한 경계선을 가지고 있어 누운 사다리꼴 모양이다.
각각의 제1 및 제2 가지 전극(191a1, 191b1)은 게이트선(121)에 대하여 소정의 각도로 기울어져 있으며, 게이트선(121)과 평행한 화소 전극(191)의 중심선에 대하여 대칭으로 배열되어 있는 상부 가지 전극과 하부 가지 전극을 각각 포함한다.
제1 및 제2 화소 전극(191a, 191b) 각각은 접촉 구멍(185a, 185b)을 통하여 제1 및 제2 드레인 전극(175a, 175b)과 물리적 및 전기적으로 연결되어 있으며, 각각 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(270, 도 1 내지 도 4 참조)과 함께 전기장을 생성함으로써 두 전극(191, 270) 위에 위치하는 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다.
이와 같은 박막 트랜지스터 표시판을 포함하는 액정 표시 장치에서 액정 분자가 양 또는 음의 유전율 이방성을 가지며, 기판(110)에 대하여 거의 평행하게 배향된다.
이때, 액정 분자가 양의 유전율 이방성을 가지고 수평 방향이 액정 분자의 러빙 방향이라면, 상부 및 하부 가지 전극에 대응하는 영역에 위치하는 액정 분자는 가지 전극(191a1, 191b1)에 대하여 게이트선(121)에 대하여 소정의 각도로 기울 어진 만큼 초기 비틀림각을 가지도록 배향된다. 따라서, 초기 비틀림각은 러빙 방향과 가지 전극의 길이 방향이 이루는 각 또는 러빙 방향과 가지 전극이 이루는 각으로 정의되며, 휘도 감소를 방지하기 위해 0도보다 크고 30도보다 작거나 같은 것이 바람직하다.
이 때, 화소 전극(191)의 상부 가지 전극에 대응하는 영역에 위치하는 액정 분자는 전압인가 시 초기 비틀림각에 의해 시계 방향으로 회전하며, 화소 전극(191)의 하부 가지 전극에 대응하는 영역에 위치하는 액정 분자는 전압인가 시 초기 비틀림각에 의해 반시계 방향으로 회전한다. 따라서, 두 개의 도메인이 형성되며, 좌우 방향에서의 시인성이 향상된다.
액정 분자는 음의 유전율 이방성을 가질 때 액정 분자는 데이터선(171a, 171b)과 평행한 수직 방향으로 배향된다.
화소 전극(190)과 공통 전극(270)은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 유지 전극선(131)의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘리기 위하여, 유지 전극선(131)에 확장부를 두고 화소 전극(190)에 연결된 제1 및 제2 드레인 전극(175a, 175b)을 연장 및 확장시켜 중첩시킴으로써 단자 사이의 거리를 가깝게 하고 중첩 면적을 크게 한다.
접촉 보조 부재(81, 82a, 82b)는 각각 접촉 구멍(181, 182a, 182b)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171a, 171b)의 끝 부분(179a, 179b)과 연결된다. 접촉 보조 부재(81, 82a, 82b)는 게이트선(121)의 끝 부분(129) 및 데이터선(171a, 171b)의 끝 부분(179a, 179b)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
이와 같은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에서는 화소 전극(191)의 가로 중심선에 대하여 대칭으로 배열되어 있는 가지 전극의 중앙에 불투명막인 유지 전극선(131) 또는 드레인 전극(175)을 배치하여 텍스쳐(texture)가 발생하는 것을 차단할 수 있다. 화소 전극(191)의 제1 및 제2 확장부(191a3), 191b3)는 가지 전극(191a1, 191b1)과 평행한 경계선을 포함하고 있어, 텍스쳐가 발생하는 것을 최소화할 수 있으며, 이를 통하여 화소의 투과율을 극대화할 수 있다.
또한, 드레인 전극(175a, 175b)의 연결부(176a, 176b) 및 화소 전극의 줄기 전극(191a2, 191b2)을 데이터선(171a)에 인접하게 화소 영역의 가장자리에서 서로 중첩되도록 배치하여, 화소의 개구율 및 투과율을 극대화할 수 있다.
또한, 게이트선(121) 및 데이터선(171)과 화소 전극(191) 사이에 낮은 유전율을 가지는 유기 물질로 이루어진 보호막(180)이 형성되어 있어, 게이트선(121) 및 데이터선(171)과 화소 전극(191) 사이에서 발생하는 기생 용량을 최소화할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 9는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.
도 8내지 도 10에서 보는 바와 같이, 본 실시예들에 따른 박막 트랜지스터 표시판의 구조는 도 5내지 도 7과 동일하다.
게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 복수의 유지 전극선(131)이 기판(110) 위에 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 제1 및 제2 섬형 반도체(154a, 154b) 및 복수의 제1 및 제2 섬형 저항성 접촉 부재(163a, 163b, 165a, 165b)가 차례로 형성되어 있다. 제1 및 제2 소스 전극(173a, 173b)을 각각 포함하는 복수의 제1 및 제2 데이터선(171a, 171b) 및 복수의 제1 및 제2 드레인 전극(175a, 175b)이 저항성 접촉 부재(163a, 163b, 165a, 165b) 위에 형성되어 있고, 보호막(180)이 그 위에 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182a, 182b, 185a, 185b)이 형성되어 있다. 보호막(180) 위에는 복수의 화소 전극(191) 및 복수의 접촉 보조 부재(81, 82a, 82b)가 형성되어 있다.
하지만, 도 8에서 보는 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판에서는 제1 및 제2 드레인 전극(175a, 175b)의 제1 및 제2 연결부(176a, 176b)와 화소 전극(191)의 제1 및 제2 줄기 전극(191a2, 191b2)이 서로 중첩하지 않고 평행하게 배치되어 있다.
또한, 도 9에서 보는 바와 같이 제1 및 제2 화소 전극(191a, 191b)의 제1 및 제2 줄기 전극(191a2, 191b2)은 해당하는 제1 및 제2 가지 전극(191a1, 191b1)에 대하여 둔각을 가지며 마주하는 제1 및 제2 가지 전극(191a1, 191b1)에 대하여 예각을 가지며 굴곡되어 있다. 이때, 굴곡된 제1 및 제2 줄기 전극(191a2, 191b2)의 꼭지점은 제1 데이터선(171a)과 중첩하는 것이 바람직하며, 서로 이웃하는 제1 및 제2 화소 전극(191a, 191b)의 제1 및 제2 줄기 전극(191a2, 191b2)은 서로 평행한 것이 바람직하다. 이와 같이, 제1 및 제2 줄기 전극(191a2, 191b2)을 마주하는 제2 및 제1 가지 전극(191a1, 191b1)에 대하여 예각을 가지도록 굴절시키는 구조에서는 제1 화소 전극(191a)의 가지 전극(191a1)과 제2 화소 전극(191b)의 줄기 전극(191b2) 사이 또는 제2 화소 전극(191b)의 가지 전극(191b1)과 제1 화소 전극(191a)의 줄기 전극(191a2) 사이에서 형성되는 전기장이 제1 가지 전극(191a1)과 제2 가지 전극(191b1) 사이에서 형성되는 전기장의 방향에 대하여 최대한 평행하게 형성되어 제1 및 제2 줄기 전극(191a2, 191b2) 부근에서 발생하는 텍스쳐를 최소화할 수 있으며, 이를 통하여 화소의 투과율을 향상시킬 수 있다.
또한, 도 10에서 보는 바와 같이, 제1 및 제2 드레인 전극(175a, 175b)의 제1 및 제2 연결부(176a, 176b)와 화소 전극(191)의 제1 및 제2 줄기 전극(191a2, 191b2) 모두 제1 및 제2 가지 전극(191a1, 191b1)에 대하여 예각 또는 둔각을 가지며 굴곡되어 있다. 이들은 서로 중첩될 수도 있고 그렇지 않을 수 있다.
도 11은 도 5 및 도 8 내지 도 10에 도시한 박막 트랜지스터 표시판을 포함하는 이극성을 이용한 DFS 방식의 액정 표시 장치의 단위 화소에 대한 등가 회로도이고, 도 12는 본 발명의 실시예에 따른 이극성을 이용한 DFS 방식의 액정 표시 장 치에서 게이트선 및 데이터선에 인가된 신호의 파형도이다.
도 11 및 도 12를 참조하면, 게이트선(GL)과 제1 데이터선(DLa)에는 제1 박막 트랜지스터(Ta)가 전기적으로 연결되고, 제1 박막 트랜지스터(Ta)의 드레인 전극에는 제1 액정 축전기(Clca)와 제1 유지 축전기(Csta)가 병렬 연결된다.
또한, 게이트선(GL)과 제2 데이터선(DLb)에는 제2 박막 트랜지스터(Tb)가 전기적으로 연결되고, 제2 박막 트랜지스터(Tb)의 드레인 전극에는 제2 액정 축전기(Clcb)와 제2 유지 축전기(Cstb)가 병렬 연결된다.
한 화소가 구동되는 시간을 1H 시간으로 정의될 때, 1H 시간 동안 제1 데이터선(DLa)에는 공통 전압(Vcom)보다 높은 제1 데이터 전압(Vda)이 제공되고, 제2 데이터선(DLb)에는 공통 전압(Vcom)보다 낮은 제2 데이터 전압(Vdb)이 제공된다. 이때, 제1 데이터 전압(Vda)과 제2 데이터 전압(Vdb)은 공통 전압(Vcom)에 반전된 전압이며, 1H 시간 동안 게이트선(GL)에는 게이트 온(ON) 전압이 인가된다.
이와 같이, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vda, Vdb)은 동시에 제1 및 제2 화소 전극(191a, 191b)에 각각 인가된다. 따라서, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커 현상이 감소할 수 있다.
도 13은 본 발명에 따른 이극성을 이용한 DFS 방식의 액정 표시 장치에서 액정 배열을 시뮬레이션한 도면이고, 도 14는 도 13에 도시된 본 발명에 따른 액정 표시 장치의 투과율을 나타낸 도면이다.
본 발명의 실험예에 따른 액정 표시 장치에서 상부 표시판(200, 도 1 내지 도 4참조)의 공통 전극(270)에는 7V의 공통 전압(Vcom)을 인가하고, 하부 표시판(100, 도 1 내지 도 4참조)의 제1 화소전극(191a)에는 14V의 제1 데이터 전압(Vda)을 인가하고, 하부 표시판(100, 도 1 내지 도 4참조)의 제2 화소 전극(191b)에는 0V의 제2 데이터 전압(Vdb)을 인가하였다.
도 13에서 보는 바와 같이, 하부 표시판(100)과 상부 표시판(200) 사이에 개재된 액정 분자들(310)은 공통 전압(Vcom)과 제1 데이터 전압(Vda) 및 제2 데이터 전압(Vdb) 사이의 전압차 및 제1 데이터 전압(Vda)과 제2 데이터 전압(Vdb) 사이의 전압차에 의해서 재배열된다.
즉, 본 발명에서는 두 표시판(100, 200) 사이에서 두 표시판(100, 200)의 수직 방향 및 수평 방향으로 전기장이 형성되어 액정 분자를 강하게 비틀거나 회전시켜 액정 분자의 응답 속도와 투과율을 향상시킬 수 있다.
도 14에 도시된 바와 같이, 본 실험예에서 제1 및 제2 화소 전극(191a, 191b)에 동일한 전압을 인가하는 경우보다 대략 100% 향상된 약 45%의 투과율을 가지는 것으로 측정되었다. 이때, 투과율이 급격히 감소하는 부분은 제1 및 제2 화소 전극(191a, 191b)이 위치하는 부분이다.
이와 같은 표시장치에 따르면, 제1 화소 전극에는 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되고, 제2 화소전극에는 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가된다. 따라서, 상부 표시판과 하부 표시판과의 사이에 프린지 필드가 형성될 뿐만 아니라, 하부 표시판에서도 레터럴 필드가 형성됨으로써, 표시 장치의 투과율 및 응답 속도를 향상시킬 수 있다.
또한, 공통 전극과 제1 화소 전극과의 사이에서 액정층에 인가되는 전압의 극성은 공통 전극과 제2 화소 전극과의 사이에서 액정층에 인가되는 전압의 극성과 다르다. 이와 같이, 한 화소 영역 내에서 극성을 반전시킬 수 있으므로, 플리커 현상이 최소화할 수 있다.
또한, 제1 및 제2 화소 전극의 가지 전극을 화소 영역의 가로 중심선에 대하여 대칭으로 배치함으로써 시인성을 향상시킬 수 있으며, 유지 축전기를 형성하는 유지 전극과 드레인 전극을 텍스쳐가 발생하는 영역에 배치하여 투과율을 향상시킬 수 있으며, 화소의 개구율을 극대화할 수 있다.
또한, 드레인 전극의 연결부 및 화소 전극의 줄기부를 화소 영역의 가장자리에 배치하여 개구율이 투과율의 감소를 최소화할 수 있으며, 이들을 굴곡시켜 화소 영역의 가장자리에서 발생하는 텍스쳐를 최소화할 수 있으며, 이를 통하여 액정 표시 장치의 표시 특성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (15)
- 공통 전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되며 선형의 제1 가지 전극을 가지는 제1 화소 전극과 상기 제1 가지 전극과 소정의 간격으로 이격되어 평행하게 마주하는 제2 가지 전극을 포함하고 상기 공통 전압에 대해서 제2 극성을 가지는 제2 데이터 전압이 인가되는 제2 화소 전극을 포함하는 화소 전극을 포함하고,상기 제1 및 제2 가지 전극은 러빙 방향에 대하여 5-30도의 범위에서 경사각을 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제1항에서,주사 신호를 전달하는 게이트선,데이터 전압을 전달하는 데이터선,상기 게이트선, 상기 데이터선 및 상기 화소 전극에 게이트 전극, 소스 전극 및 드레인 전극이 연결되어 있는 박막 트랜지스터를 더 포함하는 표시 장치용 박막 트랜지스터 표시판.
- 제2항에서,상기 드레인 전극은 상기 게이트선과 평행한 상기 화소 전극의 중심선에 위치하는 표시 장치용 박막 트랜지스터 표시판.
- 제3항에서,상기 제1 및 제2 가지 전극은 상기 게이트선에 대하여 5-30도의 범위에서 경사각을 가지며, 상기 게이트선과 평행한 상기 화소 전극의 중심선에 대하여 대칭 구조를 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제4항에서,상기 드레인 전극과 중첩하여 유지 용량을 형성하는 유지 전극을 가지는 유지 전극선을 더 포함하는 표시 장치용 박막 트랜지스터 표시판.
- 제4항에서,상기 데이터선은 상기 제1 데이터 전압을 전달하는 제1 데이터선 및 상기 제2 데이터 전압을 전달하는 제2 데이터선을 포함하고,상기 박막 트랜지스터는 상기 게이트선, 상기 제1 화소 전극 및 상기 제1 데이터선을 연결하는 제1 박막 트랜지스터와 상기 게이트선, 상기 제2 화소 전극 및 상기 제2 데이터선을 연결하는 제2 박막 트랜지스터를 포함하는 표시 장치용 박막 트랜지스터 표시판.
- 제6항에서,상기 제1 및 제2 화소 전극은 상기 제1 및 제2 드레인 전극의 한쪽 끝부분 과 중첩하는 제1 및 제2 확장부를 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제7항에서,상기 제1 및 제2 확장부는 상기 제1 및 제2 가지 전극의 경계선과 평행한 경계선을 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제8항에서,상기 제1 및 제2 화소 전극은 상기 제1 및 제2 가지 전극과 상기 제1 및 제2 확장부를 각각 연결하는 제1 및 제2 줄기 전극을 포함하는 표시 장치용 박막 트랜지스터 표시판.
- 제9항에서,상기 제1 및 제2 줄기 전극은 상기 게이트선과 상기 데이터선으로 둘러싸인 화소 영역의 가장자리에 배치되어 있는 표시 장치용 박막 트랜지스터 표시판.
- 제10항에서,상기 제1 및 제2 드레인 전극 각각은 상기 줄기 전극과 평행한 제1 및 제2 연결부를 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제11항에서,상기 제1 및 제2 가지 전극 각각은 상기 제1 및 제2 연결부와 각각 중첩하는 표시 장치용 박막 트랜지스터 표시판.
- 제9항에서,상기 제1 및 제2 줄기 전극은 상기 제1 및 제2 가지 전극에 대하여 둔각 또는 예각을 가지며 굴곡되어 있는 표시 장치용 박막 트랜지스터 표시판.
- 제13항에서,상기 제1 및 제2 드레인 전극 각각은 상기 줄기 전극과 평행한 제1 및 제2 연결부를 가지는 표시 장치용 박막 트랜지스터 표시판.
- 제14항에서,상기 제1 및 제2 가지 전극 각각은 상기 제1 및 제2 연결부와 각각 중첩하는 표시 장치용 박막 트랜지스터 표시판.
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