KR20060074547A - 표시 장치용 박막 트랜지스터 표시판 - Google Patents
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Abstract
절연기판, 상기 절연 기판 위에 형성되어 있는 게이트선, 상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 절연되어 교차하는 데이터선, 상기 게이트선과 상기 데이터선에 두 단자가 연결되어 있는 제1 및 제2 트랜지스터, 상기 제1 트랜지스터에 연결되어 있는 제1 부화소 전극 및 상기 제2 트랜지스터에 연결되어 있는 제2 부화소 전극을 포함하고, 상기 제1 트랜지스터의 누설 전류는 상기 제2 트랜지스터의 누설 전류에 비하여 작은 박막 트랜지스터 표시판을 마련한다.
시인성, 화소분할, 차등전압, 누설전류, 숏키콘택
Description
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3은 각각 도 1의 II-II'선 및 III-III'선을 따라 절단한 단면도이고,
도 4는 본 발명의 실시예에 따른 액정 표시 장치의 회로도이고,
도 5는 숏키 콘택이 있는 박막 트랜지스터와 숏키 콘택이 없는 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
본 발명은 표시 장치용 박막 트랜지스터 표시판에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하 고 입사광의 편광을 제어함으로써 영상을 표시한다.
그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.
수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 기준 시야각을 넓힐 수 있다.
그러나 수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어지는 문제점이 있다. 예를 들어, 절개부가 구비된 PVA(patterned vertically aligned) 방식 액정 표시 장치의 경우에는 측면으로 갈수록 영상이 밝아져서, 심한 경우에는 높은 계조 사이의 휘도 차이가 없어져 그림이 뭉그러져 보이는 경우도 발생한다.
이러한 문제점을 개선하기 위하여 하나의 화소를 두 개의 부화소로 분할하고 두 부화소를 용량성 결합시킨 후 한 쪽 부화소에는 직접 전압을 인가하고 다른 쪽 부화소에는 용량성 결합에 의한 전압 하강을 일으켜 두 부화소의 전압을 달리 함으로써 투과율을 다르게 하는 방법이 제시되었다.
그러나 이러한 방법은 두 부화소의 투과율을 원하는 수준으로 정확하게 맞출 수 없는 문제점이 있고, 특히 용량성 결합을 위한 도전체의 추가 등으로 인하여 개구율이 감소하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하는 것이다.
이러한 기술적 과제를 해결하기 위하여 본 발명에서는 절연기판, 상기 절연 기판 위에 형성되어 있는 게이트선, 상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 절연되어 교차하는 데이터선, 상기 게이트선과 상기 데이터선에 두 단자가 연결되어 있는 제1 및 제2 트랜지스터, 상기 제1 트랜지스터에 연결되어 있는 제1 부화소 전극 및 상기 제2 트랜지스터에 연결되어 있는 제2 부화소 전극을 포함하고, 상기 제1 트랜지스터의 누설 전류는 상기 제2 트랜지스터의 누설 전류에 비하여 작은 박막 트랜지스터 표시판을 마련한다.
이 때, 상기 절연 기판 위에 상기 게이트선과 나란하게 형성되어 있고 상기 제1 부화소 전극 및 이웃 화소의 상기 제2 부화소 전극과 중첩하는 유지 전극선을 더 포함할 수 있다.
상기 제1 트랜지스터의 소스 전극은 반도체층과 숏키 콘택을 형성하지 않고, 상기 제2 트랜지스터의 소스 전극은 반도체층과 숏키 콘택을 형성하는 것이 바람직하다.
상기 제1 및 제2 트랜지스터의 소스 전극은 U자형 만입부를 가지며 상기 제1 및 제2 트랜지스터의 드레인 전극의 일단은 상기 소스 전극의 U자형 만입부 안에 배치되어 있을 수 있고, 상기 제2 트랜지스터의 소스 전극은 U자형 만입부 양쪽에서 상기 반도체층의 측면과 접촉하여 숏키 콘택을 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
그러면 도 1 내지 도 3을 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 II-II'선 및 III-III'선을 따라 절단한 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 물리적, 전기적으로 서로 분리되어 있으며 게이트 신호를 전달한다. 게이트선(121)은 각각 위쪽 및 아래쪽으로 돌출한 복수의 제1 및 제2 게이트 전극(124a, 124b)을 포함한다. 다른 층 또는 외부 구동 회로와의 연결을 위하여 면적이 다른 부분보다 넓은 끝 부분을 포함할 수 있다.
유지 전극선(131)은 주로 가로 방향으로 뻗어 있으며 이웃하는 두 게이트선(121)의 중앙에 배치되어 있다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 형태로 변형될 수 있다.
게이트선(121)과 유지 전극선(131)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어지는 것이 바람직하다. 그러나 게이트선(121)과 유지 전극선(131)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트선(121)과 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 그러나 게이트선(121)과 유지 전극선(131)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
또한 게이트선(121)과 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80ㅀ이다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 복수의 섬형 반도체(154)가 형성되어 있다.
섬형 반도체(154)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(ohmic contact)(163, 165a, 165b)가 형성되어 있다.
섬형 반도체(154)와 저항성 접촉 부재(163, 165a, 165b)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80ㅀ이다.
저항성 접촉 부재(163, 165a, 165b) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수 쌍의 제1 및 제2 드레인 전극(drain electrode)(175a, 175b)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121) 및 유지 전극선(131)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 제1 및 제2 드레인 전극(175a, 175b)과 대향하는 복수의 제1 및 제2 소스 전극(source electrode)(173a, 173b)을 포함한다. 또한 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있는 끝 부분을 포함할 수 있다.
여기서 인접하는 두 개의 데이터선(171)은 인접하는 두 개의 유지 전극선(131)과 교차하여 하나의 화소 영역을 구획한다. 게이트선(121)은 화소 영역을 상하로 이등분하는 위치에 형성되어 있다.
각 소스 전극(173a, 173b)은 게이트선(121)을 중심으로 하여 상하에 위치하며 U자형 만입부를 가진다. 제1 및 제2 드레인 전극(175a, 175b)의 일단은 각각 제1 및 제2 소스 전극(173a, 173b)의 U자형 만입부 안에 배치되어 있다.
여기서 제1 소스 전극(173a)은 모든 부분이 저항성 접촉 부재(163a)의 위에 놓이고, 제2 소스 전극(173b)은 U자 형 만입부 양쪽에서 저항성 접촉 부재(163b)를 벗어나서 게이트 절연막(140) 위에까지 연장되어 있다. 따라서 제2 소스 전극(173b)은 저항성 접촉 부재(163b)와 섬형 반도체(154)의 측면과 접촉하여 숏키 콘택(Schottky contact: A)을 형성한다.
제1 및 제2 게이트 전극(124a, 124b), 소스 전극(173) 및 제1 및 제2 드레인 전극(175a, 175b)은 섬형 반도체(154)와 함께 제1 및 제2 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175a, 175b) 사이의 섬형 반도체(154)에 형성된다.
데이터선(171) 및 제1 및 제2 드레인 전극(175a, 175b)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(도시하지 않음)과 그 위에 위치한 저저항 물질 상부막(도시하지 않음)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171) 및 제1 및 제2 드레인 전극(175a, 175b)도 게이트선(121) 및 유지 전극선(131)과 마찬가지로 그 측면이 약 30-80ㅀ의 각도로 경사져 있다.
저항성 접촉 부재(163, 165a, 165b)는 그 하부의 반도체(154)와 그 상부의 데이터선(171) 및 드레인 전극(175a, 175b) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
데이터선(171) 및 제1 및 제2 드레인 전극(175a, 175b)과 섬형 반도체(154)의 노출된 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 그러나 보호막(180)은 유기막의 우수한 특성을 살리면서도 반도체(154)의 노출된 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 제1 및 제2 드레인 전극(175a, 175b)의 일단부를 각각 드러내는 복수의 접촉 구멍(contact hole)(181a, 181b)이 형성되어 있다.
보호막(180) 위에는 제1 및 제2 부화소 전극(190a, 190b)이 형성되어 있다. 제1 및 제2 부화소 전극(190a, 190b)은 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어진다.
제1 및 제2 부화소 전극(190a, 190b)은 접촉 구멍(181a, 181b)을 통하여 각각 제1 및 제2 드레인 전극(175a, 175b)과 물리적·전기적으로 연결되어 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다.
여기서 숏키 콘택이 형성되어 있는 제2 박막 트랜지스터는 숏키 콘택이 형성되어 있지 않은 제1 박막 트랜지스터에 비하여 누설 전류량이 많다. 이로 인하여 제1 박막 트랜지스터에 연결되어 있는 제1 부화소 전극(190a)에 비하여 제2 박막 트랜지스터에 연결되어 있는 제2 부화소 전극(190b)의 평균 전압이 더 낮다.
데이터 전압이 인가된 부화소 전극(190a, 190b)은 상부 표시판의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 배열을 결정한다. 이 때, 제1 부화소 전극(190a)에 비하여 제2 부화소 전극(190b)의 평균 전압이 더 낮으므로 각 영역에 위치하는 액정의 배열도 다르다. 이와 같이, 하나의 화소 영역에 전압이 서로 다른 2이상의 부분을 형성하면 두 영역의 감마 곡선이 서로 보상하여 액정 표시 장치의 측면 시인성이 향상된다.
또한 앞서 설명하였듯이, 각 부화소 전극(190a, 190b)과 공통 전극은 액정 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하며, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 유지 축전기를 마련한다. 제1 부화소 전극(190a)과 유지 전극선(131)이 서로 중첩하여 제1 유지 축전기를 형성하고, 제2 부화소 전극(190b)과 유지 전극선(131)이 서로 중첩하여 제2 유지 축전기를 형성한다. 여기서 하나의 유지 전극선(131)은 그 상부측에 위치하 는 화소 영역의 제2 부화소 전극(190b) 및 그 하부측에 위치하는 화소 영역의 제1 부화소 전극(190a)과 동시에 중첩한다.
제1 부화소 전극(190a) 및 제2 부화소 전극(190b)은 소정의 간격을 사이에 두고 분리되어 있다.
제1 부화소 전극(190a)에는 가로 방향 절개부(191a)가 복수개 형성되어 있고, 제2 부화소 전극(190b)에는 세로 방향 절개부(191b)가 복수개 형성되어 있다.
이 때, 나눠진 부분의 수효 또는 절개부의 수효는 화소의 크기, 화소 영역의 가로변과 세로 변의 길이 비, 액정층의 종류나 특성 등 설계 요소에 따라서 달라진다.
게이트선(121)의 끝 부분 및 데이터선(171)의 각 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 접촉 보조 부재(도시하지 않음)를 제1 및 제2 부화소 전극(190a, 190b)과 같은 층에 같은 물질로 형성할 수 있다.
제1 및 제2 부화소 전극(190a, 190b) 및 보호막(180) 위에는 액정층을 배향할 수 있는 배향막(도시하지 않음)이 도포되는 것이 일반적이다.
도 4는 본 발명의 실시예에 따른 액정 표시 장치의 회로도이다.
도 4에서 Clca는 제1 부화소 전극과 공통 전극 사이에서 형성되는 액정 용량, Csta는 유지 용량선과 제1 부화소 전극 사이에서 형성되는 유지 용량, Clcb는 제2 부화소 전극과 공통 전극 사이에서 형성되는 액정 용량, Cstb는 유지 용량선과 제2 부화소 전극 사이에서 형성되는 유지 용량을 나타낸다.
도 4를 보면 동일한 게이트선(121)과 데이터선(171)에 제1 및 제2 박막 트랜 지스터(Ta, Tb)가 연결되어 있고, 제1 및 제2 박막 트랜지스터(Ta, Tb)에는 각각 제1 부화소 전극과 제2 부화소 전극이 연결되어 있다. 제1 부화소 전극과 제2 부화소 전극은 각각 유지 전극선(131)과의 사이에서 유지 용량(Csta, Cstb)을 형성한다.
여기서 제1 박막 트랜지스터(Ta)의 누설 전류에 비하여 제2 박막 트랜지스터(Tb)의 누설 전류가 더 크므로 Clca에 충전되는 평균 전압이 Clcb에 충전되는 평균 전압에 비하여 크다.
도 5는 숏키 콘택이 있는 박막 트랜지스터와 숏키 콘택이 없는 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 5를 보면 숏키 콘택이 있는 박막 트랜지스터의 누설 전류량이 숏키 콘택이 없는 박막 트랜지스터의 누설 전류량에 비하여 박막 트랜지스터에 빛을 비추는 경우(Photo)와 비추지 않는 경우(Dark) 모두에서 많음을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상과 같이, 본 발명에서는 두 부화소 전극을 스위칭하는 박막 트랜지스터에 숏키 콘택 형성 여부를 달리함으로써 두 부화소 전극에 차등 전압을 인가할 수 있다. 따라서 결합 전극 등 개구율을 감소시키는 요소를 두지 않아도 되므로 차등 전압 인가를 위한 개구율의 손실을 막을 수 있다.
Claims (5)
- 절연기판,상기 절연 기판 위에 형성되어 있는 게이트선,상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 절연되어 교차하는 데이터선,상기 게이트선과 상기 데이터선에 두 단자가 연결되어 있는 제1 및 제2 트랜지스터,상기 제1 트랜지스터에 연결되어 있는 제1 부화소 전극 및상기 제2 트랜지스터에 연결되어 있는 제2 부화소 전극을 포함하고, 상기 제1 트랜지스터의 누설 전류는 상기 제2 트랜지스터의 누설 전류에 비하여 작은 박막 트랜지스터 표시판.
- 제1항에서,상기 절연 기판 위에 상기 게이트선과 나란하게 형성되어 있고 상기 제1 부화소 전극 및 이웃 화소의 상기 제2 부화소 전극과 중첩하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 제1 트랜지스터의 소스 전극은 반도체층과 숏키 콘택을 형성하지 않고, 상기 제2 트랜지스터의 소스 전극은 반도체층과 숏키 콘택을 형성하는 박막 트랜지스터 표시판.
- 제3항에서,상기 제1 및 제2 트랜지스터의 소스 전극은 U자형 만입부를 가지며 상기 제1 및 제2 트랜지스터의 드레인 전극의 일단은 상기 소스 전극의 U자형 만입부 안에 배치되어 있는 박막 트랜지스터 표시판.
- 제4항에서,상기 제2 트랜지스터의 소스 전극은 U자형 만입부 양쪽에서 상기 반도체층의 측면과 접촉하여 숏키 콘택을 형성하는 박막 트랜지스터 표시판.
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| KR1020040113304A KR20060074547A (ko) | 2004-12-27 | 2004-12-27 | 표시 장치용 박막 트랜지스터 표시판 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698968B2 (en) | 2010-12-15 | 2014-04-15 | Samsung Display Co. Ltd. | Thin film transistor array panel and liquid crystal display using the same |
| KR20170012554A (ko) * | 2015-05-26 | 2017-02-02 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 어레이 기판, 액정 디스플레이 패널 및 액정 디스플레이 디바이스 |
| US10073310B2 (en) | 2015-06-02 | 2018-09-11 | Samsung Display Co. Ltd. | Liquid crystal display device |
| US10754216B2 (en) | 2015-05-26 | 2020-08-25 | Boe Technology Group Co., Ltd. | Array substrate and driving method thereof, liquid crystal display panel, and liquid crystal display device |
-
2004
- 2004-12-27 KR KR1020040113304A patent/KR20060074547A/ko not_active Application Discontinuation
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