KR20070083119A - 전자 방출 표시 디바이스 - Google Patents

Abstract

본 발명은 구동 전극들에 인가되는 구동 전압으로 인한 스페이서의 표면 대전을 억제하여 스페이서 주위의 전자빔 경로 왜곡을 최소화할 수 있는 전자 방출 표시 디바이스를 제공한다. 본 발명에 따른 전자 방출 표시 디바이스는 서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 전자 방출부들과, 제1 기판에 제공되어 전자 방출부들의 전자 방출을 제어하는 구동 전극들과, 제2 기판의 일면에 형성되는 형광층들과, 제1 기판과 제2 기판 사이에 위치하는 스페이서들과, 제1 기판의 두께 방향을 따라 적어도 하나의 구동 전극과 스페이서 사이에 위치하는 도전막을 포함한다.

스페이서, 구동전극, 스캔전극, 데이터전극, 형광층, 집속전극, 애노드전극

Description

전자 방출 표시 디바이스 {ELECTRON EMISSION DISPLAY DEVICE}

도 1은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.

도 2는 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.

도 3은 도 1에 도시한 전자 방출 디바이스와 스페이서의 부분 평면도이다.

본 발명은 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게는 진공 용기 내부에 설치되어 진공 용기에 가해지는 압축력을 지지하는 스페이서들을 구비한 전자 방출 표시 디바이스에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

전자 방출 소자는 제1 기판에 어레이를 이루며 배치되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 흑색층 및 애노드 전극 등으로 이루어진 발광 유닛이 구비된 제2 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.

전자 방출 디바이스는 전자 방출부와 더불어 스캔 전극들과 데이터 전극들로 이루어진 구동 전극들을 구비하여 화소 단위로 제2 기판을 향해 의도한 양의 전자들을 방출시키고, 전자 방출 표시 디바이스는 전자 방출부에서 방출된 전자들로 형광층을 여기시켜 소정의 발광 또는 표시 작용을 한다.

상기 전자 방출 표시 디바이스에서 제1 기판과 제2 기판은 밀봉 부재에 의해 가장자리가 일체로 접합된 다음 내부 공간이 대략 10^-6 Torr의 진공도로 배기되어 밀봉 부재와 함께 진공 용기를 구성한다. 진공 용기는 내부와 외부의 압력 차이에 의해 강한 압축력을 인가받으며, 이 압축력은 화면 사이즈에 비례하여 커진다.

따라서 제1 기판과 제2 기판 사이에 다수의 스페이서를 설치하여 진공 용기에 가해지는 압축력을 지지하고, 두 기판의 간격을 일정하게 유지시키는 기술이 개발되어 사용되고 있다. 스페이서는 주로 유리, 세라믹 또는 강화유리와 같은 유전체로 제작되며, 형광층을 침범하지 않도록 흑색층에 대응하여 위치한다.

그런데 전술한 스페이서는 스페이서가 위치하는 진공 용기 내부의 전기장 변화와 같은 외부 요인 발생시 그 재료 특성(유전상수, 이차전자 방출계수 등)에 따라 그 표면이 양 또는 음의 전위로 대전된다.

특히 스페이서가 절연층을 사이에 두고 스캔 전극들 또는 데이터 전극들 상부에 위치하는 경우, 스페이서의 표면 전위는 스캔 전극들 또는 데이터 전극들에 인가되는 구동 신호의 영향을 받게 되므로 이 전극들에 구동 신호가 인가될 때 스페이서 표면이 보다 쉽게 대전된다.

대전된 스페이서는 스페이서 주위를 진행하는 전자빔 경로를 왜곡시키므로 제2 기판에 도달하는 전자빔 스폿은 스페이서를 향해 끌리거나 스페이서로부터 밀려난다. 그 결과 스페이서 주위의 형광층이 과대 발광하거나 과소 발광하여 화면에 스페이서 자리가 보이는 표시 불량이 발생하게 된다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 스캔 전극들 또는 데이터 전극들에 인가되는 구동 전압으로 인한 스페이서의 표면 대전을 억제하여 스페이서 주위의 전자빔 경로 왜곡을 최소화할 수 있는 전자 방출 표시 디바이스를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은,

서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 전자 방출부들과, 제1 기판에 제공되어 전자 방출부들의 전자 방출을 제어하는 구동 전극들과, 제2 기판의 일면에 형성되는 형광층들과, 제1 기판과 제2 기판 사이에 위 치하는 스페이서들과, 제1 기판의 두께 방향을 따라 적어도 하나의 구동 전극과 스페이서 사이에 위치하는 도전막을 포함하는 전자 방출 표시 디바이스를 제공한다.

상기 도전막은 제1 기판을 향한 스페이서의 일면보다 큰 면적을 갖도록 형성될 수 있다.

상기 전자 방출 표시 디바이스는 구동 전극들 상부에서 구동 전극들과 절연되어 위치하는 집속 전극을 더욱 포함할 수 있다.

상기 구동 전극들은 제1 절연층을 사이에 두고 서로 교차하는 방향을 따라 형성되는 캐소드 전극들 및 게이트 전극들을 포함하며, 상기 집속 전극은 제2 절연층을 사이에 두고 구동 전극들 상부에 위치할 수 있다.

상기 게이트 전극들이 캐소드 전극들 상부에 위치하는 경우, 상기 스페이서는 게이트 전극들 사이에 대응하여 위치할 수 있고, 상기 도전막은 제1 절연층 위에서 게이트 전극들과 나란하게 위치할 수 있다.

상기 도전막이 게이트 전극들과 같은 금속 물질로 이루어질 수 있다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1과 도 2는 각각 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도와 부분 단면도이고, 도 3은 도 1에 도시한 전자 방출 디바이스와 스페이서의 부분 평면도이다.

도면을 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판 (12)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 내부 공간이 대략 10^-6 Torr의 진공도로 배기되어 제1 기판(10)과 제2 기판(12) 및 밀봉 부재가 진공 용기를 구성한다.

상기 제1 기판(10) 중 제2 기판(12)과의 대향면에는 전자 방출 소자들이 어레이를 이루며 배치되어 제1 기판(10)과 함께 전자 방출 디바이스(100)를 구성하고, 전자 방출 디바이스(100)가 제2 기판(12) 및 제2 기판(12)에 제공된 발광 유닛(110)과 결합하여 전자 방출 표시 디바이스를 구성한다.

먼저, 제1 기판(10) 위에는 제1 전극인 캐소드 전극들(14)이 제1 기판(10)의 일 방향을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10) 전체에 제1 절연층(16)이 형성된다. 제1 절연층(16) 위에는 제2 전극인 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향을 따라 스트라이프 패턴으로 형성된다.

상기 캐소드 전극들(14)과 게이트 전극들(18)의 교차 영역을 화소 영역으로 정의하면, 캐소드 전극들(14) 위로 화소 영역마다 전자 방출부들(20)이 형성된다. 그리고 제1 절연층(16)과 게이트 전극들(18)에는 각 전자 방출부(20)에 대응하는 개구부(161,181)가 형성되어 제1 기판(10) 상에 전자 방출부(20)가 노출되도록 한다.

전자 방출부(20)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터 사이즈 물질로 이루어질 수 있다. 전자 방출부 (20)는 일례로 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, 훌러렌(C₆₀), 실리콘 나노와이어 또는 이들의 조합 물질을 포함할 수 있으며, 그 제조법으로 스크린 인쇄, 직접 성장, 스퍼터링 또는 화학기상증착 등을 적용할 수 있다.

다른 한편으로 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰죡한 팁 구조물로 이루어질 수 있다.

도면에서는 원형의 전자 방출부들(20)이 캐소드 전극(14)의 길이 방향을 따라 일렬로 위치하는 구성을 도시하였으나, 전자 방출부(20)의 형상과 화소 영역당 개수 및 배열 형태 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.

또한, 상기에서는 게이트 전극들(18)이 제1 절연층(16)을 사이에 두고 캐소드 전극들(14) 상부에 위치하는 구조에 대해 설명하였으나, 게이트 전극들이 제1 절연층을 사이에 두고 캐소드 전극들 하부에 위치하는 구조도 가능하다. 이 경우 전자 방출부는 제1 절연층 위에서 캐소드 전극의 측면에 형성될 수 있다.

그리고 게이트 전극들(18)과 제1 절연층(16) 위로 제3 전극인 집속 전극(22)이 형성된다. 집속 전극(22) 하부에는 제2 절연층(24)이 위치하여 게이트 전극들(18)과 집속 전극(22)을 절연시키며, 집속 전극(22)과 제2 절연층(24)에도 전자빔 통과를 위한 개구부(221,241)가 형성된다.

집속 전극(22)은 전자 방출부(20)마다 이에 대응하는 개구부를 형성하여 각 전자 방출부(20)에서 방출되는 전자들을 개별로 집속하거나, 화소 영역마다 하나의 개구부(221)를 형성하여 하나의 화소 영역에서 방출되는 전자들을 포괄적으로 집속할 수 있다. 도면에서는 두번째 경우를 도시하였다.

다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(26), 일례로 적색과 녹색 및 청색 형광층들(26R,26G,26B)이 서로간 임의의 간격을 두고 형성되고, 각 형광층(26) 사이로 화면의 콘트라스트 향상을 위한 흑색층(28)이 형성된다. 형광층(26)은 제1 기판(10)에 설정되는 화소 영역에 한가지 색의 형광층이 대응하도록 배치된다.

그리고 형광층(26)과 흑색층(28) 위로 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(30)이 형성된다. 애노드 전극(30)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(26)을 고전위 상태로 유지시키며, 형광층(26)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.

한편 애노드 전극은 ITO(Indium Tin Oxide)와 같은 투명 도전막으로 이루어질 수 있으며, 이 경우 애노드 전극은 제2 기판(12)을 향한 형광층(26)과 흑색층(28)의 일면에 위치한다. 또한 애노드 전극으로서 전술한 금속막과 투명 도전막을 동시에 형성하는 구조도 가능하다.

그리고 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 압축력을 지지하고 두 기판의 간격을 일정하게 유지시키는 스페이서들(32)이 배치된다. 스페이서(32)는 유리, 세라믹 또는 강화 유리 등으로 제작되며, 형광층(26)을 침범하지 않도록 화소 영역들 사이에서 흑색층(28)에 대응하여 위치한다. 스페이서(32) 는 막대형이나 기둥형 등 다양한 형상으로 이루어질 수 있으며, 도면에서는 편의상 하나의 막대형 스페이서만을 도시하였다.

스페이서(32)는 집속 전극(22) 위에서 게이트 전극들(18) 사이 또는 캐소드 전극들(14) 사이에 대응하여 위치한다. 스페이서(32)가 막대형으로 이루어지는 경우, 스페이서(32)는 게이트 전극들(18) 사이 위치에서 자신의 길이 방향이 게이트 전극(18)의 길이 방향(도면의 x축 방향)과 평행하도록 배치되거나, 캐소드 전극들(14) 사이 위치에서 자신의 길이 방향이 캐소드 전극(14)의 길이 방향(도면의 y축 방향)과 평행하도록 배치된다. 도면에서는 첫번째 경우를 도시하였다.

전술한 스페이서(32) 장착 구조에서는 스페이서(32)가 제1 절연층(16)과 제2 절연층(24)을 사이에 두고 캐소드 전극들(14) 상부에 배치되므로 제1 기판(10)의 두께 방향(도면의 z축 방향)을 따라 캐소드 전극들(14)과 스페이서(32)가 중첩되어 위치한다.

본 실시예에서 제1 기판(10)의 두께 방향을 따라 캐소드 전극들(14)과 스페이서(32) 사이에는 캐소드 전극들(14)에 인가되는 구동 전압이 스페이서(32)의 표면 전위에 영향을 미치지 못하도록 이를 차단하는 도전막(34)이 형성된다. 도전막(32)은 외부로부터 전압을 인가받지 않는 일종의 플로팅 전극이며, 스페이서(32) 장착 위치마다 스페이서(32) 하부에 배치된다.

보다 구체적으로, 도전막(34)은 제1 절연층(16) 위에서 게이트 전극들(18) 사이에 위치하며, 스페이서(32)보다 큰 폭을 가지면서 스페이서(32)보다 큰 길이로 형성될 수 있다. 즉 도전막(34)은 집속 전극(22)과 접촉하는 스페이서(32)의 아랫 면보다 큰 면적을 갖도록 형성되어 캐소드 전극들(14)에 인가되는 구동 전압의 영향을 효과적으로 차단하도록 한다.

도전막(34)은 게이트 전극(18)과 동일한 금속 물질로 이루어질 수 있다. 이 경우 한번의 패터닝 공정으로 게이트 전극들(18)과 도전막(34)을 동시에 완성할 수 있으므로 전자 방출 디바이스의 제조 공정을 단순화하는 효과가 있다.

전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극들(14), 게이트 전극들(18), 집속 전극(22) 및 애노드 전극(30)에 소정의 전압을 공급하여 구동한다.

일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다. 그리고 집속 전극(22)은 전자빔 집속에 필요한 전압, 일례로 0V 또는 음의 직류 전압을 인가받으며, 애노드 전극(30)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 화소들에서 전자 방출부(20) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(22)의 개구부(221)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(30)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(26)에 충돌함으로써 이를 발광시킨다.

전술한 구동 과정에서 캐소드 전극들(14)과 스페이서(32) 사이에 위치하는 도전막(34)이 캐소드 전극들(14)에 인가되는 구동 전압, 일례로 데이터 구동 전압이 스페이서(32)의 표면 전위에 미치는 영향을 차단하여 스페이서(32)의 표면 대전을 억제한다. 따라서 스페이서(32)는 스페이서(32) 주위를 진행하는 전자빔 경로 왜곡을 최소화하여 스페이서(32) 주위의 형광층(26)이 과대 발광하거나 과소 발광하는 이상 발광을 억제할 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 의한 전자 방출 표시 디바이스는 구동 전극들에 인가되는 구동 전압에 의한 스페이서의 표면 전위 변화를 억제하여 스페이서의 표면 대전을 최소화한다. 따라서 본 발명에 의한 전자 방출 표시 디바이스는 스페이서 주위의 형광층이 과대 발광하거나 과소 발광하는 이상 발광이 생기지 않으며, 스페이서 자리가 화면에 보이지 않아 우수한 표시 품질을 구현할 수 있다.

Claims (8)

1. 서로 대향 배치되는 제1 기판 및 제2 기판과;

   상기 제1 기판 위에 형성되는 전자 방출부들과;

   상기 제1 기판에 제공되어 상기 전자 방출부들의 전자 방출을 제어하는 구동 전극들과;

   상기 제2 기판의 일면에 형성되는 형광층들과;

   상기 제1 기판과 제2 기판 사이에 위치하는 스페이서들; 및

   상기 제1 기판의 두께 방향을 따라 상기 적어도 하나의 구동 전극과 상기 스페이서 사이에 위치하는 도전막

   을 포함하는 전자 방출 표시 디바이스.
2. 제1항에 있어서,

   상기 도전막이 제1 기판을 향한 스페이서의 일면보다 큰 면적을 갖도록 형성되는 전자 방출 표시 디바이스.
3. 제1항 또는 제2항에 있어서,

   상기 구동 전극들 상부에서 구동 전극들과 절연되어 위치하는 집속 전극을 더욱 포함하는 전자 방출 표시 디바이스.
4. 제3항에 있어서,

   상기 구동 전극들이 제1 절연층을 사이에 두고 서로 교차하는 방향을 따라 형성되는 캐소드 전극들 및 게이트 전극들을 포함하고,

   상기 집속 전극이 제2 절연층을 사이에 두고 상기 구동 전극들 상부에 위치하는 전자 방출 표시 디바이스.
5. 제4항에 있어서,

   상기 게이트 전극들이 상기 캐소드 전극들 상부에 위치하고, 상기 스페이서가 게이트 전극들 사이에 대응하여 위치하는 전자 방출 표시 디바이스.
6. 제5항에 있어서,

   상기 도전막이 상기 제1 절연층 위에서 상기 게이트 전극들과 나란하게 위치하는 전자 방출 표시 디바이스.
7. 제6항에 있어서,

   상기 도전막이 상기 게이트 전극들과 같은 물질로 이루어지는 전자 방출 표시 디바이스.
8. 제1항에 있어서,

   상기 형광층들 사이에 위치하는 흑색층과, 형광층들과 흑색층의 일면에 위치 하는 애노드 전극을 더욱 포함하며, 상기 스페이서가 상기 흑색층에 대응하여 위치하는 전자 방출 표시 디바이스.

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