KR20070078589A - A wafer formed polymer layer partially formed in scribe lane - Google Patents
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Abstract
Description
도 1은 종래 기술에 따른 웨이퍼의 구조를 보여주는 평면도,1 is a plan view showing the structure of a wafer according to the prior art,
도 2는 도 1의 웨이퍼에 대한 요부 단면도,2 is a cross-sectional view illustrating main parts of the wafer of FIG. 1;
도 3은 본 발명의 실시예에 따른 웨이퍼의 구조를 보여주는 평면도,3 is a plan view showing a structure of a wafer according to an embodiment of the present invention;
도 4는 도 3의 웨이퍼에 대한 단면도,4 is a cross-sectional view of the wafer of FIG. 3;
도 5는 도 4의 스크라이브 레인의 가드링 패턴 부분을 보여주는 확대 단면도,5 is an enlarged cross-sectional view illustrating a guard ring pattern portion of the scribe lane of FIG. 4;
도 6과 도 7은 도 3의 웨이퍼에 대한 소잉이 이루어진 상태를 보여주는 평면도와 단면도, 및6 and 7 are a plan view and a cross-sectional view showing the sawing of the wafer of FIG.
도 8은 도 3의 웨이퍼에서 얻어진 반도체 칩으로 기판 실장 및 와이어 본딩된 상태를 보여주는 단면도이다.FIG. 8 is a cross-sectional view illustrating a substrate mounted and wire bonded with a semiconductor chip obtained from the wafer of FIG. 3.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10; 웨이퍼 11; 반도체 기판10; Wafer 11; Semiconductor substrate
12; 산화막 13; 제1 층간절연막12; Oxide film 13; First interlayer insulating film
14; 제2 층간절연막 15a,15b; 칩 패턴 영역의 가드링 패턴14; Second interlayer
16a,16b; 스크라이브 레인의 가드링 패턴16a, 16b; Guard ring pattern of scribe lane
17; 보호막 18; 실제 절단 라인17;
19a,19b; 폴리머막 20; 반도체 칩19a, 19b;
21; 본딩패드 23; 범프21;
30; 기판 31; 기판 패드30;
40; 본딩 와이어 70; 소잉 블레이드40;
본 발명은 반도체 칩이 패터닝(patterning)된 웨이퍼에 관한 것으로서, 더욱 상세하게는 소정 크기의 반도체 칩으로 절단하기 위한 스크라이브 레인(scribe lane)을 갖는 웨이퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer on which a semiconductor chip is patterned, and more particularly, to a wafer having a scribe lane for cutting into a semiconductor chip of a predetermined size.
일련의 반도체 웨이퍼 가공 공정(wafer fabrication process)을 거쳐 웨이퍼에는 집적회로가 형성된 칩 패턴(chip pattern)이 형성된다. 웨이퍼는 소잉 과정을 거쳐 개별 반도체 칩으로 분리된다. 분리된 반도체 칩은 패키지 조립 공정(package assembly process)을 거쳐 반도체 패키지로 제조된다.Through a series of semiconductor wafer fabrication processes, a chip pattern on which an integrated circuit is formed is formed on the wafer. The wafer is separated into individual semiconductor chips through a sawing process. The separated semiconductor chip is manufactured into a semiconductor package through a package assembly process.
도 1은 종래 기술에 따른 웨이퍼의 구조를 보여주는 평면도이고, 도 2는 도 1의 웨이퍼에 대한 요부 단면도이다.1 is a plan view showing the structure of a wafer according to the prior art, Figure 2 is a cross-sectional view of the main portion of the wafer of FIG.
도 1과 도 2를 참조하면, 웨이퍼 가공 공정을 거쳐 제조되는 종래의 웨이퍼(310)는 반도체 기판 상에 칩 패턴 영역(A)들과 그 사이에 제공되는 스크라이브 레인(B)을 갖는 구조이다. 칩 패턴 영역(A)에는 산화막(312), 층간절연막(313,314) 및 본딩패드(321) 등이 형성된다. 웨이퍼(310)의 상부면은 본딩패드(321)가 노출되도록 하여 보호막(passivation layer; 317)과 폴리머막(polymer layer; 319)으로 덮여진다. 칩 패턴 영역(A)에는 스크라이브 레인(B)에 인접한 부분에 형성된 가드링 패턴(guard ring pattern; 315)이 흡습에 의한 크랙 발생을 방지한다.1 and 2, a
전술한 바와 같이 칩 패터닝이 이루어진 웨이퍼는 칩 패턴 영역들 사이에 제공되는 스크라이브 레인 부분이 고속으로 회전되는 소잉 블레이드(sawing blade)에 의해 절삭됨으로써 복수의 반도체 칩으로 분리된다.As described above, the chip patterned wafer is separated into a plurality of semiconductor chips by cutting by a sawing blade in which a portion of the scribe lane provided between the chip pattern regions is rotated at high speed.
한편 웨이퍼 가공 공정에서 제작된 웨이퍼를 사용하여 패키지 조립 공정을 진행할 경우 반도체 칩의 두께가 두껍고 스크라이브 레인의 폭이 넓어 웨이퍼 소잉 시 발생하는 칩 가장자리에서의 칩핑(chipping)이나 크랙(crack)에 마진이 있었다. 그러나 최근 칩 크기가 작아지고 있고, 동일 웨이퍼 면적에 보다 많은 반도체 칩을 제작하기 위해 스크라이브 레인의 폭 또한 줄어들고 있다. 더욱이 경박단소화 되는 반도체 패키지 동향에 맞춰 반도체 칩의 두께가 종래에 비하여 절반 이상으로 얇아짐에 따라 소잉 시 칩핑 문제가 심각히 대두되고 있다.On the other hand, if the package fabrication process is performed using the wafer manufactured in the wafer processing process, the chip thickness and the width of the scribe lane are wide, resulting in chipping or cracking at the edge of the chip generated during wafer sawing. there was. However, in recent years, chip sizes have become smaller, and the width of the scribe lanes has also been reduced to fabricate more semiconductor chips in the same wafer area. In addition, in accordance with the trend of light and short semiconductor package, the thickness of the semiconductor chip becomes more than half as compared to the conventional chipping problem is seriously raised when sawing.
칩핑이나 크랙의 발생을 방지하기 위하여 스크라이브 레인에까지 폴리머막을 형성하는 경우 웨이퍼 소잉 과정에서 발생하는 칩핑이나 크랙의 경로를 알 수 없고 그 진행 정도를 육안으로 확인하기 어렵다는 문제점이 있다.When the polymer film is formed in the scribe lanes in order to prevent chipping or cracking, there is a problem in that the path of the chipping or cracks generated during the wafer sawing process cannot be known and the progress of the cracking is not visually confirmed.
본 발명의 목적은 전술한 바와 같이 칩 크기와 두께 감소에 따른 웨이퍼 소잉 공정에서의 칩핑이나 칩 크랙 등 칩 손상의 발생을 방지함과 아울러 칩 손상 정 보에 대한 모니터링을 가능하게 하는 웨이퍼를 제공하는 데에 있다.Disclosure of Invention An object of the present invention is to provide a wafer that prevents chip damage such as chipping or chip cracking in a wafer sawing process according to chip size and thickness reduction as described above, and enables monitoring of chip damage information. There is.
이와 같은 목적을 달성하기 위하여 본 발명은 소정의 집적회로가 구현된 칩 패턴 영역들 사이에 개별 반도체 칩으로 절단을 위해 제공되는 스크라이브 레인을 갖는 웨이퍼로서, 이웃하는 칩 패턴 영역으로부터 이격되어 스크라이브 레인의 중앙부에 폴리머막이 형성된 웨이퍼를 제공한다.In order to achieve the above object, the present invention provides a wafer having a scribe lane provided for cutting into individual semiconductor chips between chip pattern regions in which a predetermined integrated circuit is implemented, and is spaced apart from neighboring chip pattern regions. A wafer is provided in which a polymer film is formed in a central portion.
본 발명에 따른 웨이퍼에 있어서, 폴리머막의 폭은 스크라이브 레인의 절단에 사용되는 소잉 블레이드의 폭보다 크게 형성되는 것이 바람직하다. 그리고 스크라이브 레인 내에 폴리머막의 양쪽 주변에 흡습성 재질의 가드링 패턴이 형성된 것이 바람직하다. 그리고 폴리머막은 감광성 폴리이미드(Photo Sensitive Polyimide)인 것이 바람직하다. 칩 패턴 영역 상부면에 다른 폴리머막을 가질 수 있다.In the wafer according to the present invention, the width of the polymer film is preferably formed larger than the width of the sawing blade used for cutting the scribe lanes. And it is preferable that the guard ring pattern of the hygroscopic material is formed in the scribe lane around both sides of the polymer film. And the polymer film is preferably a photosensitive polyimide (Photo Sensitive Polyimide). Another polymer film may be provided on the upper surface of the chip pattern region.
이하 첨부도면을 참조하여 본 발명에 따른 웨이퍼의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, an embodiment of a wafer according to the present invention will be described in detail with reference to the accompanying drawings.
실시예Example
도 3은 본 발명의 실시예에 따른 웨이퍼의 구조를 보여주는 평면도이고, 도 4는 도 3의 웨이퍼에 대한 단면도이며, 도 5는 도 4의 스크라이브 레인의 가드링 패턴 부분을 보여주는 확대 단면도이다.3 is a plan view illustrating a structure of a wafer according to an exemplary embodiment of the present invention, FIG. 4 is a cross-sectional view of the wafer of FIG. 3, and FIG. 5 is an enlarged cross-sectional view illustrating a guard ring pattern portion of the scribe lane of FIG. 4.
도 3과 도 4를 참조하면, 본 실시예의 웨이퍼(10)는 칩 패턴 영역(A)들과 그 사이에 스크라이브 레인(B)이 형성된 구조로서, 칩 패턴 영역(A)들과 스크라이브 레인(B)에 각각 폴리머막(19a,19b)들과 가드링 패턴(15,16)들이 형성된 구조적 특징을 갖는다. 편의상 칩 패턴 영역(A)에 형성된 폴리머막(19a)을 제1 폴리머막이라 하고 스크라이브 레인(B)에 형성된 폴리머막(19b)을 제2 폴리머막이라 한다.3 and 4, the
제1 폴리머막(19a)은 반도체 기판(11) 상부에 형성된 본딩패드(21)가 노출되도록 보호막(17) 상에 형성된다. 제1 폴리머막(19a)은 칩 패턴 영역(A) 상부를 덮으며 일정 부분이 스크라이브 레인(B)에까지 형성된다. 반도체 기판(11)의 칩 패턴 영역(A)은 보호막(17)과 제1 폴리머막(19a)에 의해 외부환경으로부터 보호된다.The
제2 폴리머막(19b)은 스크라이브 레인(B)의 중앙부에 부분적으로 형성되며, 소잉 블레이드(도시안됨)의 실제 절단 폭보다 큰 폭으로 형성된다. 제2 폴리머막(19b)은 소잉 과정에서 가해지는 물리적인 스트레스를 완화시킨다. 따라서 크랙이나 칩핑의 발생이 감소될 수 있다.The
또한 제2 폴리머막(19b)은 실제 절단 폭보다 크게 형성되기 때문에 소잉 완료 후에 일정 부분이 남아 있게 된다. 이에 의해 후속으로 이어지는 와이어 본딩 공정 후에 본딩 와이어(도시안됨)와의 단락이 방지될 수 있다. 이에 대하여는 후술한다.In addition, since the
제2 폴리머막(19b)은 칩 패턴 영역(A), 특히 제1 폴리머막(19a)으로부터 소정 거리 이격되어 형성된다. 스크라이브 레인(B)은 제1 폴리머막(19a)과 제2 폴리머막(19b) 사이 부분이 개방된다. 소잉 과정에서 크랙이나 칩핑이 발생되는 경우 그 발생 경로나 진행 정도가 육안에 의해 확인이 가능하게 된다. 즉, 크랙이나 칩핑에 대한 모니터링이 가능하게 된다.The
제1 폴리머막(19a)과 제2 폴리머막(19b)은 폴리이미드 재질로서 형성할 수 있다. 감광성 폴리이미드를 사용함으로써 패턴 형성이 용이하게 이루어지도록 하는 것이 바람직하다.The
칩 패턴 영역(A)에 형성되는 가드링 패턴(15)은 본딩패드(21)와 스크라이브 레인(B) 사이에 위치한다. 이 가드링 패턴(15)은 스크라이브 레인(B)에 인접하게 형성된다. 가드링 패턴(15)은 흡습성이 우수한 물질막 패턴이 차례로 적층되어 구성된다. 예를 들어, BPSG막이나 알루미늄 금속막으로 구성될 수 있다. 가드링 패턴(15)에 의해 외부로부터 습기가 칩 패턴 영역(A)의 본딩패드(21)를 비롯한 내부의 집적회로로 침투되는 것이 방지된다. 가드링 패턴(15)이 장벽 역할을 함으로써 부식 등에 의한 집적회로 손상이 방지된다.The
스크라이브 레인(B)에 형성되는 가드링 패턴(16)은 제1 절연막(19a)과 제2 절연막(19b) 사이에 형성된다. 이 가드링 패턴(16) 역시 도 5에 도시된 바와 같이 흡습성이 우수한 물질막 패턴이 차례로 적층되어 구성된다. 습기를 흡수함으로써 칩 패턴 영역(A)으로의 습기 침투를 방지하는 역할과 더불어 소잉 과정에서 발생되는 물리적인 스트레스를 저지하는 역할을 한다. 이 가드링 패턴(16)은 칩 패턴 영역(A)에 형성되는 가드링 패턴(15)과 같이 BPSG막이나 알루미늄 금속막으로 구성될 수 있다.The
도 6과 도 7은 도 3의 웨이퍼에 대한 소잉이 이루어진 상태를 보여주는 평면도와 단면도이다.6 and 7 are a plan view and a cross-sectional view showing a sawing of the wafer of FIG.
도 6과 도 7을 참조하면, 본 발명에 따른 웨이퍼(10)에 대한 소잉 과정에서 소잉 블레이드(70)는 제2 폴리머막(19b)이 실제 절단 라인(18)의 폭보다 넓게 형성된 스크라이브 레인(B) 내의 제2 폴리머막(19b)의 중앙을 자르게 된다. 소잉 블레이드(70)가 웨이퍼(10)에 접촉될 때 가해지는 물리적인 스트레스가 제2 폴리머막(19b)에 의해 완화된다. 또한 소잉 블레이드(70)가 스크라이브 레인(B)에 존재하는 옥사이드(oxide) 층이나 웨이퍼 가공 공정에서 기준이 되는 태그 금속 패턴(tag metal pattern) 및 반도체 기판 등과 접촉될 때 가해지는 충격을 완화시켜 준다. 따라서, 크랙이나 칩핑의 발생이 방지된다. 스크라이브 레인(B)에 형성되는 가드링 패턴(16)에 의해 이러한 작용 효과는 배가된다.6 and 7, in the sawing process for the
칩 패턴 영역(A)과 인접한 스크라이브 레인(B)의 일정 부분이 개방되어 있으므로 크랙이나 칩핑이 발생되어 제2 폴리머막(19b) 밖으로 벗어날 경우 모니터링 할 수 있어 더 큰 불량을 사전에 막을 수 있다.Since a portion of the scribe lane B adjacent to the chip pattern region A is open, when cracks or chippings occur and can be monitored out of the
도 8은 도 3의 웨이퍼에서 얻어진 반도체 칩으로 기판 실장 및 와이어 본딩된 상태를 보여주는 단면도이다.FIG. 8 is a cross-sectional view illustrating a substrate mounted and wire bonded with a semiconductor chip obtained from the wafer of FIG. 3.
도 8을 참조하면, 본 발명에 따른 웨이퍼에서 제공되는 반도체 칩(20)은 칩 가장자리 상부면에 제2 폴리머막(19b)의 일정 부분이 남아 있는 구조가 된다. 기판(30)에 반도체 칩(20)이 부착된 후 와이어 본딩이 진행될 때 금선(Au wire)과 같은 본딩 와이어(40)와 반도체 칩(20)의 단락(short)이 방지된다. 여기서, 기판(30)의 기판 패드(31)와 반도체 칩(20)의 본딩패드(21)의 전기적 연결에는 와이어 루프 높이를 낮추기 위하여 리버스 본딩(reverse wire bonding)이 사용되고 있다. 그리고 이를 위하여 본딩패드(21)에는 범프(21)가 형성되어 있다.Referring to FIG. 8, the
갈수록 점점 더 패키지 두께가 얇아짐에 따라 반도체 칩(20)의 두께 및 본딩 와이어(40)의 와이어 루프 높이를 낮춰야 하는 상황에서 너무 낮은 와이어 루프 높이를 낮게 하면 본딩 와이어(40)가 아래로 향하는 과정에서 반도체 칩(20)과 접촉하는 문제가 발생하는 경우가 많다. 제2 폴리머막(19b)이 이와 같은 단락을 방지하게 된다.As the package thickness becomes thinner and thinner, the thickness of the
한편 본 발명에 따른 웨이퍼는 전술한 실시예에 한정되는 것은 아니다. 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 이는 본 발명이 속하는 기술 분야에 종사하는 사람이라면 쉽게 알 수 있을 것이다.Meanwhile, the wafer according to the present invention is not limited to the above-described embodiment. Various modifications may be made without departing from the spirit of the present invention. This will be readily apparent to those skilled in the art.
이상에서 설명한 바와 같이 본 발명에 따른 웨이퍼에 의하면, 스크라이브 레인에 부분적으로 형성된 폴리머막에 의해 소잉 과정에서 칩핑이나 크랙의 발생이 감소된다. 소잉 후에 칩 가장자리에 남아 있는 폴리머막으로 인하여 와이어와 칩간 전기적인 단락을 방지할 수 있다. 또한 칩 가장자리에서의 크랙이나 칩핑에 대한 모니터링이 가능하다. 더욱이 가드링 패턴을 스크라이브 레인의 폴리머막 주변에 형성함으로써 크랙이나 칩핑의 발생이 더욱 감소될 수 있다.As described above, according to the wafer of the present invention, the occurrence of chipping or cracking in the sawing process is reduced by the polymer film partially formed in the scribe lane. The polymer film remaining at the edge of the chip after sawing prevents electrical shorts between the wire and the chip. It can also monitor for cracks or chipping at the chip edges. Furthermore, the formation of the guard ring pattern around the polymer film of the scribe lane can further reduce the occurrence of cracks or chipping.
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070078589A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8354735B2 (en) | 2009-09-04 | 2013-01-15 | Samsung Electronics Co., Ltd. | Semiconductor chips having guard rings and methods of fabricating the same |
KR20140065988A (en) * | 2012-11-22 | 2014-05-30 | 삼성디스플레이 주식회사 | Organic light emitting display apparatus and the manufacturing method thereof |
KR20170135589A (en) * | 2016-05-31 | 2017-12-08 | 삼성전자주식회사 | Semiconductor device |
US10103109B2 (en) | 2016-04-27 | 2018-10-16 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device |
KR20200055306A (en) * | 2018-11-13 | 2020-05-21 | 삼성전자주식회사 | Passivation structure, semiconductor device including the same, and method of sawing a semiconductor substrate including the same |
-
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8354735B2 (en) | 2009-09-04 | 2013-01-15 | Samsung Electronics Co., Ltd. | Semiconductor chips having guard rings and methods of fabricating the same |
US8623743B2 (en) | 2009-09-04 | 2014-01-07 | Samsung Electronics Co., Ltd. | Semiconductor chips having guard rings and methods of fabricating the same |
KR20140065988A (en) * | 2012-11-22 | 2014-05-30 | 삼성디스플레이 주식회사 | Organic light emitting display apparatus and the manufacturing method thereof |
US10103109B2 (en) | 2016-04-27 | 2018-10-16 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device |
US10643958B2 (en) | 2016-04-27 | 2020-05-05 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device |
KR20170135589A (en) * | 2016-05-31 | 2017-12-08 | 삼성전자주식회사 | Semiconductor device |
KR20200055306A (en) * | 2018-11-13 | 2020-05-21 | 삼성전자주식회사 | Passivation structure, semiconductor device including the same, and method of sawing a semiconductor substrate including the same |
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