KR20060112115A - Method for fabricating semiconductor device - Google Patents

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Abstract

A method for fabricating a semiconductor device is provided to avoid a film peeling phenomenon occurring in a die sawing process by forming a metal contact in a dummy die region and by forming a scribe lane so that the dummy die region is partially sawed. A first interlayer dielectric(130) is formed on a wafer including a lower structure(120) having a net die region(2000a) and a dummy die region(2000b). A first contact plug(135) penetrates the first interlayer dielectric to be connected to the lower structure in the net die region and the dummy die region. A first metal interconnection(140) and a first metal layer(145) are respectively connected to the first contact plug in the net die region and the dummy die region. A second interlayer dielectric(150) is formed on the resultant structure. A second contact plug(155) is connected to the first metal interconnection and the first metal layer through the second interlayer dielectric. A second metal interconnection(160) and a second metal layer(165) are formed in the net die region and the dummy die region, connected to the second contact plug. A scribe lane(180) is defined in the interface between the net die region and the dummy die region and in a predetermined region of the dummy die by a photolithography process using a pad open mask.

Description

반도체 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 웨이퍼에 반도체 칩 단위로 스크라이브 레인이 형성된 것을 도시한 평면도.1 is a plan view illustrating a scribe lane formed in a semiconductor chip unit on a wafer according to the related art.

도 2는 종래 기술에 따라 웨이퍼가 절단된 것을 도시한 평면도.2 is a plan view showing a wafer cut in accordance with the prior art;

도 3 및 도 4는 종래 기술에 따른 반도체 제조 방법을 도시한 단면도들.3 and 4 are cross-sectional views showing a semiconductor manufacturing method according to the prior art.

도 5는 종래 기술에 따른 필름 필링 현상을 나타낸 사진.Figure 5 is a photograph showing a film peeling phenomenon according to the prior art.

도 6은 본 발명에 따른 웨이퍼에 스크라이브 레인이 형성된 것을 도시한 평면도.Figure 6 is a plan view showing the scribe lane formed on the wafer according to the present invention.

도 7 및 도 8은 본 발명에 따른 반도체 제조 방법을 도시한 단면도들.7 and 8 are cross-sectional views showing a semiconductor manufacturing method according to the present invention.

본 발명은 반도체 제조 방법에 관한 것으로, 본 발명은 다이 소잉(Die Sawing) 공정에서 발생할 수 있는 더미 다이 영역의 층간 물질들이 들떠서 일어나는 필름 필링 현상을 방지하기 위하여, 웨이퍼의 더미 다이 영역에도 메탈 콘택 및 스크라이브 레인을 형성함으로써, 더미 다이에 집중되는 스트레스를 분산시키고 후속의 공정에서 발생할 수 있는 필름 필링 현상을 방지하고 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor, and the present invention relates to a metal contact and also to the dummy die region of the wafer in order to prevent the film peeling phenomenon caused by the interlayer materials of the dummy die region that may occur in the die sawing process. By forming a scribe lane, the present invention relates to a semiconductor manufacturing method capable of dispersing stress concentrated in a dummy die, preventing film peeling that may occur in subsequent processes, and improving yield and reliability of semiconductor devices.

고집적 반도체 제조 공정에 있어서, 전체적인 두께를 감소시키기 위하여 반도체 소자의 각 층간두께를 감소시켜야 하는 문제가 있다. 각 층간 두께가 얇아질 경우 반도체 제조 공정이 진행되면서 받을 수 있는 스트레스를 적절히 분산하지 않으면 이로 인하여 각 층간 물질들이 들떠서 떨어지는 필링(Peeling) 현상이 일어 날 수 있다. 이러한 필름 필링 현상은 특히 다이 소잉 공정에서 주로 발생한다. 다이 소잉 공정은 웨이퍼에 형성된 각 반도체 칩 단위로 절단하는 공정이다.In the highly integrated semiconductor manufacturing process, there is a problem in that the thickness of each layer of the semiconductor device must be reduced in order to reduce the overall thickness. When the thickness of each layer becomes thinner, if the stress that can be received during the semiconductor manufacturing process is not properly distributed, this may cause the peeling phenomenon of falling of each of the interlayer materials. This film peeling phenomenon occurs mainly in the die sawing process. The die sawing step is a step of cutting each semiconductor chip unit formed on the wafer.

도 1은 종래 기술에 따른 웨이퍼에 반도체 칩 단위로 스크라이브 레인이 형성된 것을 도시한 평면도이다.1 is a plan view illustrating a scribe lane formed in a semiconductor chip unit on a wafer according to the related art.

도 1을 참조하면, 웨이퍼(10) 상에 소정의 반도체 소자(미도시)들이 형성되어 반도체 칩을 이루는 넷 다이 영역(1000a)이 구비되어 있다. 그리고, 각 반도체 칩에 대한 경계면을 따라 스크라이브 레인(80)이 형성되어 있다. 여기서, 스크라이브 레인(80)은 더미 다이 영역(1000b)에는 형성되지 않는다.Referring to FIG. 1, a net die region 1000a is formed on a wafer 10 to form semiconductor devices (not shown) to form a semiconductor chip. A scribe lane 80 is formed along the interface with respect to each semiconductor chip. Here, the scribe lane 80 is not formed in the dummy die region 1000b.

도 2는 종래 기술에 따라 웨이퍼가 절단된 것을 도시한 평면도이다.2 is a plan view showing a wafer cut according to the prior art.

도 2를 참조하면, 스크라이브 레인(80)을 따라 웨이퍼를 절단한 것으로, 더미 다이 영역(1000b)도 스크라이브 레인(80)이 형성된 것을 볼 수 있다.Referring to FIG. 2, the wafer is cut along the scribe lane 80, and the dummy die region 1000b may also be formed with the scribe lane 80.

도 3 및 도 4는 종래 기술에 따른 반도체 제조 방법을 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a semiconductor manufacturing method according to the prior art.

도 3을 참조하면, 웨이퍼(10) 상부에 소정의 하부 구조물(20)들이 구비되고, 그 상부에 제 1 층간절연막(30), 제 1 금속 배선(40), 제 2 층간절연막(50) 및 제 2 금속 배선(60)이 순차적으로 형성된다. 특히, 직접적인 회로를 구성하는 넷 다이 영역(1000a)의 제 1 및 제 2 층간절연막(30, 50)에는 각각 제 1 콘택 플러그 및 제 2 콘택 플러그(35, 55)이 형성되어 반도체 하부 구조물(20)과 금속 배선들을 전기적으로 연결시킨다.Referring to FIG. 3, predetermined lower structures 20 are provided on an upper portion of the wafer 10, and a first interlayer insulating layer 30, a first metal wiring 40, a second interlayer insulating layer 50, and a lower structure 20 are disposed on the wafer 10. The second metal wiring 60 is formed sequentially. In particular, first and second contact plugs 35 and 55 are formed in the first and second interlayer insulating films 30 and 50 of the net die region 1000a constituting the direct circuit, respectively. ) And the metal wires are electrically connected.

이와 같이 소정의 반도체 칩을 완성하고 후속의 패키지 공정을 수행하기 전에 반도체 기판을 보호하기 위한 패시베이션 및 패드오픈용 감광막(70)을 형성한다. 또한, 넷 다이 영역(1000a) 및 더미 다이 영역(1000b)의 경계영역의 감광막을 노출 시키고, 소정의 하부 층을 식각하여 스크라이브 레인(80)을 형성한다.In this way, the passivation and pad-opening photosensitive film 70 for protecting the semiconductor substrate is formed before completing the predetermined semiconductor chip and performing the subsequent package process. In addition, the photoresist film of the boundary region between the net die region 1000a and the dummy die region 1000b is exposed, and a predetermined lower layer is etched to form the scribe lane 80.

도 4를 참조하면, 스크라이브 레인(80)을 가이드 라인으로 사용하여 웨이퍼(10)를 절단하는 다이 소잉 공정을 수행한다. 이때, 각 층간 물질들의 두께가 얇기 때문에 공정을 진행하면서 받을 수 있는 스트레스를 견디지 못하고 떨어져 일어날 수 있다. 특히, 더미 다이 영역(1000b)은 넷 다이 영역(1000a) 보다 상대적으로 넓은 영역에 단일 층간 물질로 형성되므로 각 층간물질들이 한 번에 모두 떨어져 나오면서 결함으로 작용할 위험이 높다.Referring to FIG. 4, the die sawing process of cutting the wafer 10 using the scribe lane 80 as a guide line is performed. In this case, since the thickness of each interlayer material is thin, it may fall apart without being able to withstand the stresses that may occur during the process. In particular, since the dummy die region 1000b is formed of a single interlayer material in a region that is relatively wider than the net die region 1000a, there is a high risk that each of the interlayer materials falls out at once and acts as a defect.

도 5는 종래 기술에 따른 필름 필링 현상을 나타낸 사진이다.5 is a photograph showing a film peeling phenomenon according to the prior art.

도 5에서 보는 바와 같이 필름 필링 현상이 더미 다이 영역의 전 영역에 걸쳐 넓은 면적을 차지하면서 발생하기 때문에 후속의 반도체 제조 공정을 진행하면서 큰 결함으로 작용하게 된다. 따라서, 반도체 소자의 수율을 감소시키고, 신뢰성을 크게 저하시키는 문제가 발생한다.As shown in FIG. 5, the film peeling phenomenon occurs while occupying a large area over the entire area of the dummy die region, thereby acting as a large defect during the subsequent semiconductor manufacturing process. Therefore, there arises a problem of decreasing the yield of the semiconductor element and greatly reducing the reliability.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 웨이퍼의 더미 다이 영역 에도 메탈 콘택을 형성하고, 스크라이브 레인을 형성하여 더미 다이 영역을 부분적으로 절단함으로써, 다이 소잉 공정에서 발생할 수 있는 더미 다이 영역의 층간 물질 들뜨는 필름 필링 현상을 방지할 수 있는 반도체 제조 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention forms a metal contact also in the dummy die region of the wafer, and by forming a scribe lane to partially cut the dummy die region, the interlayer of the dummy die region that may occur in the die sawing process It is an object of the present invention to provide a method for manufacturing a semiconductor capable of preventing a film lifting phenomenon from lifting.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체 제조 방법은,In order to achieve the above object, a semiconductor manufacturing method according to the present invention,

넷 다이 영역 및 더미 다이 영역이 구비된 하부 구조물을 포함하는 웨이퍼 전면에 제 1 층간절연막을 형성하는 단계와,Forming a first interlayer dielectric film on a front surface of the wafer including a lower structure having a net die region and a dummy die region;

상기 제 1 층간절연막을 통하여 상기 넷 다이 영역 및 더미 다이 영역의 상기 하부 구조물과 접속되는 제 1 콘택 플러그를 각각 형성하는 단계와,Forming first contact plugs respectively connected to the substructures of the net die region and the dummy die region through the first interlayer insulating film;

상기 넷 다이 영역 및 더미 다이 영역의 제 1 콘택 플러그와 각각 접속되는 제 1 금속 배선 및 제 1 금속층을 형성하는 단계와,Forming a first metal wiring and a first metal layer connected to first contact plugs of the net die region and the dummy die region, respectively;

전체 표면 상부에 제 2 층간절연막을 형성하는 단계와,Forming a second interlayer insulating film over the entire surface;

상기 제 2 층간절연막을 통하여 상기 제 1 금속 배선 및 제 1 금속층에 각각 접속되는 제 2 콘택 플러그를 형성하는 단계와,Forming a second contact plug respectively connected to the first metal wiring and the first metal layer through the second interlayer insulating film;

상기 제 2 콘택 플러그와 접속되는 제 2 금속 배선 및 제 2 금속층을 상기 넷 다이 영역 및 더미 다이 영역에 각각 형성하는 단계와,Forming a second metal wire and a second metal layer connected to the second contact plug in the net die region and the dummy die region, respectively;

상기 넷 다이 영역과 더미 다이 영역의 경계부 및 상기 더미 다이의 소정 영역에 스크라이브 레인을 정의하는 단계 및Defining a scribe lane at a boundary between the net die area and the dummy die area and a predetermined area of the dummy die; and

상기 스크라이브 레인을 따라 상기 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 한다.And cutting the wafer along the scribe lanes.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 6은 본 발명에 따른 웨이퍼에 스크라이브 레인이 형성된 것을 도시한 평면도이다.6 is a plan view illustrating a scribe lane formed on a wafer according to the present invention.

도 6을 참조하면, 소정의 반도체 소자(미도시)들이 형성된 웨이퍼(100)의 넷 다이 영역(2000a)에 대한 경계를 따라 스크라이브 레인(180)이 형성되어 있다. 본 발명에서는 스크라이브 레인(180)이 더미 다이 영역(2000b)에도 형성되며, 더미 다이 영역(2000b)의 스크라이브 레인(180)은 넷 다이 영역(2000a)과 동일한 간격 및 폭으로 형성되는 것이 바람직하다.Referring to FIG. 6, a scribe lane 180 is formed along a boundary of the net die region 2000a of the wafer 100 on which predetermined semiconductor devices (not shown) are formed. In the present invention, the scribe lane 180 is also formed in the dummy die area 2000b, and the scribe lane 180 of the dummy die area 2000b is preferably formed at the same interval and width as the net die area 2000a.

도 7 및 도 8은 본 발명에 따른 반도체 제조 방법을 도시한 단면도들이다.7 and 8 are cross-sectional views illustrating a method of manufacturing a semiconductor according to the present invention.

도 7을 참조하면, 웨이퍼(100) 상부의 중심영역에는 실제적으로 구동가능한 반도체 소자들이 형성되는 넷 다이 영역(2000a)이 구비되고, 웨이퍼(100)의 주변 영역에는 더미 다이 영역(2000b)이 구비된다.Referring to FIG. 7, a net die region 2000a is formed in a central region of an upper portion of the wafer 100, and a dummy die region 2000b is formed in a peripheral region of the wafer 100. do.

먼저 웨이퍼(100) 표면에 구비되는 반도체 소자 하부 구조물(120)로 게이트(미도시), 비트라인(미도시) 및 캐패시터(미도시)등이 있으며, 상기와 같은 하부 구조들이 넷 다이 영역(2000a)에 형성되는 것이다.First, the semiconductor device lower structure 120 provided on the surface of the wafer 100 includes a gate (not shown), a bit line (not shown), a capacitor (not shown), and the like. ) Is formed.

다음에는, 하부 구조물(120)을 포함하는 웨이퍼(100) 전면에 제 1 층간절연막(130)을 형성하고, 제 1 층간절연막(130)을 통하여 넷 다이 영역(2000a) 및 더미 다이 영역(2000b)의 하부 구조물(120)과 접속되는 제 1 콘택 플러그(135)를 각각 형성한다. Next, a first interlayer dielectric layer 130 is formed on the entire surface of the wafer 100 including the lower structure 120, and the net die region 2000a and the dummy die region 2000b are formed through the first interlayer dielectric layer 130. Each of the first contact plugs 135 connected to the lower structure 120 is formed.

그 다음에는, 넷 다이 영역(2000a) 및 더미 다이 영역(2000b)의 제 1 콘택 플러그(135)와 각각 접속되는 제 1 금속 배선(140) 및 제 1 금속층(145)을 형성한다. 이때, 넷 다이 영역(2000a)의 제 1 금속 배선(140)은 회로를 구성하므로 여러 개의 선들로 나누어지지만, 더미 다이 영역(2000b)의 제 1 금속층(145)은 회로 구성과는 관련이 없으므로 더미 다이 영역(2000b) 전면에 형성된다.Next, the first metal wiring 140 and the first metal layer 145 connected to the first contact plug 135 of the net die region 2000a and the dummy die region 2000b are formed. At this time, since the first metal wiring 140 of the net die region 2000a is divided into a plurality of lines since the circuit is constituted, the first metal layer 145 of the dummy die region 2000b is not related to the circuit configuration. It is formed in front of the die area 2000b.

그 다음에는, 웨이퍼(100) 전면에 제 2 층간절연막(150)을 형성하고, 제 2 층간절연막(150)을 통하여 상기 제 1 금속 배선(140) 및 제 1 금속층(145)에 각각 접속되는 제 2 콘택 플러그(155)를 형성한다.Next, a second interlayer insulating film 150 is formed on the entire surface of the wafer 100 and is connected to the first metal wiring 140 and the first metal layer 145 through the second interlayer insulating film 150, respectively. Two contact plugs 155 are formed.

그 다음에는, 제 2 콘택 플러그(155)와 접속되는 제 2 금속 배선(160) 및 제 2 금속층(165)을 넷 다이 영역(2000a) 및 더미 다이 영역(2000b)에 각각 형성한다.Next, the second metal wiring 160 and the second metal layer 165 connected to the second contact plug 155 are formed in the net die region 2000a and the dummy die region 2000b, respectively.

그 다음에는, 웨이퍼(100) 전면에 페시베이션 및 패드 오픈 용 감광막(미도시)을 형성한 후 넷 다이 영역(2000a)과 더미 다이 영역(2000b)의 경계 및 소정 영역의 더미 다이 영역(2000b)을 식각하여 스크라이브 레인 예정 영역을 노출 시키는 감광막 패턴(170)을 형성한다. 이때, 페시베이션용 감광막은 포지티브 감광막인 것이 바람직하다. 또한, 패드 오픈 마스크를 사용한 사진 식각 공정으로 스크라이브 레인 예정 영역을 노출 시키되, 더미 다이 영역(2000b)에 형성될 스크라이브 레인이 넷 다이 영역(2000a)의 스크라이브 레인과 동일한 간격을 갖도록 하는 것이 바람직하다.Next, after forming a passivation and pad opening photosensitive film (not shown) on the entire surface of the wafer 100, the boundary between the net die region 2000a and the dummy die region 2000b and the dummy die region 2000b of the predetermined region. Etching to form a photoresist pattern 170 to expose the scribe lane predetermined region. At this time, it is preferable that the photosensitive film for passivation is a positive photosensitive film. In addition, the scribe lane predetermined region may be exposed by a photolithography process using a pad open mask, and the scribe lanes to be formed in the dummy die region 2000b may have the same spacing as the scribe lanes of the net die region 2000a.

마지막으로, 상기 감광막 패턴(170)을 식각 마스크로 하고 노출된 영역 하부 의 제 2 층간절연막(150), 제 2 금속 배선(160) 및 제 1 금속배선(140)을 식각하여 스크라이브 레인(180)을 형성한다. 스크라이브 레인(180)은 후속의 웨이퍼(100) 절단 시 가이드라인이 된다.Lastly, the photoresist layer pattern 170 is used as an etch mask, and the second interlayer insulating layer 150, the second metal interconnection 160, and the first metal interconnection 140 under the exposed region are etched to scribe lanes 180. To form. The scribe lane 180 becomes a guideline for subsequent cutting of the wafer 100.

도 8을 참조하면, 스크라이브 레인(180)을 따라 웨이퍼(100)를 절단하는 다이 소잉 공정을 수행한다. 이때, 감광막 패턴(170)은 더미 다이 영역(2000b)에 형성되는 제 1 콘택 플러그(135) 및 제 2 콘택 플러그(155)에 의해서 고정된다. 따라서, 각 층간 물질에 작용하는 스트레스를 분산 시킬 수 있고, 필링 현상을 방지할 수 있다. 또한, 더미 다이 영역(2000b)의 중간 부분도 절단해 줌으로써, 더미 다이 영역(2000b)의 전면에 가해지는 스트레스를 분산시킬 수 있다.Referring to FIG. 8, a die sawing process of cutting the wafer 100 along the scribe lane 180 is performed. In this case, the photoresist pattern 170 is fixed by the first contact plug 135 and the second contact plug 155 formed in the dummy die region 2000b. Therefore, it is possible to disperse the stress acting on each interlayer material, and to prevent the peeling phenomenon. In addition, by cutting the middle portion of the dummy die area 2000b, the stress applied to the entire surface of the dummy die area 2000b can be dispersed.

이상에서 설명한 바와 같이, 본 발명은 웨이퍼의 더미 다이 영역에도 메탈 콘택을 형성하고, 스크라이브 레인을 형성하여 더미 다이 영역을 부분적으로 절단함으로써, 다이 소잉 공정에서 발생할 수 있는 더미 다이 영역의 층간 물질 들뜨는 필름 필링 현상을 방지할 수 있다. 따라서, 후속의 공정에서 필름 필링에 의해서 반도체 소자의 불량이 발생할 위험이 떨어져 수율이 향상되고, 반도체 소자의 신뢰성을 높일 수 있는 효과를 제공한다.As described above, the present invention forms a metal contact also in the dummy die region of the wafer, forms a scribe lane to partially cut the dummy die region, thereby lifting the interlayer material of the dummy die region that may occur in the die sawing process. Peeling phenomenon can be prevented. Accordingly, in the subsequent process, the film peeling reduces the risk of defects in the semiconductor device, thereby improving the yield and providing an effect of increasing the reliability of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

넷 다이 영역 및 더미 다이 영역이 구비된 하부 구조물을 포함하는 웨이퍼 전면에 제 1 층간절연막을 형성하는 단계;Forming a first interlayer dielectric layer on a front surface of the wafer including a lower structure having a net die region and a dummy die region; 상기 제 1 층간절연막을 통하여 상기 넷 다이 영역 및 더미 다이 영역의 상기 하부 구조물과 접속되는 제 1 콘택 플러그를 각각 형성하는 단계;Forming first contact plugs respectively connected to the substructures of the net die region and the dummy die region through the first interlayer insulating film; 상기 넷 다이 영역 및 더미 다이 영역의 제 1 콘택 플러그와 각각 접속되는 제 1 금속 배선 및 제 1 금속층을 형성하는 단계;Forming a first metal wire and a first metal layer respectively connected to first contact plugs of the net die area and the dummy die area; 전체 표면 상부에 제 2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film over the entire surface; 상기 제 2 층간절연막을 통하여 상기 제 1 금속 배선 및 제 1 금속층에 각각 접속되는 제 2 콘택 플러그를 형성하는 단계;Forming a second contact plug respectively connected to the first metal wire and the first metal layer through the second interlayer insulating film; 상기 제 2 콘택 플러그와 접속되는 제 2 금속 배선 및 제 2 금속층을 상기 넷 다이 영역 및 더미 다이 영역에 각각 형성하는 단계;Forming a second metal wire and a second metal layer connected to the second contact plug in the net die region and the dummy die region, respectively; 상기 넷 다이 영역과 더미 다이 영역의 경계부 및 상기 더미 다이의 소정 영역에 스크라이브 레인을 정의하는 단계; 및Defining a scribe lane at a boundary between the net die area and the dummy die area and a predetermined area of the dummy die; And 상기 스크라이브 레인을 따라 상기 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.And cutting the wafer along the scribe lanes. 제 1 항에 있어서,The method of claim 1, 상기 스크라이브 레인을 정의하는 단계는 패드 오픈 마스크를 사용한 사진식 각 공정으로 실시하는 것을 특징으로 하는 반도체 제조 방법.The step of defining the scribe lane is a semiconductor manufacturing method, characterized in that performed by each photo-type process using a pad open mask. 제 1 항에 있어서,The method of claim 1, 상기 더미 다이 영역의 스크라이브 레인은 상기 넷 다이 영역의 스크라이브 레인 간격과 동일한 간격으로 형성되는 것을 특징으로 하는 반도체 제조 방법. The scribe lanes of the dummy die region are formed at the same interval as the scribe lane interval of the net die region.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362035B1 (en) * 2007-05-09 2014-02-11 엘지디스플레이 주식회사 method for manufacturing flexible display substrate
CN105280568A (en) * 2014-06-11 2016-01-27 中芯国际集成电路制造(上海)有限公司 Sealing ring structure and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102450310B1 (en) 2017-11-27 2022-10-04 삼성전자주식회사 Semiconductor chip and multi-chip package having the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010087540A (en) * 2000-03-07 2001-09-21 윤종용 Method for fabricating of semiconductor device
JP3440997B2 (en) 2000-03-27 2003-08-25 関西日本電気株式会社 Semiconductor wafer and method of manufacturing the same
JP2002217196A (en) 2001-01-17 2002-08-02 Mitsubishi Electric Corp Semiconductor device and its manufacturing method
KR20020065047A (en) * 2001-02-05 2002-08-13 삼성전자 주식회사 Method for sawing wafer
KR20030013885A (en) * 2001-08-10 2003-02-15 스테코 주식회사 Wafer Manufacturing of Dicing Process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362035B1 (en) * 2007-05-09 2014-02-11 엘지디스플레이 주식회사 method for manufacturing flexible display substrate
CN105280568A (en) * 2014-06-11 2016-01-27 中芯国际集成电路制造(上海)有限公司 Sealing ring structure and manufacturing method thereof

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