KR20070071074A - 바이폴라 접합 트랜지스터 구조의 이미지센서 - Google Patents
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Abstract
본 발명은 콜렉터 영역에서의 저항 증가에 따른 칼라의 왜곡을 방지할 수 있는 이미지센서를 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 실리콘 기판에 형성되며, 상기 실리콘 기판과의 접합에서 제1색상의 광을 흡수하는 제1포토다이오드를 정의하기 위한 제2도전형의 제1웰; 상기 제1포토다이오드를 정의하는 영역에 형성된 제2도전형의 에피층; 상기 제1웰 상에 형성되며, 상기 제1웰과의 접합에서 제2색상의 광을 흡수하는 제2포토다이오드를 정의하기 위한 제1도전형의 제2웰; 상기 제2웰 상에 형성되며, 상기 제2웰과의 접합에서 제3색상의 광을 흡수하는 제3포토다이오드를 정의하기 위한 제2도전형의 제3웰; 및 상기 실리콘 기판 상부에는 상기 제 1, 제 2 및 제3포토다이오드에 걸쳐 제 1, 제 2 및 제 3 광전류를 측정하기 위하여 접속된 광전류 센서를 포함하는 이미지센서를 제공한다.
CMOS 이미지센서, 콜렉터, NPN, TFT, BJT.
Description
도 1은 통상적인 모자이크 패턴을 도시한 도면.
도 2는 포베인사의 이미지센서를 도시한 도면.
도 3은 포베인사의 이미지센서의 단면 구조를 도시한 도면.
도 4는 도 3의 구조에서의 스위칭 트랜지스터 동작에 따른 디퓨전 프로파일을 도시한 그래프.
도 5는 본 발명의 일실시예에 따른 이미지센서를 도시한 단면도.
도 6 내지 도 11은 제조 공정 순서에 따른 이미지센서의 레이아웃을 도시한 도면.
도 12는 포토다이오드의 단면 구조를 도시한 도면.
도 13은 광전류 센서를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
P-Sub : P형 실리콘 기판 N-Epi : N형 에피층
N Well, P Well, N ldd : 트리플 웰 구조 SiO2 : 필드 산화막
S : 광전류 센서
본 발명은 이미지센서에 관한 것으로 특히, NPN 바이폴라 접합 트랜지스터(BJT) 구조의 이미지센서에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체 소자이다. 이 중에서 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
통상의 이미지센서는 하나의 셀에 하나의 칼라 성분을 나타내도록 하고, 이를 적절하게 배치하여 원하는 색상을 얻도록 하는 모자이크 패턴 구조를 갖는다.
도 1은 통상적인 모자이크 패턴을 도시한 도면이다.
도 1을 참조하면, 전술한 바와 같이 각 픽셀에서는 해당 칼라만을 통과시키고 이에 해당하는 전기 신호를 내보내며, 이러한 각 픽셀을 여러가지 모자이크로 배치하여 패턴을 구성한다.
이러한 구조에서는 하나의 패턴 형성을 위해 최소 4개의 픽셀이 필요하므로, 포베인(Foveon)사에서는 하나의 픽셀에서 깊이에 따라 RBG 색상을 모두 받아들이고 해당 신호를 출력하도록 하는 구조를 제안한 바 있다.
도 2는 이러한 포베인사의 이미지센서를 도시한 도면이며, 도 3은 포베인사의 이미지센서의 단면 구조를 도시한 도면이다.
도 3을 참조하면, 기판에 트리플 웰 구조를 갖도록 픽셀이 형성되어 있음을 확인할 수 있으며, 각 웰은 트랜지스터 및 배선을 통해 도 3과 같은 구조를 갖도록 배치된다.
도 4는 도 3의 구조에서의 스위칭 트랜지스터 동작에 따른 디퓨전 프로파일을 도시한 그래프이다.
도 4를 참조하면, 'A'는 통상적인 웰의 프로파일을 나타내며, 콜렉터 영역으로 사용되는 N-웰의 도핑 프로파일이 일반적인 웰을 사용하는 경우 접합 깊이(Junction depth)가 2㎛ 이전에 농도가 감소하게 된다. 따라서, 콜렉터 영역에서의 저항이 증가하게 된다. 이 지역에서 발생한 전자들이 표면 방향으로 충분하게 전달되지 못하게 되어 결국 칼라의 왜곡이 발생하게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 콜렉터 영역에서의 저항 증가에 따른 칼라의 왜곡을 방지할 수 있는 이미지센서를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 실리콘 기판에 형성되며, 상기 실리콘 기판과의 접합에서 제1색상의 광을 흡수하는 제1포토다이오드를 정의하기 위한 제2도전형의 제1웰; 상기 제1포토다이오드를 정의하는 영역에 형성된 제2도전형의 에피층; 상기 제1웰 상에 형성되며, 상기 제1웰과의 접합에서 제2색상의 광을 흡수하는 제2포토다이오드를 정의하기 위한 제1도전형의 제2웰; 상기 제2웰 상에 형성되며, 상기 제2웰과의 접합에서 제3색상의 광을 흡수하는 제3포토다이오드를 정의하기 위한 제2도전형의 제3웰; 및 상기 실리콘 기판 상부에는 상기 제 1, 제 2 및 제3포토다이오드에 걸쳐 제 1, 제 2 및 제 3 광전류를 측정하기 위하여 접속된 광전류 센서를 포함하는 이미지센서를 제공한다.
본 발명은 포베인 사의 구조에서 발생하는 콜렉터 영역에서의 저항 증가를 방지하기 위해 N형 에피 웨이퍼를 사용함으로써, R 파장에 적합한 접합 깊이인 2㎛를 확실하게 저장할 수 있어 칼라 왜곡을 방지할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 5는 본 발명의 일실시예에 따른 이미지센서를 도시한 단면도이다.
도 5는 상이한 파장의 광을 분리시키기 위한 P형의 실리콘 기판에 형성된 이미지센서가 배치되 구조이다.
P형 실리콘 기판(P-Sub)에 N형 에핑층(N-Epi)이 형성되어 있고, N형 에핑층(N-Epi) 상에 N형의 웰(N Well)이 형성되어 있다.
P형 실리콘 기판(P-Sub)과 N형의 웰(N Well)의 접합에 위치하는 N형 에핑층(N-Epi)에서는 파장이 가장 긴 R의 실리콘에서의 흡수길이인 깊이에서 형성되어 제1포토다이오드를 정의한다.
N웰(N Well) 상에는 P웰(P Well)이 형성되어 있으며, N웰(N Well)과 P 웰(P Well)의 접합은 파장이 R 보다는 짧고 B보다는 긴 G의 실리콘에서의 흡수길이인 깊이에서 형성되어 제2포토다이오드를 정의한다.
P웰(P Well) 상의 기판 표면 하부에는 N형의 LDD(Lightly Doped Drain) 영역이 형성되어 있으며, P웰(P Well)과 N웰(N Well)의 접합은 파장이 가장 짧은 B의 실리콘에서의 흡수길이인 깊이에서 형성되어 제3포토다이오드를 정의한다.
기판 상부에는 제 1, 제 2 및 제3포토다이오드에 걸쳐 제 1, 제 2 및 제 3 광전류를 측정하기 위하여 접속된 광전류 센서가 위치한다.
P형 실리콘 기판(P-Sub)과 N형의 웰(N Well)의 접합에 위치하는 N형 에핑층(N-Epi)은 실리콘 기판에 약 1.5 ∼ 3.0㎛의 깊이에서 형성되고, N웰(N Well)과 P 웰(P Well)의 접합은 약 0.5 ∼ 1.5㎛의 깊이에서 형성되며, P웰(P Well)과 N웰(N Well)의 접합은 약 0.2 ∼ 0.5㎛의 깊이에서 형성된다.
도 6 내지 도 11은 상술한 구조를 갖는 이미지센서의 레이아웃으로서, 이를 참조하여 본 발명의 이미지센서 제조 공정을 살펴본다.
상술한 바와 같이, 본 발명은 파장이 가장 긴 R의 실리콘에서의 흡수길이인 깊이에서 형성되어 제1포토다이오드를 정의하는 영역 즉, P형 실리콘 기판(P-Sub)과 N형의 웰(N Well)의 접합에 위치하는 영역에 N형 에핑층(N-Epi)을 갖도록 한다.
이는 2.0㎛ 영역에 N형 에피층을 갖는 웨이퍼를 사용함을 의미한다. 액티브 영역과 필드 영역을 구성하기 위한 패터닝 후 셀이 아이솔레이션(Isolation)될 수 있도록 트렌치 또는 필드 산화막을 사용한다.
도 6에서, 도면부호 '10'은 포토다이오드 영역을 나타내며, '11', '12', '13'은 각각 RGB 각각 영역을 나타낸다. 아울러, '10a' ∼ '10e'는 소스/드레인 형성을 위한 액티브 영역을 나타낸다.
한편, 픽셀 영역의 포토다이오드(10)를 형성함에 있어, 2㎛ 깊이에 N형 에피층(13)을 갖는 실리콘 기판을 사용하며, 이를 NPN 트랜지스터의 콜렉터 처럼 사용한다. 접합 깊이 0.2 ∼ 0.6㎛ 수준의 P+ 영역(12)을 형성하여 NPN 트랜지스터의 베이스 역할을 갖도록 하며, n+ 이온주입을 통해 0.2㎛ 깊이에서 고른 n+영역(11)을 갖도록 한다.
도 7 이후에서는 포토다이오드 형성 후 광 전류 센서 형성을 위한 레이아웃을 나타낸다.
리셋을 위한 NMOS 트랜지스터(22)로 표면 트랜지스터가 아닌 NMOS TFT를 사용한다. NMOS TFT의 드레인과 트랜스퍼 게이트(21)의 VCC 액티브와의 콘택(20b) 연결 시 측면 콘택이 되도록 한다. 도면부호 '20a'는 트랜스퍼 게이트의 콘택을 나타낸다.
로(Row) 선택을 위한 트랜지스터의 게이트(24)로는 도 7에 도시된 바와 같이 연속으로 액티브 영역을 배치한다. TFT 탑 게이트 형성시 R/G를 위한 리셋 게이트(22)를 하나의 게이트로 사용함으로써, 동일 타입에서의 지연이 없도록 한다.
NPN 트랜지스터의 접합으로 연결을 위해 베리드 콘택(Buried contact)을 이용한다.
베리드 콘택 형성 후 폴리실리콘을 증착한다. 증착 시에는 POCl 또는 N형 불순물 이온주입을 실시한다.
P형 디퓨젼과의 배선은 도 8에 도시된 바와 같은 별도의 인터 커넥션 콘택(Inter connection contact, 30b)을 통하여 TFT 하부 전극의 폴리실리콘을 증착하고 TFT의 바디 이온주입(P형)이 되어 동종의 P형으로 연결되도록 한다.
도 8은 인터커넥션과 하부 TFT를 나타내고, 도 9는 상부 게이트 TFT를 나타내며, 도 10은 콘택을 나타낸다.
P형 전극과 NMOS TFT(41)의 소스로 사용되는 영역이 P형 불순물 이온주입으로 형성된 P-N 다이오드를 제거하기 위해 콘택 식각시 콘택(55) 하부의 폴리실리콘(31)가 식각되어 하부의 게이트 폴리실리콘(23)에 멈추어 후속의 플러그 메탈로 금속접합되어 PN 다이오드의 전위차가 발생하지 않도록 한다.
도 11은 메탈라인의 레이아웃을 나타내며, 도 12는 포토다이오드의 단면 구조를 나타내면, 도 13은 광전류 센서를 나타내는 회로도이다.
도 13을 참조하면, 전술한 도 6 내지 도 10의 각 레이아웃에 도시된 도면부호와 광전류 센서의 상호 접속되는 부분을 확인할 수 있다. 따라서, 이들의 구체적인 연결 방법은 생략한다.
전술한 바와 같이 이루어지는 본 발명은, 하나의 픽셀에서 RGB의 모든 색상을 갖도록 하면서도, 색상 왜곡을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 색상 왜곡을 방지할 수 있어, 이미지센서의 성능을 높일 수 있는 효과가 있다.
Claims (5)
- 제1도전형의 실리콘 기판에 형성되며, 상기 실리콘 기판과의 접합에서 제1색상의 광을 흡수하는 제1포토다이오드를 정의하기 위한 제2도전형의 제1웰;상기 제1포토다이오드를 정의하는 영역에 형성된 제2도전형의 에피층;상기 제1웰 상에 형성되며, 상기 제1웰과의 접합에서 제2색상의 광을 흡수하는 제2포토다이오드를 정의하기 위한 제1도전형의 제2웰;상기 제2웰 상에 형성되며, 상기 제2웰과의 접합에서 제3색상의 광을 흡수하는 제3포토다이오드를 정의하기 위한 제2도전형의 제3웰; 및상기 실리콘 기판 상부에는 상기 제 1, 제 2 및 제3포토다이오드에 걸쳐 제 1, 제 2 및 제 3 광전류를 측정하기 위하여 접속된 광전류 센서를 포함하는 이미지센서.
- 제 1 항에 있어서,상기 제1색상은 R이고, 상기 제2색상은 G이며, 상기 제3색상은 B인 것을 특징으로 하는 이미지센서.
- 제 2 항에 있어서,상기 에핑층은 상기 실리콘 기판에 1.5㎛ 내지 3.0㎛의 깊이에서 형성되는 것을 특징으로 하는 이미지센서.
- 제 3 항에 있어서,상기 제1웰과 상기 제2웰의 접합은 0.5㎛ ∼ 1.5㎛의 깊이에서 형성되는 것을 특징으로 하는 이미지센서.
- 제 4 항에 있어서,상기 제2P웰과 상기 제3웰의 접합은 0.2㎛ ∼ 0.5㎛의 깊이에서 형성되는 것을 특징으로 하는 이미지센서.
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Cited By (2)
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2005
- 2005-12-29 KR KR1020050134240A patent/KR20070071074A/ko not_active Application Discontinuation
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