KR20070061984A - Method of fabricating the array substrate for liquid crystal display device with cmos device - Google Patents
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Abstract
Description
도 1은 일반적인 폴리실리콘을 이용한 액정표시장치용 어레이 기판을 개략적으로 도시한 평면도.1 is a plan view schematically showing an array substrate for a liquid crystal display device using a general polysilicon.
도 2a 내지 도 2f는 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 구동회로부의 CMOS 구조 인버터를 절단한 부분에 대한 일부 제조 공정에 따른 단면도. 2A to 2F are cross-sectional views of a part of a driving circuit of a drive circuit portion of an array substrate for a liquid crystal display device using polysilicon for cutting a portion of an inverter.
도 3a 내지 도 3m은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 구동회로부의 CMOS구조 인버터가 형성되는 부분에 대한 제조 단계별 공정 단면도.3A to 3M are cross-sectional views illustrating manufacturing steps of a portion in which a CMOS structure inverter of a driving circuit unit of an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention is formed.
도 4a 및 도 4b는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 표시영역의 스위칭 소자를 포함하는 화소영역에 대한 제조 단계별 공정 단면도.4A and 4B are cross-sectional views illustrating manufacturing steps of a pixel region including a switching element of a display region of an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention.
도 5 는 본 발명의 실시예의 변형예에 따른 액정표시장치용 어레이 기판의 구동회로부의 CMOS구조 인버터가 형성되는 부분에 대한 단면도.5 is a cross-sectional view of a portion in which a CMOS structure inverter of a driving circuit portion of an array substrate for a liquid crystal display device according to a modification of the embodiment of the present invention is formed;
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
110 : 기판 113 : 버퍼층110
117 : 제 1 반도체층 118 : 제 2 반도체층트 절연막117: first semiconductor layer 118: second semiconductor layer insulating film
120 : 제 1 게이트 절연막 121 : 제 2 게이트 절연막 120: first gate insulating film 121: second gate insulating film
181a : 제 1 포토레지스트 패턴 181b : 제 2 포토레지스트 패턴181a:
DCA : 구동회로부 DCA: Drive Circuit
nA : (n타입 박막트랜지스터가 형성되는) n영역nA: n area (where n-type thin film transistor is formed)
pA : (p타입 박막트랜지스터가 형성되는) p영역 pA: p region (where p-type thin film transistor is formed)
본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 반도체층으로 하는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다. BACKGROUND OF THE
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.
액정표시장치는 화소를 구동하는 방식에 따라 수동행렬 액정표시장치와 능동행렬 액정표시장치로 나눌 수 있는데, 이중에서 능동행렬 액정표시장치는 하나의 화소가 각 화소마다 형성된 박막 트랜지스터로 구동이 된다. The liquid crystal display device may be classified into a passive matrix liquid crystal display device and an active matrix liquid crystal display device according to a method of driving pixels. Among them, an active matrix liquid crystal display device is driven by a thin film transistor in which one pixel is formed for each pixel.
이러한 박막 트랜지스터는 게이트 전극과 반도체층과 게이트 및 소스 전극으 로 구성되며, 이 중 반도체층은 채널이 형성되는 곳으로 박막 트랜지스터의 특성을 좌우한다.The thin film transistor is composed of a gate electrode, a semiconductor layer, a gate and a source electrode, of which the semiconductor layer is a channel is formed to determine the characteristics of the thin film transistor.
이러한 반도체층은 일반적으로 비정질 실리콘이나 폴리실리콘을 이용하는데, 최근들어 박막 트랜지스터의 반도체층을 비정질 실리콘에서 폴리실리콘으로 대체하고 있다. 이는 폴리실리콘이 비정질 실리콘에 비해 전계 이동도가 높고 빛 누설전류가 거의 없으며 기판 상에 구동회로를 제작할 수 있다는 장점을 갖기 때문이다.Such semiconductor layers generally use amorphous silicon or polysilicon, and recently, semiconductor layers of thin film transistors have been replaced with amorphous silicon and polysilicon. This is because polysilicon has the advantages of higher electric field mobility, little light leakage current, and fabrication of a driving circuit on a substrate, compared to amorphous silicon.
도 1은 일반적인 폴리실리콘을 이용한 액정표시장치용 어레이 기판을 개략적으로 도시한 평면도이다. FIG. 1 is a plan view schematically illustrating an array substrate for a liquid crystal display device using general polysilicon.
도시한 바와 같이, 통상적인 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 화상을 표시하는 표시부(3)와 구동회로부(5)가 같이 기판 상에 형성되어 있다. 상기 표시부(3)는 기판(1)의 중앙에 위치하고, 상기 표시부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 표시부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 스위칭 소자인 박막 트랜지스터(Tr)가 위치하고 있다. As shown in the drawing, in an array substrate for a liquid crystal display device using a conventional polysilicon, a
또한, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 외부신호 입력단(12)과 연결되어 있으며, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 표시부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 것이다. 따라서 상기 게이트 및 데이터 구동회로부(5a, 5b) 내부에는 입력되는 신호를 적절하게 출력시키기 위하여 CMOS(complementary metal-oxide semiconductor) 또는 PMOS(positive type metal-oxide semiconductor) 인버터(inverter)가 형성되어 있다.In addition, the gate and data
전술한 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 구동회로부 내부에 인버터로서 CMOS를 구성하느냐 또는 PMOS를 구성하느냐에 따라 CMOS 또는 PMOS 타입으로 나눌 수 있다.The above-described array substrate for a liquid crystal display device using polysilicon may be classified into a CMOS or a PMOS type depending on whether a CMOS or a PMOS is configured as an inverter inside the driving circuit unit.
일례로써 CMOS타입의 소자로써 구성되는 어레이 기판은 구동회로부의 구동소자를 구성하는 n타입 및 p타입 박막트랜지스터에 있어 폴리실리콘의 반도체층에 각각 n+ 도핑 및 p+도핑을 실시함으로써 제작할 수 있다.For example, an array substrate configured as a CMOS type device can be fabricated by applying n + doping and p + doping to a semiconductor layer of polysilicon in n type and p type thin film transistors constituting a driving element of a driving circuit unit, respectively.
이후에는 일반적인 폴리실리콘을 이용한 CMOS 타입의 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다. Hereinafter, a method of manufacturing a CMOS type array substrate using general polysilicon will be described with reference to the drawings.
도 2a 내지 도 2f는 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 구동회로부의 CMOS 구조 인버터를 절단한 부분에 대한 일부 제조 공정에 따른 단면을 도시한 것이다. 이때, 설명의 편의를 위해 상기 구동회로부의 n타입 불순물이 도핑되어 n타입 채널을 갖는 n타입 박막트랜지스터가 형성되는 부분을 n영역(nA), p타입 불순물이 도핑되어 p타입 채널을 갖는 p타입 박막트랜지스터가 형성되는 부분을 p영역(pA)이라 정의한다. 2A to 2F are cross-sectional views of some parts of a driving circuit of a driving circuit unit of an array substrate for a liquid crystal display device using polysilicon according to a part of a manufacturing process. In this case, for convenience of description, the n-type impurity is doped in the driving circuit part to form an n-type thin film transistor having an n-type channel, and the n-type region (nA) and the p-type impurity doped have a p-type channel. The portion where the thin film transistor is formed is defined as p region pA.
도 2a에 도시한 바와 같이, 절연 기판(20)에 비정질 실리콘(a-Si)을 전면에 증착하고, 레이저를 조사하거나 또는 열처리 하거나 또는 금속유도법 등에 의한 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시킨다. 이후, 마스크 공정을 실시하여 상기 폴리실리콘층을 패터닝함으로써 상기 n영역(nA)과 p영역(pA)에 각각 섬형상의 제 1, 2 반도체층(23, 24)을 형성한다.(제 1 마스크 공정) As shown in FIG. 2A, amorphous silicon (a-Si) is deposited on the entire surface of the
다음, 2b에 도시한 바와 같이, 상기 섬형상의 제 1, 2 반도체층(23, 24)이 형성된 기판(20) 전면에 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시) 위로 투과영역과 차단영역을 갖는 마스크(미도시)를 위치시키고, 상기 마스크(미도시)를 통해 상기 포토레지스트층(미도시)에 노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 n영역(nA) 있어, 상기 제 1 반도체층(23)의 중앙부의 채널이 형성될 영역을 제외한 양측의 소정폭을 덮는 제 1 포토레지스트 패턴(81)과, 상기 p영역(pA)의 제 2 반도체층을 완전히 덮는 제 2 포토레지스트 패턴(83)을 형성한다.(제 2 마스크 공정)Next, as shown in 2b, a photoresist is applied to the entire surface of the
다음, 도 2c에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴(81, 83)을 도핑 마스크로 하여 p타입 불순물 예를들면 붕소(B)를 전면에 제 1 도즈량(~개/㎠)으로 이온주입에 의한 도핑을 실시함으로써 상기 n영역(nA)의 제 1 반도체층(23)에 도핑된 제 1 액티브 영역(23a)을 형성한다. Next, as shown in FIG. 2C, the first dose amount (˜ / d / cm 2) is formed on the entire surface of the p-type impurity such as boron (B) using the first and second
이렇게 채널이 형성될 영역 즉 제 1 액티브 영역(23a)에 도핑을 실시하는 것을 채널도핑이라 하며, 상기 채널도핑을 실시하는 이유는 CMOS구조 인버터에서 n타입과 p타입 박막트랜지스터가 문턱전압 인가에 따른 스위칭 특성을 향상시키며, 문 턱전압의 포지티브 쉬프트(positive shift) 현상을 억제하기 위함이다. The doping in the region where the channel is to be formed, that is, the first
다음, 도 2d에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴(2c의 81, 83)을 스트립(strip)하여 제거하고, 상기 제 1, 2 반도체층(23, 24) 위로 무기절연물질을 전면에 증착하여 게이트 절연막(27)을 형성하고, 금속물질을 상기 게이트 절연막(27) 위로 전면에 증착한 후, 이를 패터닝함으로써 상기 제 1, 2 반도체층(23, 24) 각각의 중앙부에 대응하여 제 1, 2 게이트 전극(30, 31)을 형성한다.(제 3 마스크 공정)Next, as illustrated in FIG. 2D, the first and second
다음, 도 2e에 도시한 바와 같이, 제 4 내지 제 6 마스크 공정을 진행함으로써, 소정 형태의 포토레지스트 패턴(미도시)을 각 마스크 공정별로 형성하고, 상기 각 포토레지스트 패턴(미도시) 및 상기 제 1, 2 게이트 전극(31, 31)을 도핑 마스크로 이용하여 n-도핑, n+도핑 및 p+도핑을 실시함으로써 상기 제 1 반도체층(23)에 n-도핑된 LDD영역(23b, 23c)과, n+ 도핑된 제 1 소스 및 드레인 영역(23d, 23e)을 형성하고, 동시에 상기 제 2 반도체층(24)에는 p+도핑된 제 2 소스 및 드레인 영역(24b, 24c)을 형성한다. Next, as shown in FIG. 2E, by performing the fourth to sixth mask processes, a photoresist pattern (not shown) of a predetermined form is formed for each mask process, and the respective photoresist patterns (not shown) and the N-doped, n + -doped, and p + -doped using first and
다음, 도 2f에 도시한 바와 같이, 제 7 및 제 8 마스크 공정을 진행함으로써 상기 제 1, 2 소스 및 드레인 영역((23d, 23e), (24b, 24c))을 노출시키는 제 1 내지 제 4 반도체층 콘택홀(37a, 37b, 39a, 39b)을 갖는 층간절연막(34)과, 그 상부로 서로 각각 이격하며 상기 제 1 내지 제 4 반도체층 콘택홀(37a, 37b, 39a, 39b)을 통해 상기 제 1, 2 소스 및 드레인 영역((23d, 23e), (24b, 24c))과 각각 접촉하는 제 1, 2 소스 및 드레인 전극((41, 43), (45, 47))을 형성함으로서 각각 n타 입 박막트랜지스터(nTr)와 p타입 박막트랜지스터(pTr)를 완성한다. Next, as illustrated in FIG. 2F, first through fourth exposing the first and second source and
그리고, 도면에는 나타내지 않았지만, 상기 구동회로부 이외의 표시영역에는 전술한 바와 같이 형성된 n타입 박막트랜지스터(nTr)와 동일한 구조를 갖는 스위칭 소자(미도시)가 각 화소영역에 형성되고 있으며, 이러한 화소영역에 형성된 스위칭 소자(미도시)는 각 화소영역에 형성되는 화소전극과 연결되는 구조로써 형성되어야 하는 바, 상기 구동회로부의 n타입 및 p타입 박막트랜지스터(nTr, pTr)를 포함하여 상기 표시영역의 스위칭 소자 위로 전면에 보호층(50)을 형성하고, 이를 패터닝함으로써 상기 표시영역에 형성된 스위칭 소자(미도시)의 드레인 전극을 노출시키는 드레인 콘택홀(미도시)을 형성(제 9 마스크 공정)하고, 상기 보호층(50) 위로 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극과 접촉하는 화소전극(미도시)을 각 화소영역별로 형성(제 10 마스크 공정)함으로써 액정표시장치용 어레이 기판(20)을 완성하고 있다. Although not shown in the drawings, switching elements (not shown) having the same structure as the n-type thin film transistor nTr formed as described above are formed in each pixel region in the display regions other than the driving circuit unit. The switching element (not shown) formed in the display area is formed to be connected to the pixel electrode formed in each pixel area, and includes n type and p type thin film transistors nTr and pTr of the driving circuit part. A
전술한 CMOS 타입의 인버터를 구비한 구동회로부를 갖는 액정표시장치용 어레이 기판의 제조에는 전술한 바 총 10회의 마스크 공정을 진행하게 됨을 알 수 있다. As described above, the manufacturing of the array substrate for the liquid crystal display device having the driving circuit unit including the CMOS type inverter may be performed in a total of 10 mask processes.
하지만, 상기 마스크 공정은 포토레지스트의 도포(photo resist coating)와 상기 도포된 포토레지스트를 노광(exposure), 현상(develop)하고, 더불어 선택적으로 특정형태로 패터닝하고자 하는 물질층을 식각하는 등의 단위 공정을 포함하는 바, 마스크 공정을 많이 진행할수록 액정표시장치용 어레이 기판의 제조비용 및 공정시간이 증가되고, 이로 인하여 생산수율이 떨어지게 되며, 더욱이 마스크 공정을 많이 진행할수록 박막트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다. However, the mask process is a unit for applying photoresist coating, exposing and developing the applied photoresist, and selectively etching a material layer to be patterned into a specific form. Including the process, the more the mask process proceeds, the manufacturing cost and processing time of the array substrate for the liquid crystal display device increases, and as a result, the production yield decreases, and as the mask process proceeds more, defects occur in the thin film transistor element. There is a problem that the probability of making it higher.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조에 있어 공정 마스크 수를 줄임으로써 공정수 및 공정시간을 단축하여 생산수율을 향상시키고 나아가 제조비용을 줄이는 것을 그 목적으로 한다. The present invention has been made to solve the above problems, by reducing the number of process masks in the manufacturing of the array substrate for a liquid crystal display device using polysilicon to shorten the number of processes and processing time to improve the production yield and further increase the manufacturing cost Its purpose is to reduce it.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에 따른 씨모스(CMOS) 소자 제조 방법은 n타입 박막트랜지스터가 형성되는 n영역과, p타입 박막트랜지스터가 형성되는 p영역이 정의된 기판 전면에 폴리실리콘층과 그 상부로 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 위로 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하고, 이들을 이용하여 그 중앙부가 제 1 도즈량(단위면적당 이온주입 개수, ~개/㎠)을 갖는 불순물로 채널 도핑된 제 1 액티브 영역을 갖는 제 1 반도체층과, 이와 이격하는 제 2 반도체층과 그 상부로 각각 제 1 및 2 게이트 절연막을 형성하는 단계와; 상기 제 1 및 2 게이트 절연막 상부로 각각 제 1 및 2 게이트 전극을 형성하는 단계와; 상기 제 1 및 제 2 반도체층에 제 2 도즈량의 n+도핑 및 제 3 도즈량의 p+도핑을 실시하여 제 1 반도체층에는 상기 제 1 액티브 영역 외측으로 제 1 소스 및 드레인 영역을 형성하고, 제 2 반도체층에는 그 주앙부에 제 2 액티브 영역과, 그 외측으로 제 2 소스 및 드레인 영역을 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극 위로 전면에 상기 제 1 소스 및 드레인 전극과, 제 2 소스 및 드레인 영역 각각을 노출시키는 제 1 내지 제 4 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 상부로 상기 제 1 소스 및 드레인 전극과, 제 2 소스 및 드레인 영역 각각의 상기 제 1 내지 제 4 반도체층 콘택홀을 통해 각각 접촉하며 서로 이격하는 제 1, 2 소스 및 드레인 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the CMOS device manufacturing method according to the first aspect of the present invention is a front surface of the substrate in which the n region in which the n-type thin film transistor is formed and the p region in which the p-type thin film transistor is formed Forming a polysilicon layer and a first insulating layer thereon; A first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness thinner than the first thickness are formed on the first insulating layer, and the center portion thereof is used to form a first dose amount (ions per unit area). Forming a first semiconductor layer having a first active region channel-doped with an impurity having an implantation number,? / Cm2), a second semiconductor layer spaced apart from the first semiconductor layer, and first and second gate insulating films thereon, respectively; ; Forming first and second gate electrodes on the first and second gate insulating films, respectively; A second dose of n + doping and a third dose of p + doping are applied to the first and second semiconductor layers to form a first source and drain region outside the first active region in the first semiconductor layer, and Forming a second active region in a central portion of the second semiconductor layer and a second source and drain region outside thereof; Forming an interlayer insulating film having the first source and drain electrodes and first to fourth semiconductor layer contact holes exposing the first source and drain electrodes and the second source and drain regions, respectively, over the first and second gate electrodes; Forming first and second source and drain electrodes on the interlayer insulating layer and contacting and spaced apart from each other through the first to fourth semiconductor layer contact holes of the second source and drain regions, respectively; It includes a step.
이때, 상기 제 1 반도체층과, 제 2 반도체층과, 그 상부로 각각 제 1 및 제 2 게이트 절연막을 형성하는 단계는, 상기 제 1 절연층 위로 상기 n영역에는 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 동시에 상기 p영역에는 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 제 1 절연층 및 그 하부의 폴리실리콘층을 식각하여 상기 n영역과 p영역에 각각 상기 제 1 반도체층 및 제 2 반도체층과, 그 상부로 각각 제 1, 2 게이트 절연막을 형성하는 단계와; 애싱(ashing)을 실시하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 도즈량(단위면적당 이온주입 개수, ~개/㎠)을 갖는 도핑을 실시하여 상기 제 1 반도체층의 중앙부에 제 1 액티브 영역을 형성하는 단계를 포함한다. In this case, forming the first semiconductor layer, the second semiconductor layer, and first and second gate insulating layers thereon, respectively, comprises: a first photo having a first thickness in the n region over the first insulating layer; Forming a second photoresist pattern having a second thickness thinner than the first thickness between the resist pattern and the first photoresist pattern, and simultaneously forming a first photoresist pattern having the first thickness in the p region. Wow; The first insulating layer exposed to the outside of the first and second photoresist patterns and the polysilicon layer below the portions are etched to etch the first semiconductor layer and the second semiconductor layer and the upper portions of the n and p regions, respectively. Forming first and second gate insulating films; Ashing to remove the second photoresist pattern; And forming a first active region in a central portion of the first semiconductor layer by performing doping with a first dose amount (number of ion implantations per unit area, ˜piece / cm 2).
본 발명의 제 1 특징에 따른 씨모스(CMOS) 소자 제조 방법은 n타입 박막트랜지스터가 형성되는 n영역과, p타입 박막트랜지스터가 형성되는 p영역이 정의된 기판 전면에 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층 위로 두께를 달리하는 제 1, 2 포토레지스트 패턴을 이용하여 그 중앙부가 제 1 도즈량(단위면적당 이온주입 개수, ~개/㎠)을 갖는 불순물로 도핑된 제 1 액티브 영역을 갖는 제 1 반도체층과, 이와 이격하는 제 2 반도체층을 형성하는 단계와; 상기 제 1 반도체층 및 상기 제 2 반도체층 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층과 각각 중첩하는 제 1 및 제 2 게이트 전극을 형성하는 단계와; 상기 제 1 및 제 2 반도체층에 제 2 도즈량의 n+도핑 및 제 3 도즈량의 p+도핑을 실시하여 제 1 반도체층에는 상기 제 1 액티브 영역 외측으로 제 1 소스 및 드레인 영역을 형성하고, 제 2 반도체층에는 그 주앙부에 제 2 액티브 영역과, 그 외측으로 제 2 소스 및 드레인 영역을 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극 위로 전면에 상기 제 1 소스 및 드레인 영역 과 제 2 소스 및 드레인 영역 각각을 노출시키는 제 1 내지 제 4 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 상부로 상기 제 1 소스 및 드레인 영역 및 제 2 소스 및 드레인 영역과 상기 제 1 내지 제 4 반도체층 콘택홀을 통해 각각 접촉하며 서로 이격하는 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하는 단계를 포함한다. According to a first aspect of the present disclosure, a method of manufacturing a CMOS device may include forming a polysilicon layer on a front surface of a substrate in which n regions where n-type thin film transistors are formed and p regions where p-type thin film transistors are formed are defined. Wow; The first and second photoresist patterns having different thicknesses on the polysilicon layer have a first active region doped with an impurity having a first dose amount (number of ion implantation per unit area, ˜pcs / cm 2). Forming a first semiconductor layer and a second semiconductor layer spaced apart from the first semiconductor layer; Forming a gate insulating film on an entire surface of the first semiconductor layer and the second semiconductor layer; Forming first and second gate electrodes on the gate insulating layer, the first and second gate electrodes overlapping the first and second semiconductor layers, respectively; A second dose of n + doping and a third dose of p + doping are applied to the first and second semiconductor layers to form a first source and drain region outside the first active region in the first semiconductor layer, and Forming a second active region in a central portion of the second semiconductor layer and a second source and drain region outside thereof; Forming an interlayer insulating film having first to fourth semiconductor layer contact holes exposing the first source and drain regions and the second source and drain regions, respectively, over the first and second gate electrodes; First source and drain electrodes and second source and drain electrodes which are in contact with and spaced apart from each other through the first source and drain regions and the second source and drain regions and the first through fourth semiconductor layer contact holes, respectively, on the interlayer insulating layer. Forming an electrode.
이때, 상기 그 중앙부가 도핑된 제 1 액티브 영역을 갖는 제 1 반도체층과, 이와 이격하는 제 2 반도체층을 형성하는 단계는, 상기 폴리실리콘층 위로 상기 n 영역에는 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 동시에 상기 p영역에는 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 폴리실리콘층을 식각하여 상기 n영역과 p영역에 각각 제 1 반도체층 및 제 2 반도체층을 형성하는 단계와; 애싱(ashing)을 실시하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 도즈량을 갖는 도핑을 실시하여 상기 제 1 포토레지스트 패턴 외부로 노출된 상기 제 1 반도체층의 중앙부에 상기 제 1 액티브 영역을 형성하는 단계를 포함한다. In this case, the forming of the first semiconductor layer having the first active region doped with the central portion thereof and the second semiconductor layer spaced apart from the first semiconductor layer may include a first photo having a first thickness in the n region over the polysilicon layer. Forming a second photoresist pattern having a second thickness thinner than the first thickness between the resist pattern and the first photoresist pattern, and simultaneously forming a first photoresist pattern having the first thickness in the p region. Wow; Etching the polysilicon layers exposed to the outside of the first and second photoresist patterns to form first and second semiconductor layers in the n and p regions, respectively; Ashing to remove the second photoresist pattern; And forming a first active region in a central portion of the first semiconductor layer exposed to the outside of the first photoresist pattern by performing a doping having a first dose.
제 1, 2 특징에 따른 본 발명에 있어서, 상기 제 1 액티브층의 형성은, 상기 두께를 달리하는 제 1 및 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 낮은 두께를 갖는 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 도즈량을 갖는 불순물을 도핑하는 단계를 포함한다. In the present invention according to the first and second aspects, the formation of the first active layer comprises: forming first and second photoresist patterns having different thicknesses; Removing the second photoresist pattern having the low thickness; Doping an impurity having a first dose.
또한, 상기 제 1 소스 및 드레인 영역 형성 이전에 제 4 도즈량의 불순물 도핑을 실시함으로써 상기 제 1 액티브 영역의 외측으로 각각 LDD영역을 형성하는 단계를 더욱 포함하며, 이때, 상기 제 1 및 제 2 액티브 영역과 LDD영역과 제 1 및 제 2 소스 및 드레인 영역을 형성하는 단계는, 상기 p영역에 제 2 게이트 전극을 포함하여 제 2 반도체층을 완전히 가리도록 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴 및 상기 제 1 게이트 전극을 도핑 마스크로하여 제 4 도즈량의 n-도핑을 실시함으로써 상기 제 1 반도체층에 상기 제 1 액티브 영역 양측으로 LDD(lightly dopped drain)영역을 형성하는 하는 단계와; 상기 제 3 포토레지스트 패턴을 제거하는 단계와; 상기 p영역에 제 2 반도체층을 완전히 덮은 제 4 포토레지스트 패턴과, 상기 n영역에 상기 제 1 게이트 전극과 상기 제 1 게이트 전극 양측으로 소정폭의 상기 LDD영역을 덮는 제 5 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 및 제 5 포토레지스트 패턴을 도핑 마스크로 하여 제 2 도즈량의 n+ 도핑을 실시함으로써 상기 제 1 반도체층의 양끝단에 각각 제 1 소스 및 드레인 영역을 형성하는 단계와; 상기 제 4, 5 포토레지스트 패턴을 제거하는 단계와; 상기 n영역에 상기 제 1 반도체층을 완전히 덮는 제 6 포토레지스트 패턴을 형성하는 단계와; 상기 제 6 포토레지스트 패턴과 상기 제 2 게이트 전극을 도핑 마스크로 하여 제 3 도즈량의 p+ 도핑을 실시함으로써 제 2 반도체층에 상기 제 2 게이트 전극에 대응해서는 제 2 액티브 영역을, 상기 제 2 액티브 영역의 양측으로 제 2 소스 및 드레인 전극을 형성하는 단계를 포함한다.The method may further include forming LDD regions on the outside of the first active region by performing a fourth dose of impurity doping before forming the first source and drain regions, wherein the first and second regions are respectively formed. Forming an active region, an LDD region, and first and second source and drain regions may include forming a third photoresist pattern including a second gate electrode in the p region to completely cover the second semiconductor layer. ; A fourth dose of n-doping is performed using the third photoresist pattern and the first gate electrode as a doping mask to form a lightly dopped drain (LDD) region in both sides of the first active region in the first semiconductor layer. Making a step; Removing the third photoresist pattern; A fourth photoresist pattern completely covering the second semiconductor layer in the p region, and a fifth photoresist pattern covering the LDD region having a predetermined width on both sides of the first gate electrode and the first gate electrode in the n region; Making a step; Forming first source and drain regions at both ends of the first semiconductor layer by performing a second dose of n + doping using the fourth and fifth photoresist patterns as doping masks; Removing the fourth and fifth photoresist patterns; Forming a sixth photoresist pattern completely covering the first semiconductor layer in the n region; By performing a third dose p + doping using the sixth photoresist pattern and the second gate electrode as a doping mask, a second active region is formed in the second semiconductor layer so as to correspond to the second gate electrode. Forming second source and drain electrodes on either side of the region.
또는 이때, 상기 제 1 도즈량은 상기 제 4 도즈량보다는 크고, 상기 제 3 도즈량보다는 작은 것이 특징이며, 상기 제 3 도즈량은 상기 제 1 도즈량보다 큰 것이 특징이다. Alternatively, the first dose may be larger than the fourth dose and smaller than the third dose, and the third dose may be larger than the first dose.
제 1, 2 특징에 따른 본 발명에 있어서, 상기 폴리실리콘층을 형성하는 단계는 상기 기판상에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하는 단계와; 상기 비정질실리콘층에 ELA(Eximer Laser Annealing)법, SLS(Sequential Lateral Solidification)법, SPC(Solid Phase Crystallization)법, RTA(rapid thermal annealing)법, MIC(Metal Induced Crystallization)법 중에 하나의 방법으로 결정 화 공정을 진행하는 단계를 더욱 포함하며, 상기 제 1 도즈량의 불순물 도핑은 p타입 불순물인 붕소(B) 또는 비소(As)를 이온주입하는 것이 특징이다.In the present invention according to the first and second aspects, the forming of the polysilicon layer comprises: depositing amorphous silicon on the substrate to form an amorphous silicon layer; Determination of the amorphous silicon layer by one of ELA (Eximer Laser Annealing), SLS (Sequential Lateral Solidification), SPC (Solid Phase Crystallization), RTA (rapid thermal annealing), MIC (Metal Induced Crystallization) method The method further includes the step of performing a oxidization process, wherein the doping of the first dose amount is characterized by ion implantation of boron (B) or arsenic (As), which is a p-type impurity.
또한, 상기 폴리실리콘층 하부로 상기 기판상에 버퍼층을 형성하는 단계를 더욱 포함한다. The method may further include forming a buffer layer on the substrate under the polysilicon layer.
본 발명의 제 3 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은 n타입 박막트랜지스터가 형성되는 n영역과, p타입 박막트랜지스터가 형성되는 p영역을 포함하는 구동회로부와 화상을 표시하는 표시영역 및 상기 표시영역 내의 화소영역에 스위칭 소자가 형성되는 스위칭 영역 정의된 기판 전면에 폴리실리콘층과 그 상부로 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 이를 이용해 상기 n영역 그 중앙부가 제 1 도즈량의 불순물로 도핑된 제 1 액티브 영역을 갖는 제 1 반도체층과, 상기 p영역에 제 2 반도체층과, 상기 스위칭 영역에 그 중앙부가 상기 제 1 도즈량의 불순물로 도핑된 제 3 액티브 영역을 갖는 제 3 반도체층과, 상기 제 1 내지 제 반도체층 상부로 각각 제 1, 제 2 및 제 3 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 절연막 상부로 각각 제 1, 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층에 제 2 도즈량의 n+도핑 및 제 3 도즈량의 p+도핑을 실시하여 제 1 반도층 및 제 3 반도체층에는 상기 제 1 및 제 2 액티브 영역 각각의 외측으로 제 1 및 제 3 소스 및 드레인 영역을 형성하고, 제 2 반도체층에는 그 주앙부에 제 2 액티브 영역과, 그 외측으로 제 2 소스 및 드레인 영역을 형성하는 단계 와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 상기 제 1 내지 제 3 소스 영역과 제 1 내지 제 3 드레인 영역 각각을 노출시키는 제 1 내지 제 6 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 상부로 상기 제 1 내지 3 소스 영역과 제 1 내지 제 3 드레인 영역과 상기 제 1 내지 제 4 반도체층 콘택홀을 통해 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 전극 및 제 1 내지 제 3 드레인 전극을 형성함으로써 상기 n영역 n타입 박막트랜지스터와, 상기 p영역에 p타입 박막트랜지스터와 상기 스위칭 영역에 스위칭 소자를 완성하는 단계와; 상기 n타입 및 p타입 박막트랜지스터와 상기 스위칭 소자 위로 상기 스위칭 소자의 제 3 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 제 3 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. According to a third aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the driving circuit unit including an n region in which an n-type thin film transistor is formed, and a p region in which a p-type thin film transistor is formed, and a display region displaying an image. And forming a polysilicon layer and a first insulating layer thereon in front of a defined substrate in which a switching element is formed in a pixel region in the display region. A first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness thinner than the first thickness are formed on the first insulating layer, and the center portion of the n region has a first dose amount. A first semiconductor layer having a first active region doped with an impurity of; a second semiconductor layer in the p region; and a third active region in the switching region with a central portion doped with impurities of the first dose. Forming first, second, and third gate insulating films over the third semiconductor layer and the first to third semiconductor layers, respectively; Forming first, second and third gate electrodes on the first to third gate insulating films, respectively; A second dose of n + and a third dose of p + are doped to the first to third semiconductor layers, and the first and third semiconductor layers are formed outwardly of the first and second active regions, respectively. Forming first and third source and drain regions, and forming a second active region in a central portion of the second semiconductor layer and a second source and drain region outside thereof; Forming an interlayer insulating film having first to sixth semiconductor layer contact holes exposing each of the first to third source regions and the first to third drain regions over the first to third gate electrodes; First to third source electrodes and first to third contacts and spaced apart from each other through the first to third source regions, the first to third drain regions, and the first to fourth semiconductor layer contact holes, respectively, on the interlayer insulating layer. Forming a n-type n-type thin film transistor, a p-type thin film transistor in the p region, and a switching element in the switching region by forming a third drain electrode; Forming a protective layer having a drain contact hole exposing a third drain electrode of the switching device over the n-type and p-type thin film transistors and the switching device; Forming a pixel electrode in contact with the third drain electrode through the drain contact hole on the passivation layer.
이때, 상기 제 1 내지 제 3 반도체층과, 그 상부로 각각 제 1 내지 제 3 게이트 절연막을 형성하는 단계는, 상기 제 1 절연층 위로 상기 n영역 및 스위칭 영역에는 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 동시에 상기 p영역에는 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 제 1 절연층 및 그 하부의 폴리실리콘층을 식각하여 상기 n영역과 p영역에 각각 상기 제 1 내지 제 3 반도체층과, 그 상부로 각각 제 1 내지 제 3 게이트 절연막을 형성하는 단계와; 애싱(ashing)을 실시하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 도즈 량을 갖는 불순물을 도핑하여 상기 제 1 및 제 3 반도체층의 중앙부에 각각 제 1 및 제 3 액티브 영역을 형성하는 단계를 포함한다. In this case, the forming of the first to third semiconductor layers and the first to third gate insulating layers, respectively, may include forming a first photo having a first thickness in the n region and the switching region over the first insulating layer. Forming a second photoresist pattern having a second thickness thinner than the first thickness between the resist pattern and the first photoresist pattern, and simultaneously forming a first photoresist pattern having the first thickness in the p region. Wow; The first insulating layer exposed to the outside of the first and second photoresist patterns and the polysilicon layer thereunder are etched to first and third semiconductor layers, respectively, in the n and p regions. Forming a third gate insulating film; Ashing to remove the second photoresist pattern; Doping an impurity having a first dose amount to form first and third active regions in a central portion of the first and third semiconductor layers, respectively.
본 발명의 제 4 특징에 따른 액정표시장치용 어레이 기판의 제조 방법은 n타입 박막트랜지스터가 형성되는 n영역과, p타입 박막트랜지스터가 형성되는 p영역을 포함하는 구동회로부와 화상을 표시하는 표시영역과 상기 표시영역 내의 각 화소영역에 스위칭 소자가 형성되는 스위칭 영역이 정의된 기판 전면에 폴리실리콘층을 형성하는 단계와; 상기 제 1 절연층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 이를 이용해 상기 n영역에 그 중앙부가 제 1 도즈량의 불순물로 도핑된 제 1 액티브 영역을 갖는 제 1 반도체층과, 상기 p영역에 제 2 반도체층과, 상기 스위칭 영역에 그 중앙부가 상기 제 1 도즈량의 불순물로 도핑된 제 3 액티브 영역을 갖는 제 3 반도체층을 형성하는 단계와; 상기 제 1 및 제 3 액티브 영역이 형성된 제 1 및 제 3 반도체층 및 상기 제 2 반도체층 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 내지 제 3 반도체층과 각각 중첩하는 제 1 내지 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 과 제 2 및 제 3 반도체층에 제 2 도즈량의 n+도핑 및 제 3 도즈량의 p+도핑을 실시하여 제 1 반도층 및 제 3 반도체층에는 상기 제 1 및 제 2 액티브 영역 각각의 외측으로 제 1 및 제 3 소스 및 드레인 영역을 형성하고, 제 2 반도체층에는 그 주앙부에 제 2 액티브 영역과, 그 외측으로 제 2 소스 및 드레인 영역을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 상기 제 1 내지 제 3 소스 영역과 제 1 내지 제 3 드레인 영역 각각을 노출시키는 제 1 내지 제 6 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 상부로 상기 제 1 내지 제 3 소스 영역 및 제 1 내지 제 3 드레인 영역과 상기 제 1 내지 제 6 반도체층 콘택홀을 통해 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 전극 및 제 1 내지 제 3 드레인 전극을 형성함으로써 상기 n영역 n타입 박막트랜지스터와, 상기 p영역에 p타입 박막트랜지스터와 상기 스위칭 영역에 스위칭 소자를 완성하는 단계와; 상기 n타입 및 p타입 박막트랜지스터와 상기 스위칭 소자 위로 상기 스위칭 소자의 제 3 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 제 3 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. According to a fourth aspect of the present invention, there is provided a method of fabricating an array substrate for a liquid crystal display device, the display device including an n-region in which an n-type thin film transistor is formed, a p-region in which a p-type thin film transistor is formed, and a display region in which an image is displayed. Forming a polysilicon layer on a front surface of the substrate in which a switching region in which a switching element is formed in each pixel region in the display region is defined; A first photoresist pattern having a first thickness and a second photoresist pattern having a second thickness thinner than the first thickness are formed over the first insulating layer, and a center portion thereof is formed in the n region by a first dose. A first semiconductor layer having a first active region doped with an amount of impurity, a second semiconductor layer in the p region, and a third active region doped with an impurity of the first dose in the switching region Forming a third semiconductor layer having; Forming a gate insulating film over the first and third semiconductor layers and the second semiconductor layer in which the first and third active regions are formed; Forming first to third gate electrodes on the gate insulating layer to overlap the first to third semiconductor layers, respectively; The first, second and third semiconductor layers are subjected to a second dose of n + doping and a third dose of p + doping to the first semiconductor layer and the third semiconductor layer, respectively, of the first and second active regions. Forming first and third source and drain regions outwardly, and forming a second active region in a central portion of the second semiconductor layer and a second source and drain region outwardly; Forming an interlayer insulating film having first to sixth semiconductor layer contact holes exposing each of the first to third source regions and the first to third drain regions over the first to third gate electrodes; First to third source electrodes and first and first spaced apart from and in contact with each other through the first to third source regions and the first to third drain regions and the first to sixth semiconductor layer contact holes, respectively, on the interlayer insulating layer. Forming a n-type n-type thin film transistor, a p-type thin film transistor in the p region, and a switching element in the switching region by forming a third drain electrode; Forming a protective layer having a drain contact hole exposing a third drain electrode of the switching device over the n-type and p-type thin film transistors and the switching device; Forming a pixel electrode in contact with the third drain electrode through the drain contact hole on the passivation layer.
이때, 상기 그 중앙부가 도핑된 제 1 및 제 3 액티브 영역을 각각 갖는 제 1 및 제 3 반도체층과, 상기 제 2 반도체층을 형성하는 단계는, 상기 폴리실리콘층 위로 상기 n영역과 스위칭 영역에는 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 동시에 상기 p영역에는 상기 제 1 두께의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 폴리실리콘층을 식각하여 상기 n영역과 스위칭 영역에 각각 제 1 반도체층 및 제 3 반도체층을 형성하고, 동시에 상기 p영역에는 제 2 반도체층을 형성하는 단계와; 애싱(ashing)을 실시하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 도즈량의 불순물을 도핑하여 상기 제 1 포토레지스트 패턴 외부로 노 출된 상기 제 1 및 제 3 반도체층의 중앙부에 상기 제 1 및 제 3 액티브 영역을 각각 형성하는 단계를 포함한다.In this case, the forming of the first and third semiconductor layers having the first and third active regions doped with the central portion thereof, and the second semiconductor layer may be performed on the n region and the switching region on the polysilicon layer. Forming a second photoresist pattern having a second thickness thinner than the first thickness between the first photoresist pattern having a first thickness and the first photoresist pattern, and simultaneously forming the first photoresist pattern in the p region. Forming a photoresist pattern; The polysilicon layer exposed to the outside of the first and second photoresist patterns is etched to form a first semiconductor layer and a third semiconductor layer in the n region and the switching region, respectively, and a second semiconductor layer is formed in the p region. Forming; Ashing to remove the second photoresist pattern; Doping a first dose of impurities to form the first and third active regions, respectively, in the central portions of the first and third semiconductor layers exposed to the outside of the first photoresist pattern.
제 3 및 제 4 특징에 따른 본 발명에 있어, 상기 제 1 및 제 3 소스 영역과 제 1 및 제 3 드레인 영역 형성 이전에 제 2 도즈량의 불순물 도핑을 실시함으로써 상기 제 1 및 제 3 액티브 영역 각각의 외측으로 각각 LDD영역을 형성하는 단계를 더욱 포함하며, 상기 제 1 내지 제 3 게이트 전극을 형성하는 단계는, 상기 표시영역에 상기 스위칭 소자의 제 3 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선을 더욱 형성하며, 이때, 상기 제 1 내지 제 3 소스 전극 및 제 1 내지 제 3 드레인 전극을 형성하는 단계는, 상기 표시영역에 상기 스위칭 소자의 제 3 소스 전극과 연결되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선을 더욱 형성하는 것을 포함한다.In the present invention according to the third and fourth features, the first and third active regions are formed by performing a second dose of impurity doping before forming the first and third source regions and the first and third drain regions. The method may further include forming an LDD region to each outside, and the forming of the first to third gate electrodes may include a gate connected to the third gate electrode of the switching element in the display area and extending in one direction. Further, wiring is further formed, wherein forming the first to third source electrodes and the first to third drain electrodes is connected to a third source electrode of the switching element in the display area and crosses the gate wiring. Thereby further forming a data line defining the pixel region.
또한, 상기 제 1 도즈량은 상기 제 4 도즈량보다는 크고, 상기 제 3 도즈량 및 제 4 도즈량 보다는 작은 것이 특징이다.In addition, the first dose amount is larger than the fourth dose amount and is smaller than the third dose amount and the fourth dose amount.
이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다. Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device using polysilicon according to an embodiment of the present invention will be described with reference to the drawings.
본 발명에 있어서는 가장 특징적인 부분은 n타입 박막트랜지스터와 p타입 박막트랜지스터가 쌍을 이루며 형성되는 구동회로부의 CMOS 구조 인버터 부분이 되는 바, 상기 부분에 대한 공정 진행 위주로 설명하며, 표시영역의 동일한 공정 진행시 형성되는 구성요소에 대해서만 도면없이 언급한다. 이때, 상기 CMOS 구조 인버터를 이루는 n타입 박막트랜지스터와 동일한 형태로 상기 표시영역 내의 각 화소영역에 스위칭 소자로써 박막트랜지스터가 형성됨을 미리 언급하여 그 제조 공정을 상기 n타입 박막트랜지스터를 형성하는 동일한 방법으로 진행되는 바, 이는 따로 언급하지 않으며, 상기 n타입 및 p타입 박막트랜지스터를 형성한 후, 어레이 기판의 완성을 위해 상기 표시영역에만 진행하는 공정에 대해서는 도면을 추가하여 상기 공정에 해당하는 공정만 맨 마지막에 설명한다.In the present invention, the most characteristic part is a CMOS structure inverter part of a driving circuit part in which an n-type thin film transistor and a p-type thin film transistor are formed in pairs. Only the components formed during the process will be mentioned without drawings. In this case, the thin film transistor is formed as a switching element in each pixel region in the display area in the same form as the n type thin film transistor constituting the CMOS structure inverter, and the manufacturing process is described in the same manner as the n type thin film transistor. As it proceeds, this is not mentioned separately, and after forming the n-type and p-type thin film transistors, only a process corresponding to the process is added by adding a drawing to the process proceeding only to the display area to complete the array substrate. Explain at the end.
도 3a 내지 도 3m은 본 발명에 따른 액정표시장치용 어레이 기판의 구동회로부의 CMOS구조 인버터가 형성되는 부분에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해 상기 구동회로부에 있어 n타입 박막트랜지스터가 형성되는 영역을 n영역(nA), p타입 박막트랜지스터가 형성되는 영역을 p영역(pA)이라 정의한다.3A to 3M are cross-sectional views illustrating manufacturing steps of a portion in which a CMOS structure inverter of a driving circuit unit of an array substrate for a liquid crystal display device according to the present invention is formed. For convenience of description, an area in which the n-type thin film transistor is formed in the driving circuit unit is defined as an n region nA, and an area in which the p-type thin film transistor is formed is defined as a p region pA.
우선, 도 3a에 도시한 바와 같이, 절연기판(110) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나를 증착하여 버퍼층(113)을 형성한다. 상기 버퍼층(113)은 추후공정에서 상부에 형성되는 비정질 실리콘층을 폴리 실리콘층으로 결정화 할 경우, 레이저 조사 등에 의해 발생하는 열로 인해 기판(110) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 상기 폴리실리콘층의 막 특성이 저하되는 것을 방지하기 위해서 형성하는 것이다. 하지만, 상기 버퍼층(113)은 생략할 수도 있다. First, as shown in FIG. 3A, a
다음, 상기 버퍼층(113) 위로 전면에 비정질 실리콘을 증착하여 비정질 실리 콘층(미도시)을 형성하고, ELA(Eximer Laser Annealing)법, SLS(Sequential Lateral Solidification)법, SPC(Solid Phase Crystallization)법, RTA(rapid thermal annealing)법, MIC(Metal Induced Crystallization)법 중에 하나를 실시함으로써 상기 비정질 실리콘층(미도시)을 결정화함으로써 폴리실리콘층(116)을 형성한다.Next, amorphous silicon is deposited on the
다음, 도 3b에 도시한 바와 같이, 상기 폴리실리콘층(116) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 층착하여 제 1 절연층(119)을 형성한다.3B, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is deposited on the entire surface of the
이후, 상기 제 1 절연층(119) 위로 전면에 포토레지스트를 도포하여 제 1 포토레지스트층(180)을 형성하고, 상기 제 1 포토레지스트층(180) 상부로 빛을 100% 투과시키는 투과영역(TA)과, 빛을 100% 차단하는 차단영역(BA) 및 빛의 투과량이 0% 내지 100% 사이에서 결정되는 특성을 갖는 반투과영역(HTA)을 포함하는 마스크(191)를 위치시킨 후, 상기 마스크(191)를 통한 노광을 실시한다. Subsequently, a photoresist is formed on the entire surface of the first insulating
이때, 상기 제 1 포토레지스트층(180)을 이루는 포토레지스트가 빛을 받으면 현상 시 제거되는 특성을 갖는 포지티브 타입(positive type)인 경우, 상기 p영역(pA)의 제 2 반도체층이 형성될 영역 전체에 대응해서는 차단영역(BA)이, 그리고 n영역(nA)에 있어, 추후에 LDD영역과 소스 및 드레인 영역이 형성될 부분에 대응해서는 차단영역(BA)이, 게이트 전극에 대응하여 채널을 형성하는 영역에 대응해서는 반투과영역(HTA)이 그리고 그 이외의 영역에 대응해서는 투과영역(TA)이 대응되도 록 상기 마스크(191)를 위치시키고, 상기 마스크(191)를 통한 노광을 실시한다. In this case, when the photoresist constituting the
이때, 상기 마스크(191)의 반투과영역(HTA)은 슬릿구조로 이루어짐으로써 회절노광되거나 또는 빛의 투과도를 감소시키는 하프톤 구조를 이룸으로써 빛의 투과량이 상기 투과영역(BA)과 차단영역(TA)을 통과하는 빛의 투과량 사이의 값을 갖도록 형성되는 것이 특징이다. 통상적으로 상기 투과영역(TA)을 통과하는 빛의 투과량을 100%라 할 때, 상기 반투과영역(HTA)의 빛의 투과량은 40% 내지 60% 정도가 되도록 형성된다.At this time, the semi-transmissive area (HTA) of the
본 발명의 실시예에 있어서는 포지티브 타입(positive type)의 포토레지스트를 이용한 것을 보이고 있으나, 노광된 부분이 현상 시 남게되는 네가티브 타입(negative type) 포토레지스트를 이용하여도 상기 투과영역과 차단영역의 서로 바뀌어 형성된 마스크를 이용하여 노광하면 동일한 결과를 얻을 수 있다. In the embodiment of the present invention, a positive type photoresist is used. However, even when a negative type photoresist is used in which the exposed portion is left during development, the transmission region and the blocking region are separated from each other. The same result can be obtained by exposing using the changed mask formed.
다음, 상기 반투과영역(HTA)을 포함하는 마스크(191)를 이용하여 노광한 제 1 포토레지스트층(180)을 현상하면, 도 3c에 도시한 바와 같이, 상기 마스크(191)의 투과영역(TA)에 대응된 부분은 현상액에 의해 현상됨으로써 제거되어 상기 제 1 절연층(119)을 노출시키고, 상기 차단영역(BA)에 대응한 부분에는 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)이 형성되며, 상기 반투과영역(HTA)에 대응된 부분에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)이 형성된다.Next, when the exposed
다음, 도 3d에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴(도 3c의 181a, 181b) 외부로 노출된 상기 제 1 절연층(도 3c의 119)과 그 하부의 폴리실리 콘층(도 3c의 116)을 연속하여 식각함으로써 상기 n영역(nA) 및 p영역(pA)에 각각 섬형상의 제 1 및 제 2 반도체층(117, 118)과 그 상부로 상기 제 1, 2 반도체층(117, 118)과 동일 형태를 갖는 제 1, 2 게이트 절연막(120, 121)을 형성한다.Next, as shown in FIG. 3D, the first insulating
다음, 도 3e에 도시한 바와 같이, 상기 제 1, 2 반도체층(117, 118) 및 그 상부로 각각 제 1, 2 게이트 절연막(120, 121)이 형성된 기판(110) 상에 애싱(ashing) 공정을 진행함으로써 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 3d의 181b)을 제거함으로써 상기 제 1 반도체층(117) 상부의 제 1 게이트 절연막(120) 중앙부를 노출시킨다. 이때, 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들게 되나 여전히 상기 제 1, 2 게이트 절연막(120, 121) 상에 남아있게 된다.Next, as shown in FIG. 3E, ashing is performed on the
다음, 도 3f에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(181a)을 도핑 마스크로 하여 전면에 p형 불순물 예를들면 붕소(B) 또는 비소(As)를 제 1 도즈량(~개/㎠)을 갖도록 이온주입에 의한 채널 도핑을 실시함으로써 상기 제 1 반도체층(117)의 중앙부에 채널도핑된 제 1 액티브 영역(117a)을 형성한다. 이때, 상기 채널도핑은 상기 제 1 반도체층(117) 상부에 제 1 게이트 절연막(120)이 형성되고 있는 바, 이온주입의 세기 또는 강도를 조절함으로써 상기 제 1 반도체층(117) 내에 도핑되도록 할 수 있다.(제 1 마스크 공정) Next, as shown in FIG. 3F, p-type impurities such as boron (B) or arsenic (As) are formed on the entire surface using the
다음, 도 3g에 도시한 바와 같이, 채널 도핑된 제 1 액티브 영역(117a)을 갖는 제 1 반도체층(117) 및 상기 제 2 반도체층(118) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 3f의 181a)을 스트립(strip)하여 제거하고, 상기 제 1, 2 게이 트 절연막(120, 121)을 포함하여 노출된 상기 버퍼층(113) 위로 금속물질을 전면에 증착한 후, 이를 패터닝함으로써 상기 제 1, 2 반도체층(117)의 중앙부 즉, n영역(nA)에서는 도핑된 제 1 액티브 영역(117a)과 중첩하도록 상기 제 1 게이트 절연막(120) 상부로 제 1 게이트 전극(125)을 형성하고, 동시에 p영역(pA)에 있어서도 상기 제 2 반도체층(118)의 채널이 형성되어야 할 부분에 대응하여 상기 제 2 게이트 절연막(121) 위로 제 2 게이트 전극(126)을 형성한다.(제 2 마스크 공정) Next, as shown in FIG. 3G, the first photoresist pattern remaining on the
이때 도면에는 나타내지 않았으나, 표시영역에 있어서는 상기 제 1, 2 게이트 전극(125, 126)을 형성한 동일한 금속물질로써 일방향으로 연장하는 게이트 배선이 형성되며, 동시에 상기 게이트 배선에서 각 화소영역으로 분기하는 형태로 스위칭 소자의 게이트 전극 또한 형성된다. 이때, 상기 스위칭 소자는 상기 n영역(nA) 형성되는 n타입 박막트랜지스터와 동일한 형태로 형성되는 바, 도시한 상기 n영역(nA)에서 진행되는 단계와 동일한 단계로 진행되므로 소스 및 드레인 전극을 형성하는 단계까지는 별도로 언급하지 않는다. Although not shown in the drawing, in the display area, gate wires extending in one direction are formed of the same metal material on which the first and
다음, 도 3h에 도시한 바와 같이, 상기 제 1, 2 게이트 전극(125, 126) 위로 전면에 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이를 패터닝하여 상기 p영역(pA)에 대해서는 상기 제 2 게이트 전극(126)을 포함하여 상기 제 2 반도체층(118)을 완전히 가리는 제 3 포토레지스트 패턴(183)을 형성한다.(제 3 마스크 공정) Next, as shown in FIG. 3H, a photoresist is coated on the entire surface of the first and
이후, 상기 제 3 포토레지스트 패턴(183)을 도핑 마스크로 하여 n타입 불순물 예를들면 인(P)을 상기 제 1 도즈량(~개/㎠)보다 작은 제 2 도즈량(~개/㎠)으로 이온주입에 의한 n-도핑을 실시함으로써 상기 제 1 반도체층(117)에 상기 채널 도핑된 제 1 액티브 영역(117a) 외측으로 각각 LDD(lightly dopped drain)영역(117b, 117c)을 형성한다. 이렇게 LDD영역(117b, 117c)을 형성하는 이유는 n타입 박막트랜지스터(nTr)는 p타입 박막트랜지스터(pTr) 대비 핫 캐리어(hot carrier) 발생이 많아 이로 인해 누설전류가 더욱 증가하기 때문에 이를 방지하기 위함이다.Thereafter, using the
다음, 도 3i에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(도 3h의 183)을 스트립(strip)하여 제거하고, 새로운 포토레지스트를 도포하여 제 3 포토레지스트층(미도시)을 형성한 후, 이를 패터닝하여 상기 n영역(nA)에 상기 제 1 게이트 전극(125) 위로 상기 제 1 게이트 전극(125)보다 그 양측으로 소정폭 더 연장하는 상태의 제 4 포토레지스트 패턴(185)을 형성하고, 상기 p영역(pA)에 있어서는 상기 제 2 반도체층(118)을 완전히 덮는 형태의 제 5 포토레지스트 패턴(187)을 형성한다.(제 5 마스크 공정)Next, as illustrated in FIG. 3I, the
이후, 상기 제 4, 5 포토레지스트 패턴(185, 187)을 도핑 마스크로 하여 상기 제 1 도즈량(~개/㎠)보다 큰 제 3 도즈량(~개/㎠)의 n타입 불순물을 이온주입에 의한 n+도핑을 실시함으로써 상기 제 1 반도체층(117)의 n+도핑된 제 1 소스 및 드레인 전극(117d, 117e)을 형성한다. Thereafter, ion implantation is performed using n-type impurities having a third dose amount (~ dog / cm 2) greater than the first dose (~ dog / cm 2) using the fourth and
따라서, 상기 제 1 반도체층(117)은 그 양끝단의 소정폭은 각각 제 1 소스 영역(117d)과 제 1 드레인 영역(117e)을 이루고, 이들과 각각 인접하여 저농도 도핑된 제 1, 2 LDD영역(117b, 117c)이, 그리고 상기 제 1 게이트 전극(125)에 대응하여 채널 도핑된 제 1 액티브 영역(117a)이 형성되게 된다.Accordingly, the
다음, 3j에 도시한 바와 같이, 상기 제 4, 5 포토레지스트 패턴(도 3i의 185, 187)을 스트립(strip)하여 제거하고, 또 다시 새로운 포토레지스트를 도포하여 전면에 제 4 포토레지스트층(미도시)을 형성하고, 이를 패터닝함으로써 상기 n영역(nA)에 상기 제 1 반도체층(117)을 완전히 가리는 제 6 포토레지스트 패턴(189)을 형성한다. Next, as shown in 3j, the fourth and
이후, 상기 제 6 포토레지스트 패턴(189)과 상기 제 2 게이트 전극(126)을 도핑 마스크로 하여 상기 제 1 도즈량(~개/㎠)보다 큰 제 4 도즈량(~개/㎠)의 p타입 불순물을 이온주입에 의한 p+도핑을 실시함으로써 상기 제 2 반도체층(118)에 p+도핑된 제 2 소스 및 드레인 영역(118b, 118c)을 형성한다.(제 5 마스크 공정) Subsequently, p of the fourth dose amount (˜pieces / cm 2) greater than the first dose amount (˜pieces / cm 2) using the
따라서, 상기 제 2 반도체층(118)은 상기 제 2 게이트 전극(126) 외부로 노출된 양끝단의 소정폭은 각각 제 2 소스 영역(118b)과 제 2 드레인 영역(118c)을, 그리고 상기 제 2 게이트 전극(126)에 대응하여 도핑되지 않은 제 2 액티브 영역(118a)으로 형성되게 된다. Accordingly, the
전술한 실시예에서는 n영역(nA)에 형성된 제 1 반도체층(117)에 LDD영역(117b, 117c)을 형성한 것을 예로 들었으나, 변형예로써 상기 LDD영역을 형성하지 않고, 형성할 수도 있다. 이 경우, n-도핑을 실시할 필요가 없으므로 마스크 공정 회수가 1회 덜 줄어들 수 있다.In the above-described embodiment, the
다음, 도 3k에 도시한 바와 같이, 상기 제 1 소스 및 드레인 영역(117d, 117e)과, 제 2 소스 및 드레인 영역(118b, 118c)과 상기 제 1, 2 게이트 전극(125, 126) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 층간절연막(130)을 형성하고, 상기 층간절연막(130)과 그 하부의 제 1, 2 게이트 절연막(120, 121)을 일괄 또는 연속하여 식각함으로써 상기 제 1 소스 및 드레인 영역(117d, 117e)과 제 2 소스 및 드레인 영역(118b, 118c)을 각각 노출시키는 제 1 내지 제 4 반도체층 콘택홀(132, 133, 134, 135)을 형성한다.(제 6 마스크 공정)Next, as shown in FIG. 3K, a front surface over the first source and
다음, 도 3l에 도시한 바와 같이, 상기 제 1 내지 제 4 반도체층 콘택홀(132, 133, 134, 135)을 갖는 층간절연막(130) 위로 제 2 금속물질을 전면에 증착하고, 이를 패터닝함으로써 상기 제 1, 2 소스 및 드레인 영역((117d, 117e), (118b, 118c))과 상기 제 1 내지 제 4 반도체층 콘택홀(132, 133, 134, 135)을 통해 각각 접촉하고 서로 이격하는 제 1 소스 및 드레인 전극(140, 142)과 제 2 소스 및 드레인 전극(144, 146)을 형성함으로써 n타입 및 p타입 박막트랜지스터(nTr, pTr)를 완성함으로써 이들 두 박막트랜지스터(nTr, pTr)의 쌍으로 구현되는 CMOS 구조 인버터를 완성한다.(제 7 마스크 공정) Next, as illustrated in FIG. 3L, a second metal material is deposited on the entire surface of the interlayer insulating
이때, 도면에는 나타내지 않았지만, 상기 표시영역에 있어서는 상기 층간절연막(130) 위로 하부의 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선이 상기 제 1, 2 소스 및 드레인 전극((140, 142), (144, 146))을 형성한 동일한 금속물질로써 형성되며, 이때, 상기 데이터 배선에서 분기하여 스위칭 소자의 소스 전극과, 이와 이격하여 스위칭 소자의 드레인 전극 또한 형성됨으로써 스위칭 소자 또한 완성된다.Although not shown in the drawing, in the display area, the first and second source and drain
이후 공정은 표시영역에만 해당하는 공정이 되는 바, 상기 구동회로부의 CMOS 구조 인버터를 완성하는 단계별 공정 단면도인 3m과 더불어 표시영역의 상기 스위칭 소자를 포함하는 하나의 화소영역을 절단한 단면도를 도시한 도 4a 및 4b를 더욱 참고하여 설명한다. Since the process is a process corresponding to the display area only, a cross-sectional view of one pixel area including the switching element of the display area is shown along with 3 m which is a step-by-step process sectional view of completing the CMOS structure inverter of the driving circuit part. This will be described with reference to FIGS. 4A and 4B.
도 3m과 도 4a에 도시한 바와 같이, 상기 n영역(nA) 및 p영역(pA)에 형성된 n타입 박막트랜지스터(nTr) 및 p타입 박막트랜지스터(pTr)와 상기 화소영역(P)의 스위칭 소자(sTr) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 코팅하여 제 2 절연층을 형성하고, 이를 패터닝함으로써 상기 스위칭 소자(sTr)의 드레인 전극(175)을 노출시키는 드레인 콘택홀(170)을 갖는 보호층(150)을 형성한다.(제 8 마스크 공정)As shown in FIGS. 3M and 4A, the n-type thin film transistor nTr and the p-type thin film transistor pTr formed in the n region nA and the p region pA and the switching element of the pixel region P are shown. (sTr) on the front side by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) or by coating an organic insulating material such as benzocyclobutene (BCB) or photo acryl By forming and patterning a second insulating layer, a
이때, 상기 구동회로부(DCA)의 제 1, 2 드레인 전극(142, 146)에 대응해서는 드레인 콘택홀이 형성되지 않고, 상기 구동회로부(DCA) 전면에 보호층(150)이 형성되게 된다. In this case, the drain contact holes are not formed to correspond to the first and
다음, 도 4b에 도시한 바와 같이, 상기 각 화소영역(P)에 형성된 스위칭 소자(sTr)의 드레인 전극(175)을 노출시키는 드레인 콘택홀(143)을 갖는 보호층(150) 위로 투명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고, 이를 패터닝함으로 상기 드레인 콘택홀(143)을 통해 상 기 스위칭 소자(sTr)의 드레인 전극(175)과 접촉하는 화소전극(155)을 각 화소영역(P)별로 형성함(제 9 마스크 공정)으로써 본 발명에 따른 액정표시장치용 어레이 기판(110)을 완성한다. Next, as shown in FIG. 4B, a transparent conductive material over the
본원발명에 따른 변형예로서 전술한 실시예에 있어서는 상기 폴리실리콘층을 형성 후, 그 위로 제 1 절연층을 먼저 형성한 후 채널도핑을 실시하는 것을 보이고 있으나, 그 변형예로서 도 5에 도시한 바와 같이, 상기 폴리실리콘층(미도시)을 형성 후 그 위로 그 두께를 달리하는 포토레지스트 패턴(미도시)을 형성하여 패터닝함으로써 제 1, 2 반도체층(217, 218)을 형성하고, 이후 남아있는 포토레지스트 패턴(미도시)을 이용하여 채널도핑을 실시한 후, 상기 채널도핑된 제 1 반도체층(217) 및 이와 이격한 제 2 반도체층(218) 상부로 전면에 게이트 절연막(220)을 형성하고, 그 위로 제 1, 2 게이트 전극(225, 226)을 형성한 후, 전술한 실시예와 동일한 공정을 진행하여 액정표시장치용 어레이 기판(210)을 완성할 수도 있다. 이 경우 실시예와의 차이점은 실시예의 경우 게이트 절연막(도 3m의 120, 121)은 제 1, 2 반도체층(도 3m의 117, 118)에 대응해서만 동일한 형태로 형성되었으나, 변형예의 경우 게이트 절연막(220)은 전면에 형성되게 됨을 알 수 있다. In the above-described embodiment as a modification according to the present invention, after the polysilicon layer is formed, the first insulating layer is first formed thereon, and then channel doping is performed. However, as shown in FIG. As described above, the first and second semiconductor layers 217 and 218 are formed by forming and patterning a photoresist pattern (not shown) having a different thickness thereon after forming the polysilicon layer (not shown). After channel doping using a photoresist pattern (not shown), a
또한, 전술한 실시예에 있어서는 n+도핑을 p+도핑보다 먼저 진행한 것으로 보이고 있으나, 또 다른 변형예로써 p+도핑을 먼저 실시하고, 이후에 n+도핑을 실시할 수 있음은 자명하다.In addition, in the above-described embodiment, n + doping seems to have proceeded before p + doping, but as another modification, it is obvious that p + doping may be performed first and then n + doping may be performed.
또한, 전술한 실시예(도 3m참조)에 있어서는 구동회로부(DCA)의 n영역(nA)의 n타입 박막트랜지스터(nTr)를 이루는 제 1 반도체층(117)에 LDD영역(117b, 117c)을 형성한 것을 일례로 보이고 있으나, 상기 구동회로부(DCA)의 n타입 박막트랜지스터(nTr)에는 상기 LDD영역(117b, 117c)을 생략하고, 도 4b에 도시한 바와같이, 각 화소영역(P)에 형성되는 스위칭 소자(sTr)에 있어서만 상기 LDD영역(160b, 160c)을 형성할 수도 있다. In the above-described embodiment (see FIG. 3M), the
본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법은 채널 도핑을 포함하여 총 9회의 마스크 공정에 의해 폴리실리콘을 이용한 박막트랜지스터를 구비한 액정표시장치용 어레이 기판을 제작함으로써 종래의 10회의 마스크 공정을 통한 제조방법 대비 마스크 공정수를 줄여 제조 시간을 단축시키고, 제조 비용을 저감함으로써 생산성을 향상시키는 효과가 있다. In the method of manufacturing an array substrate for a liquid crystal display device according to an embodiment of the present invention, a liquid crystal display array substrate including a thin film transistor using polysilicon is manufactured by a total of nine mask processes including channel doping. By reducing the number of mask processes compared to the manufacturing method through the meeting mask process has the effect of improving the productivity by reducing the manufacturing time, manufacturing costs.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140089062A (en) * | 2013-01-03 | 2014-07-14 | 엘지디스플레이 주식회사 | Method of fabricating array substrate including driving circuit |
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2005
- 2005-12-12 KR KR1020050121569A patent/KR20070061984A/en not_active Application Discontinuation
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