KR20060127645A - The array substrate with thin film transistor of complementary metal oxide semiconductor and method for fabricating the same - Google Patents

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Abstract

A CMOS-TFT array substrate and a fabricating method thereof are provided to form an active layer and capacitor electrodes simultaneously to reduce a masking step, and directly form pixel electrodes on the active layer to reduce another masking step for forming contact holes. A CMOS-TFT array substrate includes a substrate formed with active and driving circuit areas formed with first and second semiconductor layers respectively. Lower capacitor electrodes(160) are formed on a part of the first semiconductor layer. Pixel electrodes(117) are formed on a predetermined area including the lower capacitor electrodes. A gate insulating film is formed on an entire surface of the substrate including the pixel electrodes. First and second gate electrodes are formed on the gate insulating film, which is formed on the first and second semiconductor layers(114). Upper capacitor electrodes(161) are formed on the lower capacitor electrodes. A protecting film is formed on the entire surface including the first and second gate electrodes. First and second source/drain electrodes(115a.115b) are formed on the contact source/drain areas of the first and second semiconductor layers.

Description

ＣＭＯＳ-ＴＦＴ 어레이 기판 및 그 제조방법{The Array Substrate With Thin Film Transistor Of Complementary Metal Oxide Semiconductor And Method For Fabricating The Same}COMOS-TFT array substrate and its manufacturing method {The Array Substrate With Thin Film Transistor Of Complementary Metal Oxide Semiconductor And Method For Fabricating The Same}

도 1은 종래 기술에 의한 CMOS-TFT 어레이 기판의 평면도.1 is a plan view of a CMOS-TFT array substrate according to the prior art.

도 2a 내지 도 2i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도.2A-2I are cross-sectional views of a prior art CMOS-TFT array substrate.

도 3은 본 발명에 의한 CMOS-TFT 어레이 기판의 평면도.3 is a plan view of a CMOS-TFT array substrate according to the present invention;

도 4a 내지 도 4e는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 평면도.4A to 4E are process plan views of a CMOS-TFT array substrate according to the present invention.

도 5a 내지 도 5f는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도.5A to 5F are cross-sectional views of a CMOS-TFT array substrate according to the present invention.

도 6a 내지 도 6c는 본 발명의 다른 실시예에 의한 CMOS-TFT 어레이 기판의 공정 단면도.6A-6C are cross-sectional views of a CMOS-TFT array substrate according to another embodiment of the present invention.

*도면의 주요 부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings

111 : 절연기판 112 : 게이트 배선111: insulated substrate 112: gate wiring

112a: 게이트 전극 113 : 게이트 절연막 112a: gate electrode 113: gate insulating film

114 : 반도체층 115 : 데이터 배선 114: semiconductor layer 115: data wiring

115a,115b : 소스/드레인 전극 116 : 층간절연막 115a, 115b: source / drain electrodes 116: interlayer insulating film

117 : 화소전극 160 : 커패시터 하부전극 117: pixel electrode 160: capacitor lower electrode

161 : 커패시터 상부전극 189, 190 : 포토레지스트 161: capacitor upper electrode 189, 190: photoresist

118,128 : 제 1 ,제 2 콘택홀118,128: 1st, 2nd contact hole

본 발명은 액정표시소자(LCD ; Liquid Crystal Display Device)에 관한 것으로, 특히 저마스크 기술을 이용한 CMOS-TFT 어레이 기판 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device (LCD), and more particularly, to a CMOS-TFT array substrate using a low mask technology and a method of manufacturing the same.

액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 적다는 특징 때문에 평판 디스플레이 중에서도 그 비중이 증대되고 있다. Liquid crystal display devices have a high contrast ratio, are suitable for gray scale display and moving image display, and have low power consumption.

이러한 액정표시소자는 동작 수행을 위해 기판에 구동소자 또는 배선 등의 여러 패턴들을 형성하는데, 패턴을 형성하기 위해 사용되는 기술 중 일반적인 것이 포토식각기술(photolithography)이다.The liquid crystal display device forms various patterns such as a driving device or a wiring on a substrate to perform an operation, and photolithography is a common technique used to form a pattern.

상기 방법은 패턴이 형성될 기판에 자외선으로 감광하는 재료인 포토 레지스트를 코팅하고, 광 마스크에 형성된 패턴을 포토 레지스트 위에 노광하여 현상하고, 이와 같이 패터닝된 포토 레지스트를 마스크로 활용하여 원하는 물질층을 식각한 후 포토 레지스트를 스트립핑하는 일련의 복잡한 과정으로 이루어진다.The method includes coating a photoresist, which is a material that is photosensitive with ultraviolet rays, to a substrate on which a pattern is to be formed, exposing the pattern formed on the photomask onto the photoresist, and developing the photoresist. After etching, a series of complex processes of stripping the photoresist occur.

그래서, 포토리소그래피 공정의 횟수를 최소한으로 줄여 생산성을 높이고 공정 마진을 확보하고자 “저마스크 기술“에 대한 연구가 활발하게 진행되고 있다.Therefore, research on “low mask technology” is being actively conducted to reduce the number of photolithography processes to increase productivity and to secure process margins.

한편, 액정표시소자는, 신호를 화소전극에 선택적으로 인가하기 위한 박막트 랜지스터(TFT:Thin Film Transistor)와, 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하게 하는 스토리지가 구비된 TFT 어레이 기판과, 색상 구현을 위한 컬러필터층이 구비된 컬러필터 기판과, 상기 두 기판 사이에 봉입된 액정층과, 상기 TFT 어레이 기판을 구동하기 위한 구동회로를 구비하여 각종 외부신호에 의해 화상을 표시한다.On the other hand, the liquid crystal display device includes a thin film transistor (TFT) for selectively applying a signal to the pixel electrode, and a storage for maintaining the charging state until the unit pixel region is next addressed. TFT array substrate provided with a color filter, a color filter substrate provided with a color filter layer for realizing color, a liquid crystal layer encapsulated between the two substrates, and a driving circuit for driving the TFT array substrate. To display an image.

여기서, 구동회로는 별도의 PCB 기판에 형성되어 TCP에 의해 상기 TFT 기판에 연결된다. 그러나, 최근에는 상기 구동회로를 별도의 PCB에 형성하지 않고 상기 TFT 어레이 기판에 형성하는 방법이 제안되었다. Here, the driving circuit is formed on a separate PCB substrate and connected to the TFT substrate by TCP. Recently, however, a method of forming the driving circuit on the TFT array substrate without forming a separate PCB has been proposed.

따라서, 상기 TFT 어레이 기판의 표시영역에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소구동용 박막트랜지스터가 형성되고, 비표시영역에는 상기 화소구동용 박막트랜지스터를 작동하여 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동회로용 박막트랜지스터가 형성된다. Accordingly, a thin film transistor for pixel driving is formed in each display pixel in the display area of the TFT array substrate, and the thin film transistor for driving the pixel is operated in a non-display area to operate a scan line and a signal line. A thin film transistor for a driving circuit that applies a signal to a data line is formed.

최근, 상기 박막트랜지스터 중 화소구동용 박막트랜지스터는 고속 동작이 가능한 n형 TFT로 하고, 구동회로용 박막트랜지스터는 상기 n형 TFT와 더불어 소비 전력이 우수한 p형 TFT로 하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막트랜지스터에 대한 연구가 활발하다. Recently, a thin film transistor for driving a pixel among the thin film transistors is an n-type TFT capable of high-speed operation, and a thin film transistor for a driving circuit is a p-type TFT having a high power consumption together with the n-type TFT. ) There is active research on thin film transistors.

이하, 도면을 참조로 종래의 CMOS-TFT 어레이 기판 및 그 제조방법에 대해 상세히 설명한다. Hereinafter, a conventional CMOS-TFT array substrate and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

도 1은 종래 기술에 의한 CMOS-TFT 어레이 기판의 평면도이고, 도 2a 내지 도 2i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.1 is a plan view of a CMOS-TFT array substrate according to the prior art, and FIGS. 2A to 2I are process cross-sectional views of a CMOS-TFT array substrate according to the prior art.

종래 기술에 의한 CMOS-TFT 어레이 기판은 복수개의 화소영역 내에 n형 TFT가 구비되어 화상을 표시하는 액티브 영역과, n형 TFT 및 P형 TFT가 구비되어 상기 액티브 영역을 구동하는 구동회로부 영역으로 정의된다.The conventional CMOS-TFT array substrate is defined as an active region in which n-type TFTs are provided in a plurality of pixel regions to display an image, and a driving circuit portion region in which n-type TFTs and P-type TFTs are provided to drive the active region. do.

여기서, 상기 액티브 영역에는, 도 1에 도시된 바와 같이, 일렬로 배치된 게이트 배선(12a)과 상기 게이트 배선(12a)에 수직으로 교차 배치되는 데이터 배선(15)에 의해 단위 화소가 정의되며, 상기 단위 화소 내에는 전압의 턴-온 또는 턴-오프를 제어하는 n형 TFT와, 빛을 투과시키는 영역으로 액정층에 신호전압을 걸어주는 화소전극(17)과, 상기 게이트 배선(12a)에 평행하는 스토리지 커패시터(storage capacity)가 더 구비되어 레밸-쉬프트(Level-shift) 전압을 작게 하고 박막트랜지스터의 턴오프 구간동안(비선택 기간 동안)에 액정에 충전된 전하를 유지시켜준다.Here, in the active region, as illustrated in FIG. 1, unit pixels are defined by gate lines 12a arranged in a line and data lines 15 vertically intersecting the gate lines 12a. In the unit pixel, an n-type TFT that controls turn-on or turn-off of a voltage, a pixel electrode 17 that applies a signal voltage to a liquid crystal layer to a region through which light passes, and a gate wiring 12a. A parallel storage capacitor is further provided to reduce the level-shift voltage and maintain the charge charged in the liquid crystal during the turn-off period of the thin film transistor (non-selection period).

이 때, 상기 n형 TFT는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(54a)과, 상기 제 1 반도체층(54a)을 포함한 전면에 형성된 게이트 절연막(도 2i의 13)과, 상기 게이트 절연막 상에서 상기 제 1 반도체층(54a)의 채널층 상부에 오버랩되는 제 1 게이트 전극(12)과, 상기 제 1 게이트 전극(12a)을 포함한 전면에 형성된 층간절연막(도 2i의 23)과, 상기 층간절연막 상에서 제 1 콘택홀(71)을 통해 상기 제 1 반도체층(54a)의 소스/드레인 영역에 각각 콘택되는 제 1 소스/드레인 전극(15a,15b)으로 구성되며, 상기 드레인 전극(15b)은 제 2 콘택홀(81)을 통해서 상기 화소전극(17)에 연결되어 화소전극에 전압을 인가한다.In this case, the n-type TFT includes a first semiconductor layer 54a having a source / drain region and a channel layer doped with n-type impurities, and a gate insulating film formed on the entire surface including the first semiconductor layer 54a (FIG. 2I). 13), an interlayer insulating film formed on the entire surface including the first gate electrode 12 overlapping the channel layer of the first semiconductor layer 54a on the gate insulating film, and the first gate electrode 12a. 23 of 2i and first source / drain electrodes 15a and 15b respectively contacted to the source / drain regions of the first semiconductor layer 54a through the first contact hole 71 on the interlayer insulating film. The drain electrode 15b is connected to the pixel electrode 17 through the second contact hole 81 to apply a voltage to the pixel electrode.

그리고, 상기 스토리지 커패시터는 불순물이 도핑된 제 2 반도체층(54b)과, 상기 게이트 배선(12a)과 동일층에 배치되는 스토리지 전극(19)과, 그 사이에 개재된 게이트 절연막으로 구성된다. 이 때, 상기 제 2 반도체층(54b)과 스토리지 전극(19)은 액티브 영역 외부에까지 연장형성되어 액티브 영역 외부에서 전압을 인가받는다.The storage capacitor includes a second semiconductor layer 54b doped with impurities, a storage electrode 19 disposed on the same layer as the gate line 12a, and a gate insulating layer interposed therebetween. In this case, the second semiconductor layer 54b and the storage electrode 19 extend outside the active region to receive a voltage from the outside of the active region.

상기의 CMOS-TFT 어레이 기판의 제조방법을 살펴보면 다음과 같다.Looking at the manufacturing method of the CMOS-TFT array substrate as follows.

우선, 도 2a에 도시된 바와 같이, 절연기판(11) 상에 버퍼층(52)을 형성하고, 상기 버퍼층(52) 상에 비정질 실리콘(Amorphous Silicon)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.First, as shown in FIG. 2A, a buffer layer 52 is formed on an insulating substrate 11, amorphous silicon is deposited on the buffer layer 52, and then heat is applied thereto using a laser or the like. By rapid melting and solidification, amorphous silicon is crystallized into polycrystalline silicon.

다음, 제 1 마스크를 이용한 포토식각기술로, 상기 다결정 실리콘을 패터닝하여 제 1 ,제 2 ,제 3 반도체층(54 ; 54a,54b,54c)을 형성한다. Next, the first, second, and third semiconductor layers 54 (54a, 54b, 54c) are formed by patterning the polycrystalline silicon using a photoetching technique using a first mask.

상기 반도체층(54)은 세 종류의 섬(island) 모양으로 패터닝되는데, 그 중 제 1 ,제 3 반도체층(54a,54c)에는 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성되게 되고, 제 2 반도체층(54b)에는 후공정을 통해 스토리지가 형성되게 된다. The semiconductor layer 54 is patterned into three kinds of island shapes, among which the first and third semiconductor layers 54a and 54c are n-type thin film transistors (TFTs) and p-type thin films, respectively, through post-processing. The transistor TFT is formed, and storage is formed in the second semiconductor layer 54b through a post process.

한편, 상기 버퍼층(52)은 실리콘 산화물(SiOx)과 같은 절연물질로 이루어진 것으로, 후속 공정에서 절연기판(11)의 이물질이 반도체층(54)으로 침투하는 것을 방지하는 역할을 한다. Meanwhile, the buffer layer 52 is formed of an insulating material such as silicon oxide (SiOx), and serves to prevent foreign matter from the insulating substrate 11 from penetrating into the semiconductor layer 54 in a subsequent process.

다음, 도 2b에 도시된 바와 같이, 절연기판(11) 전면에 제 1 포토레지스트 (31)를 도포한 후, n형 TFT영역의 제 1 반도체층(54a)의 전영역과 p형 TFT영역의 제 3 반도체층(54c)의 전영역을 덮도록 제 2 마스크를 이용하여 패터닝한다. Next, as shown in FIG. 2B, after the first photoresist 31 is applied to the entire surface of the insulating substrate 11, the entire area of the first semiconductor layer 54a and the p-type TFT region of the n-type TFT region are applied. Patterning is performed using the second mask so as to cover the entire area of the third semiconductor layer 54c.

그 후, 기판 전면에 스토리지 도핑(Storage Doping)을 수행한다. 따라서, 스토리지 영역의 제 2 반도체층(54b)에만 불순물이 도핑된다.Thereafter, storage doping is performed on the entire surface of the substrate. Therefore, impurities are doped only in the second semiconductor layer 54b of the storage area.

이어서, 도 2c에 도시된 바와 같이, 절연기판(11) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor depostion) 방법으로 증착하여 게이트 절연막(13)을 형성한다.Subsequently, as illustrated in FIG. 2C, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is generally disposed on the entire surface of the insulating substrate 11, and plasma enhanced chemical vapor deposition (PECVD) is performed. To form a gate insulating film 13.

그리고, 각 반도체층(54a,54b,54c) 상부의 상기 게이트 절연막(13) 상에 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 3 마스크를 이용한 포토식각기술로 제 1 ,제 2 게이트(12,22) 및 스토리지 전극(19)을 형성한다.The metal layer on the gate insulating layer 13 on each of the semiconductor layers 54a, 54b, and 54c may be, for example, copper (Cu), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), or chromium (Cr). ), Titanium (Ti), tantalum (Ta), molybdenum-uranium (MoW), and the like, and the first and second gates 12 and 22 and the storage electrode 19 are formed by photolithography using a third mask. do.

이 때, 상기 제 1 ,제 2 게이트 전극(12,22)은 게이트 배선(도 1의 12a)에서 분기되도록 연장 형성하고, 이후 형성될 n형 TFT영역과 p형 TFT영역에서의 제 1 ,제 2 채널층(14,24)과 겹치도록 소정 영역에 형성한다.In this case, the first and second gate electrodes 12 and 22 extend so as to branch from the gate wiring (12a in FIG. 1), and the first and second gate electrodes of the n-type TFT region and the p-type TFT region to be formed later. It is formed in a predetermined region so as to overlap the two channel layers 14 and 24.

그리고, 스토리지 전극(19)은 상기 게이트 배선에 평행하도록 형성하되 스토리지 영역에서의 제 2 반도체층(54b)과 겹치도록 형성하여 스토리지 커패시터를 구성한다.The storage electrode 19 is formed to be parallel to the gate line, but overlaps with the second semiconductor layer 54b in the storage area to form a storage capacitor.

다음, 상기 제 1 ,제 2 게이트 전극(12,22) 및 스토리지 전극(19)을 마스크 로 하여 절연기판(11) 전면에 저농도의 n형 불순물 이온을 도핑하여, 상기 제 1 ,제 2 게이트 전극(12,22) 양측에 LDD(Lightly Doped Drain) 도핑층(88)을 형성한다. 이 때, n형 불순물이 도핑이 되지 않은 영역이 제 1 ,제 2 채널층(14,24)이 된다.Next, the first and second gate electrodes are doped with a low concentration of n-type impurity ions on the entire surface of the insulating substrate 11 using the first and second gate electrodes 12 and 22 and the storage electrode 19 as a mask. Lightly Doped Drain (LDD) doping layers 88 are formed on both sides of (12, 22). At this time, regions in which the n-type impurity is not doped are the first and second channel layers 14 and 24.

이와 같이, 이후 형성될 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 LDD 도핑층을 형성하는 이유는, 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 하기 위함이다. As such, the reason for forming the LDD doped layer by lightly doping a portion of the source / drain region to be formed later is to reduce the electric field applied to the junction due to the resistance in the region, thereby reducing the off current and reducing the on current. This is to minimize it.

그 후, 도 2d에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 2 포토레지스트(33)를 도포한 후, 제 4 마스크를 이용한 포토식각기술로, p형 TFT 영역과 스토리지 영역이 완전히 블로킹되고 n형 TFT영역의 제 1 반도체층(54a)이 노출되도록 패터닝한다. After that, as shown in FIG. 2D, the second photoresist 33 is coated on the entire surface including the first gate electrode 12, and then a p-type TFT region and a photo-etching technique using a fourth mask are applied. The storage area is completely blocked and patterned so that the first semiconductor layer 54a of the n-type TFT area is exposed.

이 때, 상기 n형 TFT영역의 게이트 전극(12) 위에 상기 게이트 전극(12)의 폭보다 넓게 제 3 포토레지스트(33)를 남긴다. 이로써, n형 TFT영역의 LDD도핑층(88)이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.At this time, the third photoresist 33 is left on the gate electrode 12 of the n-type TFT region to be wider than the width of the gate electrode 12. As a result, the LDD doped layer 88 of the n-type TFT region is blocked to prevent ion implantation into the region.

계속하여, 절연기판(11) 전면에 인(P) 등을 이용하여 고농도의 n형 불순물 이온을 도핑하여 n형 TFT영역의 제 1 반도체층(54a)에 제 1 소스/드레인 영역(15a, 15b)을 형성한다. 다음, 상기 제1 소스/드레인 영역(15a,15b)을 활성화시킨다.Subsequently, a high concentration of n-type impurity ions are doped with phosphorus (P) or the like on the entire surface of the insulating substrate 11 to form first source / drain regions 15a and 15b in the first semiconductor layer 54a of the n-type TFT region. ). Next, the first source / drain regions 15a and 15b are activated.

이어서, 상기 제 2 포토레지스트(33)를 스트립핑한 후, 도 2e에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 3 포토레지스트(35)를 도포 한 후, 제 5 마스크를 이용한 포토식각기술로, p형 TFT영역의 제 3 반도체층(54c)이 노출되도록 패터닝한다. 이로써, n형 TFT영역과 스토리지 영역이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.Subsequently, after stripping the second photoresist 33, a third photoresist 35 is applied to the entire surface including the first gate electrode 12, as shown in FIG. By photolithography using a mask, the third semiconductor layer 54c of the p-type TFT region is patterned to be exposed. As a result, the n-type TFT region and the storage region are blocked to prevent ion implantation into the region.

이후, 절연기판(11) 전면에 붕소(B) 등을 이용하여 고농도의 p형 불순물 이온을 도핑하여 p형 TFT영역의 제 3 반도체층(54c)에 제 2 소스/드레인 영역(25a, 25b)을 형성한다. 그리고, 상기 제2 소스/드레인 영역(25a,25b)을 활성화시킨다.Thereafter, a high concentration of p-type impurity ions are doped with boron (B) or the like on the entire surface of the insulating substrate 11 to form the second source / drain regions 25a and 25b on the third semiconductor layer 54c of the p-type TFT region. To form. Then, the second source / drain regions 25a and 25b are activated.

그 후, 상기 제 3 포토레지스트(35)를 제거하고, 도 2f에 도시한 바와 같이, 제 1 게이트 전극(12)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간 절연막(23)을 형성한 후, 상기 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)의 소정부위가 드러나도록 상기 게이트 절연막(13) 및 층간 절연막(23)에 제 1 콘택홀(71)을 형성한다.Thereafter, the third photoresist 35 is removed, and an insulating material such as silicon oxide or silicon nitride is deposited on the entire surface of the substrate including the first gate electrode 12 by PECVD as shown in FIG. 2F. After the interlayer insulating film 23 is formed, a first portion of the first and second source / drain regions 15a, 15b, 25a, and 25b is exposed to the gate insulating film 13 and the interlayer insulating film 23 so that a predetermined portion is exposed. The contact hole 71 is formed.

상기 제 1 콘택홀(71)은 상기 게이트 절연막(13) 및 층간 절연막(23)의 소정 부위를 선택적으로 제거하여 형성하는데, 제 6 마스크를 이용한 포토식각기술로 패터닝한다. The first contact hole 71 is formed by selectively removing predetermined portions of the gate insulating layer 13 and the interlayer insulating layer 23. The first contact hole 71 is patterned by a photoetching technique using a sixth mask.

그 후, 도 2g에 도시된 바와 같이, 상기 제 1 콘택홀(71)을 통해 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)과 연결되는 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성하여 n형 TFT 및 p형 TFT를 구비한 CMOS 박막트랜지스터를 완성한다.Thereafter, as illustrated in FIG. 2G, first and second source / drains connected to first and second source / drain regions 15a, 15b, 25a, and 25b through the first contact hole 71. Electrodes 15c, 15d, 25c, and 25d are formed to complete a CMOS thin film transistor including an n-type TFT and a p-type TFT.

즉, 상기 제 1 콘택홀(71)에 매립되도록 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰 리브덴-우라늄(MoW) 등을 증착하고 제 7 마스크를 이용한 포토식각기술로 패터닝하여 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성한다. 상기 제 1 ,제 2 소스 전극(15c,25c)은 데이터 배선(도 1의 15)에서 분기되도록 연장 형성한다. That is, the metal layer is embedded in the first contact hole 71, for example, copper (Cu), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum ( Ta), molybdenum-uranium (MoW), and the like are deposited and patterned by photolithography using a seventh mask to form first and second source / drain electrodes 15c, 15d, 25c, and 25d. The first and second source electrodes 15c and 25c extend to branch from the data line 15 of FIG. 1.

이로써, 상기 제 1 게이트 전극(12), 제 1 소스/드레인 전극(15c,15d), 제 1 채널층(14)으로 구성되어 각 화소마다에 형성되고 상기 각 화소를 구동하는 n형 TFT와, 상기 제 2 게이트 전극(22), 제 2 소스/드레인 전극(25c,25d) 제 2 채널층(24)으로 구성되어 구동회로부에 형성되고 각 주사선, 신호선에 신호를 인가하는 p형 TFT와, 상기 제 2 반도체층(54b), 게이트 절연막(13), 스토리지 전극(19)으로 구성되어 각 화소마다에 형성되는 스토리지가 완성된다. 여기서, 상기 n형 TFT는 상기 P형 TFT와 더불어 구동회로부에 형성되기도 한다. Thus, an n-type TFT composed of the first gate electrode 12, the first source / drain electrodes 15c and 15d, and the first channel layer 14 and formed for each pixel and driving the respective pixels, A p-type TFT composed of the second gate electrode 22, the second source / drain electrodes 25c, 25d, and the second channel layer 24, which is formed in a driving circuit portion and applies a signal to each scan line or signal line; The storage formed in each pixel by the second semiconductor layer 54b, the gate insulating film 13 and the storage electrode 19 is completed. Here, the n-type TFT may be formed in the driver circuit portion together with the P-type TFT.

이후, 도 2h에 도시된 바와 같이, 상기 제 1 소스/드레인 전극(15c,15d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene)또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(16)을 형성한다.Thereafter, as shown in FIG. 2H, an inorganic insulating material such as silicon nitride or silicon oxide is deposited on the entire surface including the first source / drain electrodes 15c and 15d, or an organic material such as BCB (Benzocyclobutene) or an acrylic material. An insulating material is applied to form the protective film 16.

이어서, 제 8 마스크를 이용한 포토식각기술로 상기 제 1 드레인 전극(15d)이 노출되도록 상기 보호막(16) 및 층간절연막(23)을 식각하여 제 2 콘택홀(81)을 형성한다.Subsequently, the passivation layer 16 and the interlayer insulating layer 23 are etched to form the second contact hole 81 so that the first drain electrode 15d is exposed by a photoetching technique using an eighth mask.

마지막으로, 도 2i에 도시된 바와 같이, 상기 제 2 콘택홀(81)을 통해 상기 제 1 드레인 전극(15d)과 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착한 후, 제 9 마스크를 이용한 포토식각기술로 패터닝하여 화소전 극(17)을 형성한다.Lastly, as shown in FIG. 2I, after indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited to contact the first drain electrode 15d through the second contact hole 81. The pixel electrode 17 is formed by patterning the photoetch technique using the ninth mask.

이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 9번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다.The CMOS-TFT array substrate thus formed typically uses an array of nine masks to form an array substrate including an n-type TFT and a p-type TFT.

이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 대향기판과 스페이서를 그 사이에 두고 실란트에 의해 접착된다. 그리고 두 기판 사이에 액정을 주입하여 액정층을 형성하고 액정주입구를 봉지함으로써 액정표시소자를 완성한다.As such, although the array substrate on which the various thin film transistors (TFTs) are formed is not illustrated, the array substrate is bonded by a sealant with an opposing substrate and a spacer interposed therebetween. The liquid crystal is injected between the two substrates to form a liquid crystal layer and the liquid crystal inlet is sealed to complete the liquid crystal display device.

그러나 이와같은 종래의 CMOS-TFT 어레이 기판 제조방법에 있어서는, 총 9번의 마스크를 이용하여 제조하므로 공정이 복잡하고, 9번의 포토식각기술을 수행해야 하므로 제조비가 증가하게 된다. However, in the conventional method of manufacturing a CMOS-TFT array substrate, a total of 9 masks are used to manufacture the process, and the process is complicated, and thus the manufacturing cost is increased because the number of photo etching techniques must be performed.

본 발명은 상기와 같은 문제점을 해결하기 위해, 액티브층 형성시 동시에 커패시터 전극을 형성하여 마스크를 1회 저감하고 화소전극을 액티브층 상에 직접형성하여 콘택홀 형성을 위한 마스크를 1회 더 저감하여 마스크의 사용횟수를 줄임으로써 공정 단가를 절감하고 공정시간을 단축하고자 하는 CMOS-TFT 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention is to form a capacitor electrode at the same time when the active layer is formed to reduce the mask once, and to form a pixel electrode directly on the active layer to further reduce the mask for contact hole formation once more It is an object of the present invention to provide a CMOS-TFT array substrate and a method of manufacturing the same, which are intended to reduce process cost and process time by reducing the number of times of use of a mask.

상기와 같은 목적을 달성하기 위한 본 발명의 CMOS-TFT 어레이 기판은 상기 CMOS-TFT 어레이 기판은 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과, 상기 각 화소영역과 구동회로 영역에 각각 형성된 제 1 ,제 2 반도체층과, 상기 제 1 반도체층의 일부에 형성된 커패시터 하부전극과, 상기 커패시터 하부전극을 포함한 소정 영역에 형성된 화소전극과, 상기 화소전극을 포함한 전면에 형성된 게이트 절연막과, 상기 제 1 ,제 2 반도체층 상의 게이트 절연막 위에 형성된 제 1 ,제 2 게이트 전극 및 상기 커패시터 하부전극 상부에 형성된 커패시터 상부전극과, 상기 제 1 ,제 2 게이트 전극을 포함한 전면에 형성되는 보호막과, 상기 보호막 상에 상기 제 1 ,제 2 반도체층의 소스/드레인 영역에 콘택되는 제 1 ,제 2 소스/드레인 전극을 포함하여 구성되는 것을 특징으로 한다.In the CMOS-TFT array substrate of the present invention for achieving the above object, the CMOS-TFT array substrate is divided into an active region for displaying an image and a driving circuit region for driving the active region including a plurality of pixel regions. A substrate, first and second semiconductor layers respectively formed in the pixel region and the driving circuit region, a capacitor lower electrode formed in a part of the first semiconductor layer, and a pixel electrode formed in a predetermined region including the capacitor lower electrode; A gate insulating film formed on the entire surface including the pixel electrode, a first and second gate electrodes formed on the gate insulating film on the first and second semiconductor layers, and a capacitor upper electrode formed on the capacitor lower electrode; A passivation layer formed on the entire surface including the second gate electrode, and a source / drain of the first and second semiconductor layers on the passivation layer; First, in which contact areas of claim is characterized in that comprises a second source / drain electrode.

상기 CMOS-TFT 어레이 기판은 액티브 영역과 구동회로부 영역으로 구분되는데, 상기 액티브 영역에는 화소 구동용 박막트랜지스터로서 고속 동작이 가능한 n형 TFT가 구비되고, 상기 구동회로부 영역에는 구동회로용 박막트랜지스터로서 고속 동작이 가능한 n형 TFT와 소비 전력이 우수한 p형 TFT가 구비된다. The CMOS-TFT array substrate is divided into an active region and a driving circuit portion region, wherein the active region includes an n-type TFT capable of high-speed operation as a pixel driving thin film transistor, and the driving circuit portion region has a high speed as a thin film transistor for a driving circuit. An n-type TFT operable and a p-type TFT excellent in power consumption are provided.

또한, 본 발명의 다른 목적을 달성하기 위한 CMOS-TFT 어레이 기판의 제조방법은 기판 상에 반도체층 및 금속층을 증착한 후 패터닝하는 단계와, 상기 금속층의 소정 부위를 포함한 화소영역에 화소전극을 형성하고 상기 화소전극을 마스크로 하여 상기 금속층을 식각하여 커패시터 하부전극을 형성하는 단계와, 상기 화소전극을 포함한 전면에 게이트 절연막을 형성하고, 상기 반도체층 및 커패시터 하부전극 상부에 게이트 전극 및 커패시터 상부전극을 각각 형성한 후, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 주입하는 단계와, 상기 게이트 전극을 포함한 전면에 층간절연막을 형성하고, 상기 층간절연막 및 게이트 절연막을 패터 닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 상기 반도체층에 콘택되는 소스/드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, a method of manufacturing a CMOS-TFT array substrate for achieving another object of the present invention comprises the steps of depositing and patterning a semiconductor layer and a metal layer on the substrate, and forming a pixel electrode in a pixel region including a predetermined portion of the metal layer And etching the metal layer using the pixel electrode as a mask to form a capacitor lower electrode, forming a gate insulating film on the entire surface including the pixel electrode, and forming a gate electrode and a capacitor upper electrode on the semiconductor layer and the capacitor lower electrode. And forming impurity into the semiconductor layer using the gate electrode as a mask, forming an interlayer insulating film on the entire surface including the gate electrode, and patterning the interlayer insulating film and the gate insulating film. Forming a source / drain electrode contacting the semiconductor layer through the contact hole; It characterized by comprising the step of forming.

본 발명에 의한 CMOS-TFT 어레이 기판은 액티브층 형성시 동시에 커패시터 전극을 형성하여 마스크를 1회 저감하고 화소전극을 액티브층 상에 직접형성하여 콘택홀 형성을 위한 마스크를 1회 더 저감함으로써 제조원가를 절감하고 공정 시간을 줄이는 것을 특징으로 한다.The CMOS-TFT array substrate according to the present invention reduces the manufacturing cost by forming a capacitor electrode at the same time when the active layer is formed, thereby reducing the mask once and forming a pixel electrode directly on the active layer to further reduce the mask for forming the contact hole. Savings and reducing process time.

첨부된 도면을 통해 본 발명에 의한 CMOS-TFT 어레이 기판 및 그 제조방법을 살펴보면 다음과 같다.Looking at the CMOS-TFT array substrate and its manufacturing method according to the present invention through the accompanying drawings as follows.

도 3은 본 발명에 의한 CMOS-TFT 어레이 기판의 평면도이고, 도 4a 내지 도 4e는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 평면도이며, 도 5a 내지 도 5f는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.3 is a plan view of a CMOS-TFT array substrate according to the present invention, and FIGS. 4A to 4E are process plan views of a CMOS-TFT array substrate according to the present invention, and FIGS. 5A to 5F are CMOS-TFT arrays according to the present invention. Process sectional drawing of a board | substrate.

그리고, 도 6a 내지 도 6c는 본 발명의 다른 실시예에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.6A to 6C are cross-sectional views of a CMOS-TFT array substrate according to another embodiment of the present invention.

본 발명에 의한 CMOS-TFT 어레이 기판의 액티브 영역에는, 도 3에 도시된 바와 같이, 서로 수직교차하여 복수개의 단위 화소를 정의하는 게이트 배선(112) 및 데이터 배선(115)과, 상기 두 배선의 교차지점에 배치되어 전압의 턴-온 또는 턴-오프를 제어하는 n형 TFT와, n형 TFT의 반도체층 소정 부위에 형성되는 커패시터 하부전극(160)과, 상기 커패시터 하부전극(160)을 포함한 단위 화소영역 내에 형성되는 화소전극(117)과, 상기 화소전극(117)을 포함한 전면에 형성되는 게이트 절연막(113)과, 상기 커패시터 하부전극(160)에 대향하는 커패시터 상부전극(161)과, 상기 커패시터 상부전극(161)을 포함한 전면에 형성되는 보호막(116)이 형성되어 있다. In the active region of the CMOS-TFT array substrate according to the present invention, as shown in FIG. 3, a gate wiring 112 and a data wiring 115 defining a plurality of unit pixels perpendicularly intersecting with each other, An n-type TFT disposed at an intersection point to control turn-on or turn-off of a voltage; a capacitor lower electrode 160 formed at a predetermined portion of a semiconductor layer of the n-type TFT; and the capacitor lower electrode 160. A pixel electrode 117 formed in the unit pixel region, a gate insulating film 113 formed on the entire surface including the pixel electrode 117, a capacitor upper electrode 161 facing the capacitor lower electrode 160, A passivation layer 116 is formed on the entire surface including the capacitor upper electrode 161.

이 때, 상기 n형 TFT는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(114)과, 상기 게이트 절연막(113)에 의해서 제 1 반도체층(114)으로부터 절연되어 상기 제 1 반도체층(114)의 채널층 상부에 오버랩되는 제 1 게이트 전극(112a)과, 상기 보호막(116)에 의해서 제 1 게이트 전극(112a)으로부터 절연되어 제 1 반도체층(114)의 소스/드레인 영역에 각각 콘택되는 제 1 소스/드레인 전극(115a,115b)으로 구성된다. In this case, the n-type TFT is insulated from the first semiconductor layer 114 by the first semiconductor layer 114 having a source / drain region and a channel layer doped with n-type impurities, and the gate insulating layer 113. A source of the first semiconductor layer 114 is insulated from the first gate electrode 112a by the first gate electrode 112a overlapping the channel layer of the first semiconductor layer 114 and the passivation layer 116. And the first source / drain electrodes 115a and 115b respectively contacting the / drain regions.

상기 화소전극(117)은 상기 커패시터 하부전극(160)을 통해 상기 n형 TFT의 반도체층에 간접적으로 연결되어 픽셀전압을 인가받는다. The pixel electrode 117 is indirectly connected to the semiconductor layer of the n-type TFT through the capacitor lower electrode 160 to receive a pixel voltage.

그리고, 스토리지 커패시터는 커패시터 하부전극(160)과 커패시터 상부전극(161)과 그 사이에 개재된 게이트 절연막(113)으로 구성되는바, 상기 커패시터 하부전극(160)은 상기 n형 TFT의 제 1 반도체층(114) 상에 직접 형성되어 전압을 전달받고, 커패시터 상부전극(161)은 상기 게이트 배선(112)과 동일층에서 이에 평행하도록 형성되어 액티브 영역 외부에서 Vcom 패드에 연결되어 전압을 전달받는다. The storage capacitor includes a capacitor lower electrode 160, a capacitor upper electrode 161, and a gate insulating layer 113 interposed therebetween, wherein the capacitor lower electrode 160 is formed of the first semiconductor of the n-type TFT. The capacitor upper electrode 161 is formed on the layer 114 to receive a voltage, and the capacitor upper electrode 161 is formed on the same layer as the gate line 112 to be parallel to the gate line 112, and is connected to the Vcom pad outside the active area to receive the voltage.

여기서, 상기 제 1 반도체층(114)이 n형 TFT 영역 이외에, 커패시터 상,하부전극이 형성되는 스토리지 영역에까지 연장형성되어 커패시터 하부전극(160) 하부에 구비된다. Here, the first semiconductor layer 114 extends to a storage region in which capacitor upper and lower electrodes are formed, in addition to the n-type TFT region, and is provided under the capacitor lower electrode 160.

한편, 본 발명에 의한 CMOS-TFT 어레이 기판의 구동회로 영역에는, 도 5f에 도시된 바와 같이, p형 TFT가 더 구비되는데, 상기 p형 TFT는 p형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 2 반도체층(124)과, 상기 게이트 절연막(113)에 의해서 제 2 반도체층(124)으로부터 절연되어 상기 제 2 반도체층(124)의 채널층 상부에 오버랩되는 제 2 게이트 전극(122a)과, 상기 보호막(116)에 의해서 제 2 게이트 전극(122a)으로부터 절연되어 제 2 반도체층(124)의 소스/드레인 영역에 각각 콘택되는 제 2 소스/드레인 전극(125a,125b)으로 구성된다. Meanwhile, as illustrated in FIG. 5F, a p-type TFT is further provided in the driving circuit region of the CMOS-TFT array substrate according to the present invention. The p-type TFT includes a source / drain region and a channel doped with p-type impurities. A second semiconductor layer 124 having a layer and a second gate electrode that is insulated from the second semiconductor layer 124 by the gate insulating layer 113 and overlaps the upper portion of the channel layer of the second semiconductor layer 124 ( 122a and second source / drain electrodes 125a and 125b that are insulated from the second gate electrode 122a by the passivation layer 116 and contact the source / drain regions of the second semiconductor layer 124, respectively. do.

상기의 CMOS-TFT 어레이 기판의 제조방법을 살펴보면 다음과 같다.Looking at the manufacturing method of the CMOS-TFT array substrate as follows.

우선, 도 4a 및 도 5a에 도시된 바와 같이, 절연기판(111) 상에 비정질 실리콘(Amorphous Silicon;a-Si:H)을 SiH4 와 H2 혼합가스를 이용한 플라즈마 화학기상증착 방법으로 증착한 후, 그 위에 레이저 빔을 조사하거나 열처리하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.First, as shown in FIGS. 4A and 5A, amorphous silicon (a-Si: H) is deposited on the insulating substrate 111 by a plasma chemical vapor deposition method using a mixed gas of SiH 4 and H 2. Thereafter, the amorphous silicon is crystallized into polycrystalline silicon by rapidly melting and solidifying by irradiating or heat-treating the laser beam thereon.

그리고, 상기 다결정 실리콘 상부에 저저항 금속 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하여 금속층(160a)을 형성한다.In addition, a low resistance metal on the polycrystalline silicon, for example, copper (Cu), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum Tungsten (MoW) or the like is deposited to form the metal layer 160a.

다음, 제 1 마스크를 이용한 포토식각기술로 상기 다결정 실리콘 및 금속층(160a)을 일괄적으로 패터닝하여 제 1 ,제 2 반도체층(114,124)을 형성한다. 상기 패터닝된 제 1 ,제 2 반도체층(114,124)은 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성될 영역에 위치되는데, 상기 제 1 반도체층(114)은 스토리지 영역까지 연장 형성한다. Next, the first and second semiconductor layers 114 and 124 are formed by collectively patterning the polycrystalline silicon and the metal layer 160a by photolithography using a first mask. The patterned first and second semiconductor layers 114 and 124 are positioned in regions where n-type thin film transistors (TFTs) and p-type thin film transistors (TFTs) are to be formed, respectively, and the first semiconductor layer 114 extends to a storage region. Form an extension.

도시하지는 않았으나, 상기 절연기판(111)과 제 1 ,제 2 반도체층(114,124) 사이에 화학기상증착법 등을 이용하여 버퍼층(도시하지 않음)을 더 형성하여도 된다. 이러한 버퍼층은 절연기판으로부터 반도체층으로 이물질이 확산됨을 방지하고, 절연기판에 대한 반도체층의 접촉특성을 개선시키는 역할을 한다.Although not shown, a buffer layer (not shown) may be further formed between the insulating substrate 111 and the first and second semiconductor layers 114 and 124 using chemical vapor deposition. The buffer layer prevents the diffusion of foreign matter from the insulating substrate to the semiconductor layer and improves the contact characteristics of the semiconductor layer with respect to the insulating substrate.

다음, 도 4b 및 도 5b에 도시된 바와 같이, 상기 금속층(160a)을 포함한 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착하고, 제 2 마스크를 이용한 포토식각기술로 패터닝하여 화소영역에 화소전극(117)을 형성한다. Next, as shown in FIGS. 4B and 5B, ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is deposited on the entire surface including the metal layer 160a, and patterned by photolithography using a second mask. The pixel electrode 117 is formed in the pixel region.

상기 화소전극(117)을 패터닝한 이후에는, 패터닝된 화소전극을 마스크로 하여 제 1 ,제 2 반도체층(114,124) 상부의 금속층(160a)을 식각하여 커패시터 하부전극(160)을 형성한다. 따라서, n형 TFT영역에는 제 1 반도체층(114)이 형성되고, 스토리지 영역에는 n형 TFT영역에서부터 연장형성된 제 1 반도체층과 커패시터 하부전극(160)이 형성되고, p형 TFT영역에는 제 2 반도체층(124)이 형성된다. After patterning the pixel electrode 117, the capacitor lower electrode 160 is formed by etching the metal layer 160a on the first and second semiconductor layers 114 and 124 using the patterned pixel electrode as a mask. Accordingly, the first semiconductor layer 114 is formed in the n-type TFT region, the first semiconductor layer and the capacitor lower electrode 160 extending from the n-type TFT region are formed in the storage region, and the second semiconductor layer is formed in the p-type TFT region. The semiconductor layer 124 is formed.

이와같이, 커패시터 하부전극(160)을 형성하기 위해 별도의 마스크 공정을 수행하지 않아도 되므로 마스크의 사용횟수를 1회 저감할 수 있다. As such, since a separate mask process is not required to form the capacitor lower electrode 160, the use frequency of the mask may be reduced once.

그리고, 화소전극(117)은 반도체층 및 커패시터 하부전극에 직접 접촉되어 전압을 인가받으므로, 화소전극을 하부층의 도전층과 콘택시키기 위해 콘택홀을 형성할 필요가 없다. 따라서 콘택홀을 형성하기 위한 마스크의 사용횟수를 1회 더 저감할 수 있다. In addition, since the pixel electrode 117 is directly in contact with the semiconductor layer and the capacitor lower electrode to receive a voltage, it is not necessary to form a contact hole to contact the pixel electrode with the conductive layer of the lower layer. Therefore, the number of times of using the mask for forming the contact hole can be further reduced.

계속해서, 도 4c 및 도 5c에 도시된 바와 같이, 상기 화소전극(117)을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 무기 절연물질을 플라즈마 강화형 화학 증기 증착 방법으로 증착하여 게이트 절연막(113)을 형성한 다.Subsequently, as shown in FIGS. 4C and 5C, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is deposited on the entire surface including the pixel electrode 117 by a plasma enhanced chemical vapor deposition method. Thus, the gate insulating film 113 is formed.

이어서, 상기 게이트 절연막(113) 상부에 저저항 금속을 증착하고, 제 3 마스크를 이용한 포토식각기술로 패터닝하여 제 1 ,제 2 게이트 전극(112a,122a) 및 커패시터 상부전극(161)을 형성한다.Subsequently, a low resistance metal is deposited on the gate insulating layer 113 and patterned by photolithography using a third mask to form the first and second gate electrodes 112a and 122a and the capacitor upper electrode 161. .

상기 제 1 게이트 전극(112a)은 후공정을 통해 형성될 제 1 반도체층(114)의 채널층에 상응하는 영역에 형성하고, 제 2 게이트 전극(122a)은 후공정을 통해 형성될 제 2 반도체층(124)의 채널층에 상응하는 영역에 형성하며, 커패시터 상부전극(161)은 게이트 절연막(113)을 사이에 두고 상기 커패시터 하부전극(160) 상부에 형성한다. 상기 제 1 ,제 2 게이트 전극(112a,122a)은 게이트 배선으로부터 분기되도록 형성된다. The first gate electrode 112a is formed in a region corresponding to the channel layer of the first semiconductor layer 114 to be formed through a post process, and the second gate electrode 122a is a second semiconductor to be formed through a post process. The capacitor upper electrode 161 is formed on the capacitor lower electrode 160 with the gate insulating layer 113 interposed therebetween. The first and second gate electrodes 112a and 122a are formed to branch from the gate wiring.

계속하여, 제 1 ,제 2 게이트 전극(112a,122a)을 마스크로 하여 상기 제 1 ,제 2 반도체층(114,124)에 저농도의 n형 불순물을 주입하여 반도체층에 LDD(Lightly Doped Drain) 영역을 형성한다. Subsequently, a low concentration of n-type impurities are injected into the first and second semiconductor layers 114 and 124 using the first and second gate electrodes 112a and 122a as masks, thereby forming a lightly doped drain (LDD) region in the semiconductor layer. Form.

이후, 제 1 게이트 전극(112a)을 포함한 전면에 제 1 포토레지스트(189)를 도포하고 제 4 마스크를 이용한 포토식각기술로 패터닝한 뒤, 패터닝된 제 1 포토레지스트(189)를 마스크로 하여 고농도의 n형 불순물을 이온주입한다. 즉, 인(P) 이온 또는 비소(As) 이온을 도핑함으로써, 제 1 반도체층(114)에 n형 소스/드레인 영역을 형성하는데, n형 이온이 주입되지 않은 반도체층은 채널층이 된다. 이때, 상기 제 1 포토레지스트(189)는 n형 TFT영역의 LDD도핑층을 포함한 게이트 전극과 p형 TFT영역을 마스킹하도록 패터닝한다.Thereafter, the first photoresist 189 is coated on the entire surface including the first gate electrode 112a and patterned by photolithography using a fourth mask, and then the patterned first photoresist 189 is used as a mask. Ion implantation of n-type impurities That is, by doping phosphorus (P) ions or arsenic (As) ions, an n-type source / drain region is formed in the first semiconductor layer 114, and the semiconductor layer to which n-type ions are not implanted becomes a channel layer. In this case, the first photoresist 189 is patterned to mask the gate electrode including the LDD doped layer of the n-type TFT region and the p-type TFT region.

다음, 제 1 포토레지스트를 스트립하여 제거하고, 도 5d에 도시된 바와 같이, 절연기판(111)을 포함한 전면에 제 2 포토레지스트(190)를 도포하고 p형 TFT 영역이 노출되도록 제 5 마스크를 이용한 포토식각기술로 패터닝한 뒤, 패터닝된 제 2 포토레지스트(190) 및 제 2 게이트 전극(122a)을 마스크로 하여 붕소(B) 이온 또는 BF2 이온 등의 p+ 이온을 도핑하여 제 2 반도체층(124)에 p형 소스/드레인 영역을 형성한다. 이 때, 제 2 게이트 전극(122a)에 의해 불순물이 도핑되지 않은 영역은 채널층이 된다. Next, the first photoresist is stripped and removed, and as shown in FIG. 5D, the second photoresist 190 is coated on the entire surface including the insulating substrate 111 and the fifth mask is exposed to expose the p-type TFT region. After patterning using the photolithography technique, the second semiconductor layer is doped with p + ions such as boron (B) ions or BF 2 ions using the patterned second photoresist 190 and the second gate electrode 122a as a mask. A p-type source / drain region is formed at 124. At this time, a region in which impurities are not doped by the second gate electrode 122a becomes a channel layer.

그 후, 상기 제 2 포토레지스트를 스트립핑함으로써 LDD 도핑층을 포함하는 n형 반도체층과 p형 반도체층을 완성한다. Thereafter, the n-type semiconductor layer and the p-type semiconductor layer including the LDD doped layer are completed by stripping the second photoresist.

한편, 게이트 에치 백(Gate Etch Back) 기술을 이용한 카운터 도핑을 함으로써 마스크를 1회 사용하여 고농도의 n형 불순물 이온 도핑 단계와, 저농도의 n형 불순물 이온 도핑 단계와, p형 불순물 이온 도핑 단계를 모두 수행할 수 있다. On the other hand, by using a gate etch back (Gate Etch Back) technology, a mask is used once to make a high concentration of n-type impurity ion doping, a low concentration of n-type impurity ion doping, and a p-type impurity ion doping. All can be done.

즉, 도 6a에 도시된 바와 같이, 절연기판(111) 전면에 게이트 절연막(113)을 형성한 이후, 상기 게이트 절연막(113) 상에 금속층을 증착하고 그위 포토레지스트(289)를 도포한 뒤, 상기 포토레지스트를 포토식각기술로 패터닝하고 상기 패터닝된 포토레지스트를 마스크로 하여 상기 금속층을 습식식각하여 제 1 ,제 2 게이트 전극(112a,122a) 및 커패시터 상부전극(161)을 형성한다.That is, as shown in FIG. 6A, after the gate insulating layer 113 is formed over the insulating substrate 111, a metal layer is deposited on the gate insulating layer 113, and the photoresist 289 is applied thereon. The photoresist is patterned by photolithography, and the metal layer is wet-etched using the patterned photoresist as a mask to form first and second gate electrodes 112a and 122a and a capacitor upper electrode 161.

다음, 상기 포토레지스트 및 제 1 ,제 2 게이트 전극(112a,122a)을 마스크로 하여 상기 제 1 ,제 2 반도체층(114,124)에 고농도의 n형 불순물을 이온주입함으로 써, n형 도핑층을 형성한다. p형 TFT 영역에 이온 주입되어 형성된 n형 도핑층은 후공정인 p형 불순물 이온주입시 p형 도핑층으로 바뀌게 된다.Next, the n-type doped layer is formed by ion implanting a high concentration of n-type impurities into the first and second semiconductor layers 114 and 124 using the photoresist and the first and second gate electrodes 112a and 122a as masks. Form. The n-type doped layer formed by ion implantation in the p-type TFT region is changed into a p-type doped layer during p-type impurity ion implantation, which is a post-process.

그리고, 도 6b에 도시된 바와 같이, 상기 포토레지스트(289)를 에싱하여 그 폭을 축소시킨 다음, 축소된 포토레지스트(289)를 마스크로 하여 제 1 ,제 2 게이트 전극(112a,122a)을 에치-백 기술로 측벽에서부터 건식식각한다. 이어서, 상기 포토레지스트를 스트립하고, 건식식각된 제 1 게이트 전극(112a)을 마스크로 하여 저농도의 n형 불순물을 이온주입하여 LDD 도핑층을 형성한다. 에치-백 기술에 의해 식각된 영역만큼 LDD 도핑층이 된다. LDD도핑층은 n+ 도핑층 내측에 형성되어, 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 역할을 한다. 6B, the width of the photoresist 289 is reduced by reducing the width of the photoresist 289, and then the first and second gate electrodes 112a and 122a are formed using the reduced photoresist 289 as a mask. Dry etch from the sidewalls with etch-back technology. Subsequently, the photoresist is stripped and ion-implanted with low concentration of n-type impurities using the dry-etched first gate electrode 112a as a mask to form an LDD doped layer. The LDD doped layer is as much as the region etched by the etch-back technique. The LDD doped layer is formed inside the n + doped layer, thereby reducing the electric field applied to the junction to reduce the off current.

다음, 도 6c에 도시된 바와 같이, 상기 제 1 ,제 2 게이트 전극(112a,122a)을 포함한 전면에 새로운 포토레지스트(290)를 도포한 후, p형 TFT영역이 노출되도록 포토식각기술로 패터닝하고 절연기판(111) 전면에 붕소(B) 이온 또는 BF2 이온 등의 p+ 이온을 카운터도핑(counter doping)하여 p형 TFT 영역의 제 2 반도체층(124)에 p형 도핑층을 형성한다 Next, as shown in FIG. 6C, after the new photoresist 290 is coated on the entire surface including the first and second gate electrodes 112a and 122a, the photolithography is performed to pattern the p-type TFT region. In addition, a p-type doping layer is formed on the second semiconductor layer 124 of the p-type TFT region by counter-doping p + ions such as boron (B) ions or BF 2 ions on the entire surface of the insulating substrate 111.

상기의 카운터 도핑은 LDD 이온 주입시 사용되는 불순물과 반대되는 타입으로 소정의 각도를 주어 도핑을 실시하여 LDD 영역의 기판 농도를 높이는 것을 말하는데, 이와같이, LDD 이온주입시 추가로 카운터 도핑을 실시하는 이유는 펀치쓰루(punch-through) 현상을 해결하기 위한 것이다. The above counter doping is a type opposite to the impurity used in the LDD ion implantation to increase the substrate concentration in the LDD region by performing a doping at a predetermined angle. In this way, an additional counter doping is performed during the LDD ion implantation. Is to solve the punch-through phenomenon.

상기에서와 같이, 게이트 에치 백(Gate Etch Back) 기술을 이용한 카운터 도 핑을 수행하여 n+, P+ 도핑을 형성하게 되면, 게이트 전극 패터닝 과정에서 n+ 도핑층을 동시에 수행할 수 있으므로 마스크를 1회 더 저감할 수 있게 되는 것이다. As described above, when n + and P + doping are formed by performing counter doping using a gate etch back technique, the mask may be applied once more because the n + doping layer may be simultaneously performed during the gate electrode patterning process. It will be possible to reduce.

상기에서와 같이, n,p형 도핑층을 형성한 이후에는, 도 4d 및 도 5e에 도시한 바와 같이, 상기 제 1 게이트 전극(112a)을 포함한 기판 전면에 절연물질을 PECVD 방법으로 증착하여 층간절연막(116)을 형성한 후, 제 6 마스크를 이용한 포토식각기술로 상기 층간절연막(116) 또는 게이트 절연막(113)을 선택적으로 패터닝하여 제 1 ,제 2 콘택홀(118,128)을 형성한다. As described above, after the n, p type doping layer is formed, an insulating material is deposited on the entire surface of the substrate including the first gate electrode 112a by PECVD, as shown in FIGS. 4D and 5E. After the insulating film 116 is formed, the first and second contact holes 118 and 128 are formed by selectively patterning the interlayer insulating film 116 or the gate insulating film 113 by photolithography using a sixth mask.

상기 제 1 콘택홀(118)은 n형 TFT 영역에서 제 1 반도체층의 소스/드레인 영역을 노출시키고, 상기 제 2 콘택홀(128)은 p형 TFT 영역에서 제 2 반도체층의 소스/드레인 영역을 노출시킨다. The first contact hole 118 exposes the source / drain region of the first semiconductor layer in the n-type TFT region, and the second contact hole 128 exposes the source / drain region of the second semiconductor layer in the p-type TFT region. Expose

이 때, 상기 게이트 절연막(113) 또는 층간절연막(123)을 식각하기 위해서는 통상, 건식식각을 수행하는데, 건식식각 공정은 가스를 고진공상태의 식각챔버 내부로 분사한 후 플라즈마 상태로 변형하여 양이온 또는 라디칼(Radical)이 피식각층의 소정영역을 식각하도록 하는 방법으로 절연막을 식각할 때 사용하며 패턴의 정밀도가 상대적으로 우수해진다. In this case, in order to etch the gate insulating film 113 or the interlayer insulating film 123, dry etching is generally performed. In the dry etching process, a gas is injected into an etching chamber in a high vacuum state and then transformed into a plasma state to form a positive or negative electrode. It is used to etch the insulating film in a manner that radicals etch a predetermined region of the layer to be etched, and the accuracy of the pattern is relatively excellent.

이후, 도 4e 및 도 5f에 도시된 바와 같이, 상기 제 1 ,제 2 콘택홀(118,128)이 매립되도록 금속을 증착하고, 제 7 마스크를 이용한 포토식각기술로 패터닝하여 상기 제 1 ,제 2 반도체층의 소스/드레인 영역에 각각 연결되는 제 1 ,제 2 소스/드레인 전극(115a,115b,125a,125b)을 형성한다. Subsequently, as illustrated in FIGS. 4E and 5F, metals are deposited to fill the first and second contact holes 118 and 128, and patterned by photolithography using a seventh mask to form the first and second semiconductors. First and second source / drain electrodes 115a, 115b, 125a, and 125b are respectively connected to source / drain regions of the layer.

이로써, 상기 제 1 게이트 전극(112a), 제 1 소스/드레인 전극(115a,115b), 제 1 반도체층(114)으로 구성되어 각 화소영역 또는 구동회로부에 형성되는 n형 TFT와, 상기 제 2 게이트 전극(122a), 제 2 소스/드레인 전극(125a,125b) 제 2 반도체층(124)으로 구성되어 구동회로부에 형성되는 p형 TFT를 포함하는 CMOS 박막트랜지스터를 완성한다.As a result, the n-type TFT is formed of the first gate electrode 112a, the first source / drain electrodes 115a and 115b, and the first semiconductor layer 114 to be formed in each pixel region or driving circuit, and the second A CMOS thin film transistor including a p-type TFT formed of the gate electrode 122a, the second source / drain electrodes 125a and 125b, and the second semiconductor layer 124 formed in the driving circuit part is completed.

이 때, 상기 제 1 ,제 2 소스 전극(115a,125a)은 데이터 배선(도 3의 115)에서 분기되어 연장 형성되고, 상기 제 1 ,제 2 드레인 전극(115b,125b)은 상기 제 1 ,제 2 소스 전극(115a,125a)으로부터 일정하게 이격되어 형성된다. In this case, the first and second source electrodes 115a and 125a are branched and extended from the data line 115 (see FIG. 3), and the first and second drain electrodes 115b and 125b are formed of the first and second source electrodes 115a and 125a. It is formed to be regularly spaced apart from the second source electrode (115a, 125a).

이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 7번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다.The CMOS-TFT array substrate thus formed usually uses an array of seven masks to form an array substrate including an n-type TFT and a p-type TFT.

이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 상기 어레이 기판에 컬러필터층 및 공통전극이 형성된 대향기판을 대향합착한 후, 상기 두 기판 사이에 액정층을 형성하고 액정주입구를 밀봉함으로써 액정표시소자를 완성할 수 있다. As described above, although the array substrate on which the various TFTs are formed is not shown, after bonding the opposing substrate on which the color filter layer and the common electrode are formed on the array substrate, a liquid crystal layer is formed between the two substrates and the liquid crystal inlet is sealed. Thus, the liquid crystal display device can be completed.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

상기와 같은 본 발명의 CMOS-TFT 어레이 기판 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the CMOS-TFT array substrate and the method of manufacturing the same of the present invention have the following effects.

즉, 본 발명에 의한 CMOS-TFT 어레이 기판은 액티브층 형성시 동시에 커패시터 전극을 형성하여 마스크를 1회 저감하고 화소전극을 액티브층 상에 직접형성하여 콘택홀 형성을 위한 마스크를 1회 더 저감한다. That is, the CMOS-TFT array substrate according to the present invention reduces the mask once by forming a capacitor electrode at the same time when the active layer is formed, and further reduces the mask for forming a contact hole by forming the pixel electrode directly on the active layer. .

그리고, 게이트 에치 백(Gate Etch Back) 기술을 이용한 카운터 도핑을 수행하여 고농도의 n형 불순물 이온 도핑 단계와, 저농도의 n형 불순물 이온 도핑 단계와, p형 불순물 이온 도핑 단계를 모두 수행할 수 있으므로 마스크를 1회 더 저감할 수 있다. In addition, a high concentration of n-type impurity ion doping, a low concentration of n-type impurity ion doping, and a p-type impurity ion doping may be performed by performing counter doping using a gate etch back technique. The mask can be reduced once more.

이와같이, 본 발명에 의한 CMOS-TFT 어레이 기판은 종래의 마스크 사용 횟수를 2～3단계 줄임으로써 제조원가를 절감하고 공정 시간을 줄일 수 있으며 대량생산에 효과적이다. As such, the CMOS-TFT array substrate according to the present invention can reduce manufacturing cost and process time by reducing the number of conventional masks used two to three steps, and is effective for mass production.

Claims (16)

복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과, A substrate having a plurality of pixel regions and divided into an active region for displaying an image and a driving circuit region for driving the active region; 상기 각 화소영역과 구동회로 영역에 각각 형성된 제 1 ,제 2 반도체층과, First and second semiconductor layers formed in the pixel area and the driving circuit area, respectively; 상기 제 1 반도체층의 일부에 형성된 커패시터 하부전극과, A capacitor lower electrode formed on a portion of the first semiconductor layer; 상기 커패시터 하부전극을 포함한 소정 영역에 형성된 화소전극과, A pixel electrode formed in a predetermined region including the capacitor lower electrode; 상기 화소전극을 포함한 전면에 형성된 게이트 절연막과, A gate insulating film formed on the entire surface including the pixel electrode; 상기 제 1 ,제 2 반도체층 상의 게이트 절연막 위에 형성된 제 1 ,제 2 게이트 전극 및 상기 커패시터 하부전극 상부에 형성된 커패시터 상부전극과, A first and second gate electrodes formed on the gate insulating layer on the first and second semiconductor layers, and a capacitor upper electrode formed on the capacitor lower electrode; 상기 제 1 ,제 2 게이트 전극을 포함한 전면에 형성되는 보호막과, A protective film formed on the entire surface including the first and second gate electrodes; 상기 보호막 상에 상기 제 1 ,제 2 반도체층의 소스/드레인 영역에 콘택되는 제 1 ,제 2 소스/드레인 전극을 포함하여 구성되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.And a first and second source / drain electrodes contacting the source / drain regions of the first and second semiconductor layers on the passivation layer. 제 1 항에 있어서, The method of claim 1, 상기 화소전극은 상기 제 1 반도체층 상부의 커패시터 하부전극에 직접 콘택되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.And the pixel electrode is in direct contact with the capacitor lower electrode on the first semiconductor layer. 제 1 항에 있어서, The method of claim 1, 상기 제 1 ,제 2 게이트 전극과 커패시터 상부전극은 동일층에 구비되는 것을 특징으로 하는 CMOS-TFT 어레이 기판. And the first and second gate electrodes and the capacitor upper electrode are provided on the same layer. 제 1 항에 있어서, The method of claim 1, 상기 제 1 ,제 2 게이트 전극과 일체형인 게이트 배선과, A gate wiring integrated with the first and second gate electrodes; 상기 제 1 ,제 2 소스/드레인 전극과 일체형이고 상기 게이트 배선에 교차하는 데이터 배선이 더 구비되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.And a data line integrated with the first and second source / drain electrodes and intersecting the gate line. 제 4 항에 있어서, The method of claim 4, wherein 상기 커패시터 상부전극은 게이트 배선에 평행하는 것을 특징으로 하는 CMOS-TFT 어레이 기판. And the capacitor upper electrode is parallel to the gate wiring. 제 1 항에 있어서, The method of claim 1, 상기 제 1 반도체층은 n형 도핑층 및 LDD 도핑층을 포함하는 것을 특징으로 하는 CMOS-TFT 어레이 기판. And the first semiconductor layer comprises an n-type doped layer and an LDD doped layer. 제 1 항에 있어서, The method of claim 1, 상기 제 2 반도체층은 p형 도핑층을 포함하는 것을 특징으로 하는 CMOS-TFT 어레이 기판. And the second semiconductor layer comprises a p-type doped layer. 기판 상에 반도체층 및 금속층을 증착한 후 패터닝하는 단계와, Depositing and patterning a semiconductor layer and a metal layer on the substrate; 상기 금속층의 소정 부위를 포함한 화소영역에 화소전극을 형성하고 상기 화소전극을 마스크로 하여 상기 금속층을 식각하여 커패시터 하부전극을 형성하는 단계와, Forming a pixel electrode in a pixel region including a predetermined portion of the metal layer and etching the metal layer using the pixel electrode as a mask to form a capacitor lower electrode; 상기 화소전극을 포함한 전면에 게이트 절연막을 형성하고, 상기 반도체층 및 커패시터 하부전극 상부에 게이트 전극 및 커패시터 상부전극을 각각 형성한 후, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 주입하는 단계와, Forming a gate insulating film on the entire surface including the pixel electrode, forming a gate electrode and a capacitor upper electrode on the semiconductor layer and the capacitor lower electrode, and then implanting impurities into the semiconductor layer using the gate electrode as a mask; Wow, 상기 게이트 전극을 포함한 전면에 층간절연막을 형성하고, 상기 층간절연막 및 게이트 절연막을 패터닝하여 콘택홀을 형성하는 단계와, Forming an interlayer insulating film on the entire surface including the gate electrode, and forming a contact hole by patterning the interlayer insulating film and the gate insulating film; 상기 콘택홀을 통해 상기 반도체층에 콘택되는 소스/드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS TFT 어레이 기판의 제조방법.Forming a source / drain electrode contacting the semiconductor layer through the contact hole. 제 8 항에 있어서, The method of claim 8, 상기 반도체층에 불순물을 주입하는 단계에서, Injecting impurities into the semiconductor layer, 제 1 반도체층에 LDD 도핑층 및 n형 도핑층을 형성하고, 제 2 반도체층에 p형 도핑층을 형성하는 것을 특징으로 하는 CMOS TFT 어레이 기판의 제조방법.An LDD doping layer and an n-type doping layer are formed in a first semiconductor layer, and a p-type doping layer is formed in a second semiconductor layer. 제 9 항에 있어서, The method of claim 9, 상기 반도체층에 불순물을 주입하는 단계는, Injecting impurities into the semiconductor layer, 상기 기판 전면에 대해 저농도의 n형 불순물 이온을 주입하여 제 1 반도체층의 소정 부위에 LDD 도핑층을 형성하는 단계와,Implanting a low concentration of n-type impurity ions onto the entire surface of the substrate to form an LDD doped layer in a predetermined portion of the first semiconductor layer; 상기 LDD 도핑층과 제 2 반도체층을 마스킹하고 고농도의 n형 불순물 이온을 주입하여 상기 제 1 반도체층에 n형 도핑층을 형성하는 단계와, Masking the LDD doping layer and the second semiconductor layer and implanting a high concentration of n-type impurity ions to form an n-type doping layer in the first semiconductor layer; 상기 제 1 반도체층을 마스킹하고 p형 불순물 이온을 주입하여 제 2 반도체층에 p형 도핑층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS TFT 어레이 기판의 제조방법.Masking the first semiconductor layer and implanting p-type impurity ions to form a p-type doping layer in the second semiconductor layer. 제 9 항에 있어서, The method of claim 9, 상기 반도체층에 불순물을 주입하는 단계는, Injecting impurities into the semiconductor layer, 상기 게이트 전극과 동일한 패턴의 포토레지스트를 마스크로 하여 고농도의 n형 불순물 이온을 주입하여 제 1 반도체층에 n형 도핑층을 형성하는 단계와,Implanting a high concentration of n-type impurity ions using a photoresist having the same pattern as the gate electrode as a mask to form an n-type doping layer in the first semiconductor layer; 상기 포토레지스트를 에싱하여 상기 게이트 전극을 에치-백 식각한 후, 상기 게이트 전극을 마스크로 하여 저농도의 n형 불순물 이온을 주입하여 제 1 반도체층에 LDD 도핑층을 형성하는 단계와, Etching the gate electrode by etching the photoresist, and implanting a low concentration of n-type impurity ions using the gate electrode as a mask to form an LDD doped layer in the first semiconductor layer; 상기 제 1 반도체층을 마스킹하고 p형 불순물 이온을 주입하여 제 2 반도체층에 p형 도핑층을 형성하는 단계로 이루어지는 것을 특징으로 하는 CMOS TFT 어레이 기판의 제조방법.Masking the first semiconductor layer and implanting p-type impurity ions to form a p-type doping layer in the second semiconductor layer. 제 8 항에 있어서, The method of claim 8, 상기 금속층을 식각하여 커패시터 하부전극을 형성하는 단계에서, Etching the metal layer to form a capacitor lower electrode; 상기 반도체층은 식각하지 않는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법The method of manufacturing a CMOS-TFT array substrate, characterized in that the semiconductor layer is not etched 제 8 항에 있어서, The method of claim 8, 상기 금속층을 식각하여 커패시터 하부전극을 형성하는 단계에서, Etching the metal layer to form a capacitor lower electrode; 습식식각을 수행하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.Method of manufacturing a CMOS-TFT array substrate characterized in that the wet etching. 제 8 항에 있어서, The method of claim 8, 상기 게이트 전극은 게이트 배선과 동시에 형성하고, The gate electrode is formed at the same time as the gate wiring, 상기 소스/드레인 전극은 상기 게이트 배선에 수직교차하여 화소영역을 정의하는 데이터 배선과 동시에 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.And the source / drain electrodes are formed at the same time as the data lines defining the pixel regions perpendicular to the gate lines. 제 8 항에 있어서, The method of claim 8, 상기 기판 상에 반도체층을 증착하는 단계 이전에, Prior to depositing a semiconductor layer on the substrate, 상기 절연기판 상에 버퍼층을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.And forming a buffer layer on the insulating substrate. 제 8 항에 있어서, The method of claim 8, 상기 반도체층은 다결정 실리콘으로 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법. The semiconductor layer is a method of manufacturing a CMOS-TFT array substrate, characterized in that formed of polycrystalline silicon.
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