KR20060114863A - Array substrate for liquid crystal display device and method of fabricating the same - Google Patents

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Abstract

An array substrate for an LCD and a method for manufacturing the same are provided to minimize the reduction of mobility within a semiconductor layer and efficiently suppress the short channel effect, by forming pocket implant regions in the semiconductor layer. A semiconductor layer(110) of polysilicon is formed on a transparent insulating substrate(101). The semiconductor layer has an active layer(110a), first and second ohmic contact layers(110b), and first and second pocket implant regions(110c1,110c2). Each of the first and second ohmic contact layers contains first impurities of high dose. Each of the first and second pocket implant regions contains second impurities of low dose. A gate insulating layer(117) is formed on the semiconductor layer. A gate electrode(122) is formed on the gate insulating layer, and corresponds to the active layer and the pocket implant regions. An interlayer insulating film covers the gate electrode, and has contact holes for exposing the first and second ohmic layers. Source and drain electrodes are formed on the interlayer insulating film, and contacted with the first and second ohmic layers.

Description

액정표시장치용 어레이 기판 및 그의 제조 방법{Array substrate for Liquid Crystal Display Device and method of fabricating the same}Array substrate for liquid crystal display device and method for manufacturing the same {Array substrate for Liquid Crystal Display Device and method of fabricating the same}

도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도. 1 is a schematic diagram of a general liquid crystal display device integrated with a driving circuit unit;

도 2는 종래의 폴리실리콘을 반도체층으로 한 액정표시장치용 어레이 기판의 하나의 화소영역 내에 구비된 스위칭 소자의 단면 구조 도시한 도면.FIG. 2 is a cross-sectional view of a switching element provided in one pixel area of a conventional array substrate for a liquid crystal display device using polysilicon as a semiconductor layer. FIG.

도 3은 종래의 폴리실리콘을 반도체층으로 한 액정표시장치용 어레이 기판의 구동회소부의 CMOS구조 인버터의 단면 구조를 도시한 도면.Fig. 3 is a cross-sectional view of a CMOS structure inverter of a drive recovery portion of a conventional array substrate for liquid crystal display devices using polysilicon as a semiconductor layer.

도 4는 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 화소영역에서의 스위칭 소자인 박막 트랜지스터의 단면도. 4 is a cross-sectional view of a thin film transistor as a switching element in a pixel region of an array substrate for a liquid crystal display device using polysilicon according to a first embodiment of the present invention.

도 5는 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 구동회로 영역에서의 CMOS 구동소자인 n형 및 p형 박막트랜지스터 각각의 단면도.FIG. 5 is a cross-sectional view of n-type and p-type thin film transistors which are CMOS driving elements in a driving circuit region of an array substrate for a liquid crystal display using polysilicon according to a first embodiment of the present invention.

도 6a 내지 도 6j는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 화소영역 내의 스위칭 소자가 형성되는 부분에 대한 제조 공정에 따른 단면도. 6A through 6J are cross-sectional views of manufacturing processes of portions in which a switching element is formed in a pixel area of an array substrate for a liquid crystal display device according to a first embodiment of the present invention.

도 7a 내지 도 7j는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 구동회로부의 구동소자가 형성되는 부분에 대한 제조 공정에 따른 단면도.7A to 7J are cross-sectional views of manufacturing processes of a portion in which a driving element of a driving circuit unit of an array substrate for a liquid crystal display device according to a first embodiment of the present invention is formed.

도 8은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판에 있어, 구동회로부 또는 화소영역 중 구동용 또는 스위칭 용 박막트랜지스터가 형성되는 부분에 대한 평면도.8 is a plan view of a portion of a driving circuit unit or a pixel region in which a driving or switching thin film transistor is formed in an array substrate for a liquid crystal display device according to a third embodiment of the present invention;

도 9a 내지 도 9e는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 제조 공정별 단면도. 9A to 9E are cross-sectional views of manufacturing processes of portions taken along a cut line VII-VII of FIG. 8.

도 10a 내지 도 10e는 도 8을 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 제조 공정별 단면도.10A to 10E are cross-sectional views of manufacturing processes of portions taken along the cutting line VII-VII of FIG. 8.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

101 : 기판 105 : 버퍼층101 substrate 105 buffer layer

110 : 반도체층 110a : 액티브층110: semiconductor layer 110a: active layer

110b : 오믹콘택층 110c1, 110c2 : 포켓 임플란트 영역110b: ohmic contact layer 110c1, 110c2: pocket implant area

117 : 게이트 절연막117: gate insulating film

W1 : 포켓 임플란트 영역의 폭W1: width of pocket implant area

I : 제 1 영역I: first area

P : 화소영역P: pixel area

본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 반도체층으로 하는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a method for manufacturing an array substrate for a liquid crystal display device using polysilicon as a semiconductor layer.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.

상기 액정표시장치는 다수의 박막 트랜지스터(Thin Film Transistor ; TFT)가 배열된 어레이 기판과 컬러필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다. The liquid crystal display injects a liquid crystal between an array substrate and a color filter substrate on which a plurality of thin film transistors (TFTs) are arranged, and uses an image effect by using a difference in refractive index of light due to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element to obtain.

현재 상기 박막 트랜지스터와 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. Currently, an active matrix liquid crystal display (LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner is attracting the most attention because of its excellent resolution and ability to implement video. In this case, hydrogenated amorphous silicon (a-Si: H) is mainly used as the thin film transistor device because a low-temperature process is possible and a low-cost insulating substrate may be used.

그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되고 있으며, 전계효과 이동도가 낮아 전기적 특성이 좋지 않으므로 구동회로로 사용하기에는 곤란하므로 별도로 제작된 구동소자를 어레이 기판에 연결하여 사용하고 있다. However, hydrogenated amorphous silicon (a-Si: H) has a weak Si-Si bond and dangling bond because of its disordered atomic arrangement, which results in a quasi-stable state when irradiating light or applying an electric field. It is difficult to be used as a driving circuit because the stability is a problem when it is used as a thin film transistor element, and the electrical properties are not good because the mobility of the field effect is low, and a separately manufactured driving device is connected to the array substrate.

이러한 문제를 해결하고자 최근에는 전술한 단점을 갖는 비정질 실리콘을 대신하여 전계효과 이동도 등의 전기적 특성이 우수한 폴리실리콘을 이용하여 어레이 기판 내의 화소부에 스위칭 소자 및 구동회로부에 구동소자를 형성함으로써 구동회로 일체형 어레이 기판을 제조하여 비용을 절감하고 실장도 간단히 할 수 있는 액정표시장치가 제안되어 제품화되고 있다. In order to solve this problem, in recent years, instead of amorphous silicon having the above-mentioned disadvantages, a driving device is formed by forming a switching device and a driving circuit in a pixel part of an array substrate using polysilicon having excellent electrical characteristics such as field effect mobility. In order to manufacture an integrated array substrate, a liquid crystal display device that can reduce cost and simplify mounting has been proposed and commercialized.

도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다. 1 is a schematic view of an array substrate for a liquid crystal display device integrated with a general driving circuit unit.

도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다. As shown, the driving circuit portion 5 and the pixel portion 3 are formed on the insulating substrate 1 together. The pixel portion 3 is positioned at the center of the substrate 1, and the gate and data driving circuit portions 5a and 5b are positioned at one side of the pixel portion 3 and the other side not parallel thereto. In the pixel portion 3, a plurality of gate lines 7 connected to the gate driving circuit part 5a and a plurality of data lines 9 connected to the data driving circuit part 5b cross each other, and the two wires cross each other. The pixel electrode 10 is formed in the pixel region P defined by the pixel region, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.

또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다. In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.

상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이 다. The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to control the display to the pixel unit 3 through the gate and data lines 7 and 9, respectively. Apparatus for supplying signals and data signals.

따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 또는 n타입 또는 p타입의 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.Accordingly, the gate and data driver circuits 5a and 5b may have a complementary metal-oxide semiconductor (CMOS) structure or an n-type or p-type thin film transistor (not shown) as an inverter to properly output an input signal. Is formed inside the driving circuit portion.

도 2와 도 3은 종래의 폴리실리콘을 반도체층으로 한 액정표시장치용 어레이 기판의 액티브 영역내의 하나의 화소영역(P) 내에 구비된 스위칭 소자와 구동회소부의 CMOS구조 인버터의 단면 구조를 각각 도시한 것이다. 설명의 편의를 위해 구동회로부에 있어서, n형 박막트랜지스터가 형성되는 영역을 n형 박막트랜지스터부(D1), p형 박막 트랜지스터가 형성되는 영역을 p형 박막트랜지스터부(D2)라 정의한다.2 and 3 show cross-sectional structures of a switching element and a CMOS structure inverter provided in one pixel region P in an active region of an array substrate for a liquid crystal display device having a conventional polysilicon semiconductor layer, respectively. It is. For convenience of description, an area in which an n-type thin film transistor is formed is defined as an n-type thin film transistor unit D1 and a region where a p-type thin film transistor is formed as a p-type thin film transistor unit D2.

도시한 바와 같이, 기판(21) 상의 화소영역(P)과 n형 또는 p형 박막트랜지스터부(D1, D2)에 제 1 내지 제 3 반도체층(30, 33, 36)이 각각 형성되어 있다. 이때, n형 박막 트랜지스터가 형성되는 화소영역(P) 및 n형 박막 트랜지스터부(D1)의 상기 제 1, 2 반도체층(30, 33)은 그 중앙에는 순수 폴리실리콘으로 이루어지거나 또는 저도즈량의 p- 채널 도핑된 제 1 및 제 2 액티브층(30a, 33a)이 각각 형성되어 있으며, 상기 제 1, 2 액티브층(30a, 33a) 양측에는 고도즈량의 이온주입에 의해 n+도핑된 n형 오믹콘택층(30b, 33b)이 형성되어 있다. As illustrated, first to third semiconductor layers 30, 33, and 36 are formed in the pixel region P and the n-type or p-type thin film transistor units D1 and D2 on the substrate 21, respectively. In this case, the first and second semiconductor layers 30 and 33 of the pixel region P and the n-type thin film transistor unit D1 in which the n-type thin film transistor is formed are made of pure polysilicon or have a low dose. p-channel doped first and second active layers 30a and 33a are formed, respectively, and n + doped n-type doped on both sides of the first and second active layers 30a and 33a by a high dose of ion implantation. Contact layers 30b and 33b are formed.

다음, p형 트랜지스터부(D2)의 제 3 반도체층(36)에 있어 그 중앙부에는 순수 폴리실리콘으로 이루어지거나 또는 저도즈량의 p- 채널 도핑된 제 3 액티브층 (36a)이 형성되어 있으며, 상기 제 3 액티브층(36a)의 양측에는 고도즈량의 이온주입에 의한 p+도핑된 p형 오믹콘택층(36b)이 형성되어 있다.Next, in the center of the third semiconductor layer 36 of the p-type transistor portion D2, a third active layer 36a made of pure polysilicon or a low-dose p-channel doped amount is formed. On both sides of the third active layer 36a, a p + doped p-type ohmic contact layer 36b formed by high ion implantation is formed.

다음, 상기 각 영역(P, D1, D2)의 제 1 내지 제 3 반도체층(30, 33, 36) 위로 전면에 게이트 절연막(38)이 형성되어 있으며, 그 위로 상기 각 반도체층(30, 33, 36)의 각 액티브층(30a, 33a, 36a)에 대응하여 제 1 내지 제 3 게이트 전극(40, 43, 46)이 형성되어 있다. 또한, 상기 제 1 내지 제 3 게이트 전극(40, 43, 46) 및 게이트 절연막(38) 위로 전면에 층간절연막(48)이 형성되어 있으며, 이때, 상기 층간절연막(48)과 그 하부의 게이트 절연막(38)에는 상기 각 액티브층(30a, 33a, 36a)을 사이로 양측에 형성된 n형 또는 p형 오믹콘택층(30b, 33b, 36b)을 각각 노출시키는 제 1 내지 제 3 반도체층 콘택홀((50a, 50b), (52a, 52b), (54a, 54b))이 형성되어 있다. Next, a gate insulating film 38 is formed on the entire surface of the first to third semiconductor layers 30, 33, and 36 of the regions P, D1, and D2, and the semiconductor layers 30 and 33 are disposed thereon. The first to third gate electrodes 40, 43, and 46 are formed to correspond to the active layers 30a, 33a, and 36a of each of the first and third gate electrodes 36 and 36. In addition, an interlayer insulating film 48 is formed on the entire surface of the first to third gate electrodes 40, 43, 46, and the gate insulating film 38. In this case, the interlayer insulating film 48 and the gate insulating film below the interlayer insulating film 48 are formed. The first and third semiconductor layer contact holes exposing the n-type or p-type ohmic contact layers 30b, 33b, and 36b formed on both sides of each of the active layers 30a, 33a, and 36a are respectively formed in (38). 50a, 50b), 52a, 52b, and 54a, 54b) are formed.

다음, 상기 제 1 내지 제 3 반도체층 콘택홀((50a, 50b), (52a, 52b), (54a, 54b))을 갖는 층간절연막(48) 위로 각 게이트 전극(40, 43, 46)을 사이에 두고 소정간격 이격하며, 상기 반도체층 콘택홀((50a, 50b), (52a, 52b), (54a, 54b)) 각각을 통해 오믹콘택층(30b, 33b, 36b)과 각각 접촉하는 제 1 내지 제 3 소스 및 드레인 전극((60a, 60b),(63a, 63b),(66a, 66b))이 형성됨으로써 각 영역(P, D1, D2)에 박막트랜지스터가 구비되고 있다.Next, each gate electrode 40, 43, 46 is disposed on the interlayer insulating layer 48 having the first to third semiconductor layer contact holes 50a, 50b, 52a, 52b, and 54a, 54b. Spaced apart from each other, and contacting the ohmic contact layers 30b, 33b, and 36b through the semiconductor layer contact holes 50a, 50b, 52a, 52b, and 54a, 54b, respectively. The first to third source and drain electrodes 60a, 60b, 63a, 63b, and 66a, 66b are formed to provide thin film transistors in the regions P, D1, and D2.

다음, 상기 제 1 내지 제 3 소스 및 드레인 전극((60a, 60b),(63a, 63b),(66a, 66b)) 및 노출된 층간절연막(48) 위로 보호층(70)이 형성되어 있으며, 화소영역(P)에 있어서는 상기 보호층(70)내에 상기 제 1 드레인 전극(60b)을 노출 시키는 드레인 콘택홀(73)이 형성되어 있다. Next, a protective layer 70 is formed on the first to third source and drain electrodes 60a, 60b, 63a, 63b, 66a, 66b, and the exposed interlayer insulating layer 48. In the pixel region P, a drain contact hole 73 exposing the first drain electrode 60b is formed in the protective layer 70.

또한, 상기 화소영역(P)에 있어서 상기 보호층(70) 위로 상기 드레인 콘택홀(73)을 통해 상기 제 1 드레인 전극(60b)과 접촉하는 화소전극(76)이 형성되어 있다. In the pixel region P, a pixel electrode 76 is formed on the passivation layer 70 to contact the first drain electrode 60b through the drain contact hole 73.

전술한 종래의 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 있어, 특히 구동회로부의 n형 및 p형 박막트랜지스터와 화소영역의 박막트랜지스터(통상적으로 n형 박막트랜지스터)에 있어, 그 반도체층은 n타입의 경우 단순히 액티브층과 n+도핑된 n형 오믹콘택층만으로 접합(junction)되고 있으며, p형 박막트랜지스터의 경우, 단순히 액티브층과 p+도핑된 p형 오믹콘택층과 접합되는 구조로서 형성되고 있다.In the above-described array substrate for liquid crystal display devices using polysilicon, in particular, n-type and p-type thin film transistors of the driving circuit portion and thin film transistors (usually n-type thin film transistors) of the pixel region, the semiconductor layer is n In the case of the type, the active layer is simply bonded to the n + doped n-type ohmic contact layer. In the case of the p-type thin film transistor, it is simply formed as a structure to be bonded to the active layer and the p + doped p-type ohmic contact layer. .

또한, 액티브층의 경우, 순수 폴리실리콘으로써 이루어지거나 또는 저도즈량의 p- 채널 도핑된 상태로써 채널을 형성하고 있다.In addition, in the case of the active layer, the channel is formed of pure polysilicon or in a doped amount of p-channel.

하지만, 전술한 바와 같은 구조로 스위칭 또는 구동 소자로서 박막트랜지스터를 형성하게 될 경우, 일반적으로 액정표시장치에 구성되는 박막트랜지스터의 경우 숏 채널을 형성하게 되는데, 상기 불순물이 도핑된 오믹콘택층 내의 불순물이 측면으로 확산되어 즉, 액티브층으로 확산되어 게이트와 드레인 또는 게이트와 소스 간의 커패시턴스의 상대적 비율이 커지게 된다. 이는 채널 내의 캐리어의 흐름에 있어 게이트 전극에 의해 조절되어야 할 영역이 상대적으로 작아지게 되어 구동소자 또는 스위칭 소자로서의 역할을 제대로 수행하지 못하게 되는 문제를 발생시키게 되며, 또한, 불순물 확산에 의해 채널 길이가 더욱 짧아지게 됨으로써 드레인 전극에 의해 유도된 장벽 저하 현상이 발생하게 됨으로써 캐리어의 폭주가 발생하여 애벌랜치 항복 등의 문제가 발생하게 된다. However, when the thin film transistor is formed as the switching or driving element with the above-described structure, the thin film transistor formed in the liquid crystal display generally forms a short channel. The impurity in the ohmic contact layer doped with the impurity Diffusion to this side, i.e., diffusion into the active layer, increases the relative ratio of capacitance between gate and drain or gate and source. This causes a problem that the area to be controlled by the gate electrode in the flow of carriers in the channel becomes relatively small, and thus fails to function properly as a driving device or a switching device. As a result of shortening, a barrier lowering phenomenon induced by the drain electrode is generated, thereby causing runaway of the carrier, which causes problems such as avalanche breakdown.

또한, 전하 공유(charge sharing)에 의한 문턱전압의 흔들림 현상이 심화됨으로써 각 박막 트랜지스터간의 특성 오차가 커 화상품질을 저하시키는 문제가 발생한다.In addition, since the shaking of the threshold voltage due to charge sharing is intensified, a characteristic error between each thin film transistor is large, resulting in a problem of lowering image quality.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 액티브층을 포함하는 반도체층에 p-타입 불순물을 도핑한 포켓 임플란트 영역을 구비함으로써 반도체층 내의 모빌리티 감소를 최소화함과 동시에 숏 채널 효과를 효과적으로 억제시킬 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 하며, 나아가 불량을 저하시킴으로써 제품 수율을 향상시키는 것을 또 다른 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and includes a pocket implant region doped with p-type impurities in a semiconductor layer including an active layer, thereby minimizing mobility reduction in a semiconductor layer and effectively suppressing a short channel effect. It is another object of the present invention to provide an array substrate for a liquid crystal display device which can be made, and to further improve product yield by reducing defects.

또한, 우수한 특성을 갖는 폴리실리콘을 이용한 박막 트랜지스터를 제공함으로써 이에 의해 컨트롤 되는 화상품질을 향상시키는 것을 또 다른 목적으로 한다. Another object is to improve the image quality controlled thereby by providing a thin film transistor using polysilicon having excellent characteristics.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 투명한 절연 기판 상에 폴리실리콘으로 형성되며, 그 중앙이 액티브층, 상기 액티브층 양측으로 고도즈량의 제 1 불순물을 포함하는 제 1 및 제 2 오믹콘택층, 상기 액티브층과 제 1 및 제 2 오믹콘택층 사이의 영역은 상기 제 1 및 제 2 오믹콘택층에 포함된 제 1 불순물과 그 특성을 달리하는 저도즈량의 제 2 불순물을 포함하는 제 1 및 제 2 포켓 임플란트 영역으로 구성된 반도체층과; 상기 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 반도체층 내의 상기 액티브층과 포켓 임플란트 영역에 대응하여 구성된 게이트 전극과; 상기 게이트 전극 위로 상기 각 오믹콘택층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막과; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 포함한다. In order to achieve the above object, an array substrate for a liquid crystal display device according to an embodiment of the present invention is formed of polysilicon on a transparent insulating substrate, the center of the active layer, the first amount of high impurities in both sides of the active layer The first and second ohmic contact layers included in the region between the active layer and the first and second ohmic contact layers may have a low dose amount different from those of the first impurities included in the first and second ohmic contact layers. A semiconductor layer composed of first and second pocket implant regions containing second impurities of; A gate insulating film formed over the semiconductor layer; A gate electrode formed on the gate insulating layer corresponding to the active layer and the pocket implant region in the semiconductor layer; An interlayer insulating film having a semiconductor layer contact hole exposing each ohmic contact layer over the gate electrode; And source and drain electrodes on the interlayer insulating layer and in contact with each of the ohmic contact layers and spaced apart from each other.

이때, 상기 제 1 불순물이 n+특성인 경우 상기 제 2 불순물은 p-의 특성이며, 상기 제 1 불순물이 p+특성인 경우 상기 제 2 불순물은 n-의 특성인 것이 바람직하다.In this case, when the first impurity is n +, the second impurity is p −, and when the first impurity is p +, the second impurity is n −.

또한, 상기 제 1 및 제 2 포켓 임플란트 영역은 상기 액티브층과 제 1 및 제 2 오믹콘택층을 완전히 격리시키는 구조이거나 또는, 상기 제 1 및 제 2 포켓 임플란트 영역은 상기 액티브층을 최외각으로 가로지르며, 상기 액티브층을 사이로 서로 이격한 제 1 및 제 2 오믹콘택층과 그 양끝이 각각 접촉하는 구조인 것이 바람직하다. In addition, the first and second pocket implant regions may be configured to completely isolate the active layer and the first and second ohmic contact layers, or the first and second pocket implant regions may horizontally cross the active layer. It is preferable that the first and second ohmic contact layers spaced apart from each other between the active layers and both ends thereof contact each other.

본 발명의 일실시예에 따른 제 1 특징을 갖는 액정표시장치용 어레이 기판의 제조 방법은 화상의 표시영역과 상기 표시영역의 외측으로 형성된 구동회로부가 정의되며, 상기 표시영역 내에 스위칭 소자를 포함하는 다수의 화소영역인 제 1 영역과, 상기 구동회로부에 CMOS구조로서 n형 및 p형 박막 트랜지스터가 형성되는 제 2 및 제 3 영역이 정의된 기판 상에 폴리실리콘층을 형성하는 단계와; 상기 폴리실리 콘층을 패터닝하여 상기 제 1 내지 제 3 영역에 제 1 내지 제 3 폴리실리콘 패턴을 형성하는 단계와; 상기 제 1 내지 제 3 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 내지 제 3 폴리실리콘 패턴의 중앙부에 대응하여 제 1 내지 제 3 게이트 전극을 형성하는 단계와; 상기 제 3 영역의 상기 제 3 폴리실리콘 패턴을 덮는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 및 제 1 및 제 2 게이트 전극을 도핑 마스크로 하여 상기 제 1 및 제 2 폴리실리콘 패턴 내에 상기 제 1 및 제 2 게이트 전극 각각의 양측으로 n형의 제 1 및 제 2 오믹콘택층을 각각 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 p-의 포켓 임플란트를 진행하여 제 1 및 제 2 포켓 임플란트 영역을 각각 형성하는 단계와; 제 1 및 제 2 영역의 제 1 및 제 2 폴리실리콘 패턴을 덮는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴 및 제 3 게이트 전극을 도핑 마스크로 하여 상기 제 3 폴리실리콘 패턴 내에 상기 제 3 게이트 전극 양측으로 p형의 제 3 오믹콘택층을 형성하는 단계와; 상기 제 3 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 n-의 포켓 임플란트를 진행하여 제 3 포켓 임플란트 영역을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 및 노출된 게이트 절연막 위로 상기 제 1 내지 제 3 영역의 제 1 내지 제 3 오믹콘택층을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며, 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극 위로 상기 제 1 드 레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 제 1 드레인 전극과 접촉하며 화소영역별로 독립된 화소전극을 포함한다. A method of manufacturing an array substrate for a liquid crystal display device having a first feature according to an embodiment of the present invention is defined in which a display area of an image and a driving circuit portion formed outside of the display area are defined and include a switching element in the display area. Forming a polysilicon layer on a substrate on which a first region, which is a plurality of pixel regions, and second and third regions, in which n-type and p-type thin film transistors are formed as CMOS structures, are formed in the driving circuit portion; Patterning the polysilicon layer to form first to third polysilicon patterns in the first to third regions; Forming a gate insulating film over the first to third polysilicon patterns; Forming first to third gate electrodes on the gate insulating layer to correspond to a central portion of the first to third polysilicon patterns; Forming a first photoresist pattern covering the third polysilicon pattern in the third region; N-type first and second ohmic on both sides of each of the first and second gate electrodes in the first and second polysilicon patterns, using the first photoresist pattern and the first and second gate electrodes as doping masks; Forming contact layers, respectively; P- pocket implants are formed in respective polysilicon pattern regions corresponding to the first and second gate electrodes to form first and second pocket implant regions, respectively; Forming a second photoresist pattern covering the first and second polysilicon patterns of the first and second regions; Forming a p-type third ohmic contact layer on both sides of the third gate electrode in the third polysilicon pattern using the second photoresist pattern and the third gate electrode as a doping mask; Advancing n-pore implants into each polysilicon pattern region corresponding to the third gate electrode to form a third pocket implant region; Forming an interlayer insulating film having a semiconductor layer contact hole exposing the first to third ohmic contact layers of the first to third regions over the first to third gate electrodes and the exposed gate insulating film, respectively; Forming first to third source and drain electrodes on the interlayer insulating layer and in contact with each of the ohmic contact layers and spaced apart from each other; Forming a protective layer having a drain contact hole exposing the first drain electrode over the first to third source and drain electrodes; And a pixel electrode contacting the first drain electrode on the passivation layer and independent of each pixel area.

이때, 상기 제 1 내지 제 3 폴리실리콘 패턴 형성 후에는 제 1 저도즈량의 p- 불순물로써 채널도핑을 실시하는 단계를 더욱 포함한다. In this case, after the formation of the first to third polysilicon patterns, the method may further include performing channel doping with a first low dose of p- impurity.

또한, 상기 제 1 내지 제 3 포켓 임플란트 영역을 형성하는 단계는 기판을 포켓 임플란트 장비의 챔버 내부의 스테이지 위로 위치시키는 단계와; 상기 기판 표면과 이온 건의 이온 방출구가 상기 기판 표면을 기준으로 하여 제 1 경사각을 갖도록 상기 스테이지 또는 이온 건의 위치를 조절 한 후 상기 기판의 일측면에서 타측면쪽을 향하여 제 1 임플란트를 진행하는 단계와; 상기 이온 건 또는 스테이지를 이동 또는 회전시켜 상기 이온건의 방출구가 상기 기판의 타측면에서 일측면을 향하도록 위치시키고, 상기 이온 건의 이온 방출구와 기판의 표면이 제 2 경사각을 갖도록 조정한 후, 제 2 임플란트를 진행하는 단계를 포함하며, 이때, 상기 제 1 경사각은 0도 내지 90도 사이에서 결정되며, 상기 제 2 경사각은 90도 내지 180도 사이에서 결정되는 것이 바람직하다. In addition, forming the first to third pocket implant regions includes positioning a substrate over a stage inside a chamber of the pocket implant equipment; Adjusting the position of the stage or the ion gun such that the surface of the substrate and the ion emitter of the ion gun have a first inclination angle relative to the substrate surface, and then proceeding with the first implant from one side of the substrate toward the other side Wow; Move or rotate the ion gun or stage so that the outlet of the ion gun faces one side from the other side of the substrate, and adjust the ion outlet of the ion gun and the surface of the substrate to have a second inclination angle; It includes the step of proceeding two implants, wherein the first inclination angle is determined between 0 degrees and 90 degrees, the second inclination angle is preferably determined between 90 degrees and 180 degrees.

본 발명의 또 다른 실시예에 따른 제 2 특징을 갖는 액정표시장치용 어레이 기판의 제조 방법은 화상의 표시영역과 상기 표시영역의 외측으로 형성된 구동회로부가 정의되며, 상기 표시영역 내에 스위칭 소자를 포함하는 다수의 화소영역인 제 4 영역과, 상기 구동회로부에 n형 또는 p형 박막 트랜지스터가 형성되는 제 5 영역이 정의된 기판 상에 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층을 패터 닝하여 상기 제 4 및 제 5 영역에 제 4 및 제 5 폴리실리콘 패턴을 형성하는 단계와; 상기 제 4 및 제 5 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 4 및 제 5 폴리실리콘 패턴의 중앙부에 대응하여 제 4 및 제 5 게이트 전극을 형성하는 단계와; 상기 제 4 및 제 5 게이트 전극을 도핑 마스크로 하여 상기 제 4 및 제 5 폴리실리콘 패턴 내에 상기 제 4 및 제 5 게이트 전극 각각의 양측으로 제 4 및 제 5 오믹콘택층을 형성하는 단계와; 상기 제 4 및 제 5 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 포켓 임플란트를 진행하여 제 4 및 제 5 포켓 임플란트 영역을 각각 형성하는 단계와; 상기 제 4 및 제 5 게이트 전극 및 노출된 게이트 절연막 위로 상기 제 4 및 제 5 영역의 제 4 및 제 5 오믹콘택층을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며, 서로 이격하는 제 4 및 제 5 소스 및 드레인 전극을 형성하는 단계와; 상기 제 4 및 제 5 소스 및 드레인 전극 위로 상기 제 4 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 제 4 드레인 전극과 접촉하며 화소영역별로 독립된 화소전극을 포함한다. According to still another aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device having a second characteristic, wherein a display area of an image and a driving circuit part formed outside the display area are defined and include a switching element in the display area. Forming a polysilicon layer on a substrate on which a fourth region, which is a plurality of pixel regions, and a fifth region, in which an n-type or p-type thin film transistor is formed, are formed in the driving circuit; Patterning the polysilicon layer to form fourth and fifth polysilicon patterns in the fourth and fifth regions; Forming a gate insulating film over the fourth and fifth polysilicon patterns; Forming fourth and fifth gate electrodes on the gate insulating layer to correspond to central portions of the fourth and fifth polysilicon patterns; Forming fourth and fifth ohmic contact layers on both sides of each of the fourth and fifth gate electrodes in the fourth and fifth polysilicon patterns using the fourth and fifth gate electrodes as doping masks; Performing a pocket implant on each of the polysilicon pattern regions corresponding to the fourth and fifth gate electrodes to form fourth and fifth pocket implant regions, respectively; Forming an interlayer insulating film having semiconductor layer contact holes exposing the fourth and fifth ohmic contact layers of the fourth and fifth regions, respectively, over the fourth and fifth gate electrodes and the exposed gate insulating film; Forming fourth and fifth source and drain electrodes on the interlayer insulating layer, the fourth and fifth source and drain electrodes being in contact with each of the ohmic contact layers and spaced apart from each other; Forming a protective layer having a drain contact hole exposing the fourth drain electrode over the fourth and fifth source and drain electrodes; The pixel electrode may contact the fourth drain electrode on the passivation layer and include an independent pixel electrode for each pixel region.

이때, 상기 제 4 및 제 5 포켓 임플란트 영역을 형성하는 단계는 상기 제 4 및 제 5 오믹콘택층이 형성된 기판을 포켓 임플란트 장비의 챔버 내부의 스테이지 위로 위치시키는 단계와; 상기 기판 표면과 이온 건의 이온 방출구가 상기 기판 표면을 기준으로 하여 제 3 경사각을 갖도록 상기 스테이지 또는 이온 건의 위치를 조절 한 후 상기 기판의 일측면에서 타측면쪽을 향하여 제 1 포켓 임플란트를 진행 하는 단계와; 상기 이온 건 또는 스테이지를 이동 또는 회전시켜 상기 이온건의 방출구가 상기 기판의 타측면에서 일측면을 향하도록 위치시키고, 상기 이온 건의 이온 방출구와 기판의 표면이 제 4 경사각을 갖도록 조정한 후, 제 2 포켓 임플란트를 진행하는 단계를 포함한다. In this case, the forming of the fourth and fifth pocket implant regions may include placing the substrate on which the fourth and fifth ohmic contact layers are formed on a stage inside the chamber of the pocket implant apparatus; After adjusting the position of the stage or the ion gun so that the ion surface of the substrate surface and the ion emitter of the ion gun has a third inclination angle relative to the substrate surface, the first pocket implant from the one side of the substrate toward the other side Steps; Move or rotate the ion gun or stage so that the outlet of the ion gun faces one side from the other side of the substrate, and adjust the ion outlet of the ion gun and the surface of the substrate to have a fourth inclination angle; Proceeding with the two pocket implant.

또한, 상기 제 4, 5 영역에 형성된 박막트랜지스터가 n형인 경우, 상기 포켓 임플란트 영역은 저도즈량의 p 타입 불순물이, p형인 경우 저도즈량의 n 타입 불순물이 임플란트 되는 것이 특징이다. In the case where the thin film transistors formed in the fourth and fifth regions are n-type, the pocket implant region is implanted with a low dose amount of p-type impurity, and in the case of p-type, low dose amount of n-type impurity.

또한, 상기 제 4 경사각은 0도 내지 90도 사이에서 결정되며, 상기 제 5 경사각은 90도 내지 180도 사이에서 결정되는 것이 바람직하다. In addition, the fourth inclination angle is determined between 0 degrees and 90 degrees, and the fifth inclination angle is preferably determined between 90 degrees and 180 degrees.

또한, 본 발명의 실시예에 따른 제 1 및 제 2 특징을 갖는 액정표시장치용 어레이 기판의 제조 방법에 있어, 상기 폴리실리콘층을 형성하는 단계는 기판상에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 결정화하는 단계를 포함한다. In addition, in the method of manufacturing an array substrate for a liquid crystal display device having first and second characteristics according to an embodiment of the present invention, the forming of the polysilicon layer may include depositing amorphous silicon on the substrate to form an amorphous silicon layer. Forming; Crystallizing the amorphous silicon layer.

또한, 본 발명의 실시예에 따른 제 1 및 제 2 특징을 갖는 액정표시장치용 어레이 기판의 제조 방법에 있어, 상기 폴리실리콘층을 형성하기 이전에 상기 기판상에 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.In addition, the method of manufacturing an array substrate for a liquid crystal display device having the first and second features according to an embodiment of the present invention, further comprising the step of forming a buffer layer on the substrate before forming the polysilicon layer A manufacturing method of an array substrate for a liquid crystal display device.

본 발명의 또 다른 실시예에 따른 제 3 특징을 갖는 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 폴리실리콘 패턴을 형성하는 단계와; 상기 폴리실리콘 패턴이 형성된 기판을 포켓 임플란트 공정을 진행하여 상기 폴리실리콘 패턴의 상측 에지부 및 하측 에지부에 저도즈량의 p타입의 포켓 임플란트 영역을 형성하는 단계와; 상기 포켓 임플란트 영역이 형성된 폴리실리콘 패턴 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 폴리실리콘 패턴 중앙부에 상기 각각의 포켓 임플란트 영역을 가로지르는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 도핑 마스크로 하여 고도즈량의 도핑을 실시함으로써 상기 게이트 전극 양측으로 상기 폴리실리콘 패턴내에 오믹콘택층을 형성하는 단계와; 상기 게이트 전극 및 노출된 게이트 절연막 위로 상기 오믹콘택층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함한다. According to still another aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: forming a polysilicon pattern on the substrate; Performing a pocket implant process on the substrate on which the polysilicon pattern is formed to form a low-dose p-type pocket implant region on the upper and lower edge portions of the polysilicon pattern; Forming a gate insulating film on an entire surface of the polysilicon pattern on which the pocket implant region is formed; Forming a gate electrode in the center of the polysilicon pattern over the gate insulating layer, the gate electrode crossing each of the pocket implant regions; Forming an ohmic contact layer in the polysilicon pattern on both sides of the gate electrode by performing a high dose of doping using the gate electrode as a doping mask; Forming an interlayer insulating film having a semiconductor layer contact hole exposing the ohmic contact layer over the gate electrode and the exposed gate insulating film; And forming source and drain electrodes on the interlayer insulating layer, the source and drain electrodes being in contact with the ohmic contact layer and spaced apart from each other.

이때, 상기 폴리실리콘 패턴의 상측 에지부 및 하측 에지부에 저도즈량의 p타입의 포켓 임플란트 영역을 형성하는 단계는 상기 폴리실리콘 패턴이 형성된 기판을 포켓 임플란트 장치의 챔버내 스테이지 상에 위치시키는 단계와; 상기 챔버내에서 이온 건을 통해 상기 기판으로 입사되는 p타입 이온의 경사각을 조절하여 상기 폴리실리콘의 상측 에지부에 제 1 차 포켓 임플란트를 진행하는 단계와; 상기 스테이지 또는 이온 건을 이동 또는 회전시키고, 상기 p타입 이온이 기판에 입사되는 경사각을 조절한 후, 하측 에지부에 제 2 차 포켓 임플란트를 진행하는 단계를 포함한다.In this case, the step of forming a low-dose p-type pocket implant region on the upper edge portion and the lower edge portion of the polysilicon pattern may include placing the substrate on which the polysilicon pattern is formed on the stage in the chamber of the pocket implant device; ; Adjusting the inclination angle of p-type ions incident on the substrate through the ion gun in the chamber to advance the primary pocket implant on the upper edge portion of the polysilicon; Moving or rotating the stage or the ion gun, adjusting the inclination angle at which the p-type ion is incident on the substrate, and then performing a second pocket implant on the lower edge portion.

이하 도면을 참조하여 본 발명에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 대해 설명한다.Hereinafter, an array substrate for a liquid crystal display device using polysilicon according to the present invention will be described with reference to the drawings.

본 발명의 제 1 실시예에 있어서는 구동회로부에 CMOS형 인버터를 구비한 액정표시장치용 어레이 기판 및 그 제조 방법에 관한 것이다. The first embodiment of the present invention relates to an array substrate for a liquid crystal display device having a CMOS inverter and a method of manufacturing the same.

도 4는 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 화소영역에서의 스위칭 소자인 박막 트랜지스터의 단면도이며, 도 5는 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 구동회로 영역에서의 구동소자인 n형 및 p형 박막트랜지스터 각각의 단면도이다. 설명의 편의를 위해 화소영역의 박막트랜지스터 형성부를 제 1 영역(I), 구동회로부의 n형 및 p형 박막트랜지스터 형성부를 각각 제 2 및 제 3 영역(Ⅱ, Ⅲ)이라 정의한다.4 is a cross-sectional view of a thin film transistor which is a switching element in a pixel region of an array substrate for a liquid crystal display using polysilicon according to a first embodiment of the present invention, and FIG. 5 is a polysilicon according to a first embodiment of the present invention. Fig. 1 is a cross-sectional view of the n-type and p-type thin film transistors which are driving elements in the driving circuit region of the array substrate for a liquid crystal display using the same. For convenience of description, the thin film transistor forming portion of the pixel region is defined as the first region I and the n-type and p-type thin film transistor forming portions of the driving circuit portion as the second and third regions II and III, respectively.

도시한 바와 같이, 제 1 내지 제 3 영역이 정의된 기판상에 버퍼층이 형성되어 있으며, 상기 버퍼층 위로 각 영역에 있어 반도체층이 형성되어 있다. 이때, 상기 반도체층 중 n타입 박막트랜지스터가 형성될 영역 즉, 제 1 및 제 2 영역에 형성된 반도체층에는 그 중앙부에 순수 폴리실리콘 또는 p-의 제 1 도즈량으로 채널도핑된 액티브층이 형성되어 있으며, 상기 액티브층 양측으로 최외각부에는 n+의 고도즈량의 이온주입에 의해 도핑된 n형 오믹콘택층이 형성되어 있다. 또한, 본 발명의 가장 특징적인 것으로 상부의 게이트 전극의 양 끝단에 대응하며 상기 오믹콘택층 인접하여 제 2 도즈량의 p-도핑된 포켓 임플란트 영역이 형성되어 있다. 이때, 채널도핑을 위한 제 1 도즈량과 포켓 임플란트 형성을 위한 제 2 도즈량은 차이가 있으며, 상기 제 1 도즈량보다는 제 2 도즈량이 더 큰 것이 특징적인 것이다. As shown, a buffer layer is formed on a substrate on which first to third regions are defined, and a semiconductor layer is formed in each region over the buffer layer. At this time, an active layer channel-doped with pure polysilicon or a p- first dose of p- is formed in the center of the semiconductor layer, that is, in the semiconductor layer formed in the first and second regions, in which the n-type thin film transistor is to be formed. The n-type ohmic contact layer doped by ion implantation of a high amount of n + is formed at the outermost portions of both sides of the active layer. In addition, the most characteristic feature of the present invention is a p-doped pocket implant region having a second dose corresponding to both ends of the upper gate electrode and adjacent to the ohmic contact layer. At this time, the first dose for channel doping and the second dose for pocket implant formation are different, and the second dose is larger than the first dose.

상기 p타입의 불순물이 도핑된 p형 포켓 임플란트 영역을 상기 n형 박막트랜 지스터의 반도체층 내에 구비함으로써 접합영역 즉, 오믹콘택층에서의 액티브층으로 도핑된 n형 불순물이 확산됨으로써 상부의 게이트 전극에 의해 콘트롤 되어지는 영역이 좁아지는 것을 방지할 수 있는 것이다. The p-type pocket implant region doped with the p-type impurity is provided in the semiconductor layer of the n-type thin film transistor so that the n-type impurity doped into the active region in the junction region, that is, the ohmic contact layer, is diffused. It is possible to prevent the area to be controlled by the camera from narrowing.

또한, p형 박막트랜지스터가 형성될 영역 즉, 제 3 영역에 형성된 반도체층에 있어서는 게이트 전극의 양끝에 대응하여 순수 또는 채널 도핑된 액티브층 일부에 저도증량의 n-도핑된 n형 포켓 임플란트 영역이 형성되어 있는 것이 특징이다. 따라서, 제 3 영역의 반도체층은 중앙의 액티브층과 상기 액티브층과 접촉하며 양측으로 n형 포켓 임플란트 영역이 형성되어 있으며, 상기 양측의 p형 포켓 임플란트 영역 외각으로 p형 오믹콘택층으로 구성되는 것이 특징이다.Also, in the region where the p-type thin film transistor is to be formed, that is, the third region, a low-increase n-doped n-type pocket implant region is formed in a portion of the pure or channel doped active layer corresponding to both ends of the gate electrode. It is characterized by being formed. Therefore, the semiconductor layer of the third region is in contact with the center active layer and the active layer, and n-type pocket implant regions are formed on both sides, and the p-type ohmic contact layer is formed outside the p-type pocket implant regions on both sides. Is characteristic.

이렇게 제 1 내지 제 3 영역에 각각 구성되는 반도체층 내부에 액티브층과 오믹콘택층층 사이에 각 타입의 박막트랜지스터 형성을 위한 오믹콘택층과 도핑되는 불순물의 특성을 달리하는 즉, n형 오믹콘택층이 형성된 반도체층에는 p형이, p형 오믹콘택층이 형성된 반도체층에는 n형의 불순물을 임플란트하여 포켓 임플란트 영역을 구성함으로써 상기 오믹콘택층으로부터 액티브층으로의 도핑된 불순물의 확산에 의해 발생하는 여러 문제점(종래 기술에 언급함)을 어느 정도 방지할 수 있게 되는 것이다. Thus, the n-type ohmic contact layer, which is different from the ohmic contact layer for forming each type of thin film transistor and the doped impurities, is formed between the active layer and the ohmic contact layer layer in each of the first to third regions. P-type is formed in the formed semiconductor layer, and n-type impurity is implanted in the semiconductor layer in which the p-type ohmic contact layer is formed to form a pocket implant region, which is generated by diffusion of doped impurities from the ohmic contact layer into the active layer. Several problems (referred to in the prior art) can be prevented to some extent.

이때, 이러한 포켓 임플란트 영역의 형성은 마스크 공정을 별도로 진행하지 않고 단지 경사진 도핑을 실시함으로써 형성되므로 공정적으로 큰 부담이 되지 않으며, 제조된 완성품은 박막트랜지스터의 안정성 면에 있어서 매우 뛰어난 효과를 갖는 것이 특징이다.At this time, the formation of the pocket implant region is not a big burden in the process because it is formed by performing only inclined doping without proceeding the mask process separately, the finished product has a very excellent effect in terms of stability of the thin film transistor Is characteristic.

이후에는 전술한 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법에 대해서 설명한다. Hereinafter, a method of manufacturing the array substrate for a liquid crystal display device according to the first embodiment of the present invention will be described.

도 6a 내지 도 6j는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 화소영역 내의 스위칭 소자가 형성되는 부분에 대한 제조 공정에 따른 단면도이며, 도 7a 내지 도 7j는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 구동회로부의 구동소자가 형성되는 부분에 대한 제조 공정에 따른 단면도이다.6A to 6J are cross-sectional views illustrating a manufacturing process of a portion in which a switching element is formed in a pixel area of an array substrate for a liquid crystal display device according to a first embodiment of the present invention, and FIGS. 7A to 7J are views of the present invention. 1 is a cross-sectional view of a portion in which a driving element of a driving circuit unit of an array substrate for a liquid crystal display device is formed, according to a manufacturing process.

우선, 도 6a 및 도 7a에 도시한 바와 같이, 투명한 절연기판(101)에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 버퍼층(105)을 형성한다. 이때, 상기 버퍼층(105)을 형성하는 이유는 비정질 실리콘을 폴리 실리콘으로 재결정화 할 경우, 레이저 조사 등에 의해 발생하는 열로 인해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘의 막 특성이 저하되는 것을 방지하기 위함이다. 하지만 상기 버퍼층(105)은 생략할 수 있다. First, as shown in FIGS. 6A and 7A, a buffer layer 105 is formed by depositing silicon nitride (SiNx) or silicon oxide (SiO 2 ), which is an inorganic insulating material, on the transparent insulating substrate 101. In this case, the reason why the buffer layer 105 is formed is that when the amorphous silicon is recrystallized from polysilicon, alkali ions, for example, potassium ions (K +), present in the substrate 101 due to heat generated by laser irradiation or the like. , Sodium ions (Na +), etc., may be generated to prevent deterioration of the film properties of polysilicon by such alkali ions. However, the buffer layer 105 may be omitted.

다음, 상기 버퍼층(105)이 형성된 기판(101) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 전면에 형성하고, 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화한다. 이 후, 상기 폴리실리콘층(미도시)을 포토레지스트의 도포, 마스크를 이용한 노광, 현상, 패터닝하고자 하는 물질층의 식각 등 일련의 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 제 1 내지 제 3 영역(TrA)에 폴리실리콘의 제 1 내지 제 3 반도체층(110, 112, 114)을 각각 형성한다. 이후, 상기 제 1 내지 제 3 반도체층(110, 112, 114)이 형성된 기판(101) 전면에 p-의 저도즈량을 갖는 이온주입에 채널 도핑 실시한다. 이때, 상기 채널도핑은 전술한 바와 같이 제 1 내지 제 3 반도체층(110, 112, 114) 전면에 실시할 수도 있고, 좀 더 특성이 우수한 반도체층 형성을 위해서는 포토레지스트를 도포하고 이를 패터닝하여 상기 제 1 내지 제 3 반도체층(110, 112, 114) 상부로 그 중앙에 추후 공정에 의해 제 1 내지 제 3 반도체층(110, 112, 114)이 각각 형성되어야 할 부분에 대응해서는 포토레지스트층을 제거하고 그 외 부분에는 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴(미도시)을 도핑 마스크로 하여 상기 포토레지스트 패턴(미도시)이 형성되지 않은 제 1 내지 제 3 반도체층(110, 112, 114) 내에 채널도핑을 실시할 수도 있다. 이후, 상기 포토레지스트 패턴은 스트립하여 제거한다. Next, amorphous silicon (a-Si) is deposited on the substrate 101 on which the buffer layer 105 is formed, and formed on the entire surface, and an Excimer Laser Annealing (ELA) method or an sequential lateral solidification (SLS) method using an excimer laser. A crystallization method, a heat treatment method, or a crystallization process such as MILC (metal induced lateral crystallization) is performed to crystallize the amorphous silicon layer (not shown) into a polysilicon layer (not shown). Thereafter, the polysilicon layer (not shown) is patterned by performing a mask process including a series of processes such as application of a photoresist, exposure using a mask, development, and etching of the material layer to be patterned. Polysilicon first to third semiconductor layers 110, 112, and 114 are formed in regions TrA, respectively. Subsequently, channel doping is performed to ion implantation having a low dose of p − on the entire surface of the substrate 101 on which the first to third semiconductor layers 110, 112, and 114 are formed. In this case, the channel doping may be performed on the entire surface of the first to third semiconductor layers 110, 112, and 114 as described above. In order to form a semiconductor layer having more excellent characteristics, a photoresist may be applied and patterned. A photoresist layer may be formed to correspond to a portion where the first to third semiconductor layers 110, 112, and 114 are to be formed, respectively, by a later process on top of the first to third semiconductor layers 110, 112, and 114. After removing and forming a photoresist pattern on other portions, the first to third semiconductor layers 110 and 112 on which the photoresist pattern (not shown) is not formed using the photoresist pattern (not shown) as a doping mask. , Channel doping can also be performed in FIG. Thereafter, the photoresist pattern is stripped and removed.

이때, 전술한 채널도핑은 반드시 진행할 필요는 없으며, 생략될 수 있다. 본 발명의 제 1 실시예 및 도면에 있어서는 상기 채널도핑을 생략한 것을 보이고 있다. In this case, the aforementioned channel doping does not necessarily need to be performed, and may be omitted. In the first embodiment and the drawings of the present invention, the channel doping is omitted.

다음, 도 6b 및 도 7b에 도시한 바와 같이, 상기 제 1 내지 제 3의 반도체층(110, 112, 114)이 형성된 기판(101)위로 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 게이트 절연막(117)을 형성하고, 연속하여 상기 게이트 절연막(117) 위로 금속물질을 증착하여 금속층(미도시)을 형성한 후, 마스크 공정을 진행하여 상기 제 1 내지 제 3 영역(Ⅰ, Ⅱ, Ⅲ)의 각 반도체층(110, 112, 114)의 중앙부에 대응하여 제 1 내지 제 3 게이트 전극(122, 124, 126)을 형성한다. Next, as shown in FIGS. 6B and 7B, silicon nitride (SiNx) or silicon oxide, which is an inorganic insulating material, is formed on the entire surface of the substrate 101 on which the first to third semiconductor layers 110, 112, and 114 are formed. (SiO 2 ) is deposited to form a gate insulating film 117, and subsequently a metal material is deposited on the gate insulating film 117 to form a metal layer (not shown). The first to third gate electrodes 122, 124, and 126 are formed to correspond to the central portions of the semiconductor layers 110, 112, and 114 of the three regions I, II, and III.

다음, 도 6c 및 도 7c에 도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(122, 124, 126) 위로 전면에 포토레지스트를 도포하여 포토레지스트층을 형성하고, 이를 패터닝하여 제 3 영역(Ⅲ) 즉, p형 박막트랜지스터가 형성될 구동회로부의 p형 박막트랜지스터 형성 영역에 상기 제 3 반도체층(114)을 가리는 제 1 포토레지스트 패턴(191)을 형성하다. 이후, 상기 제 1 포토레지스트 패턴(191) 및 제 1 및 제 2 영역(Ⅰ, Ⅱ)에 있어서는 상기 제 1 및 제 2 게이트 전극(122, 124)을 도핑 마스크로 하여 고도즈량의 이온 주입에 의한 n+ 도핑을 실시함으로써 상기 제 1 및 제 2 영역(Ⅱ)에 각각 상기 제 1 및 제 2 게이트 전극(122, 124)을 사이에 두고 n형 오믹콘택층(110b, 112b)을 형성한다. 이때, 상기 n형 오믹콘택층(110b, 112b)이 형성된 제 1, 2 영역(Ⅰ, Ⅱ)의 반도체층(110, 112)에 있어서는 상기 각 n형 오믹콘택층(110b, 112b) 사이로 상기 제 1 및 제 2 게이트 전극(122, 124)에 대응하는 부분은 각각 액티브층(110a, 112a)을 이루게 된다. Next, as shown in FIGS. 6C and 7C, a photoresist is formed on the entire surface of the first to third gate electrodes 122, 124, and 126 to form a photoresist layer, and then patterned to form a third region ( III) That is, the first photoresist pattern 191 covering the third semiconductor layer 114 is formed in the p-type thin film transistor formation region of the driving circuit portion where the p-type thin film transistor is to be formed. Subsequently, in the first photoresist pattern 191 and the first and second regions I and II, the first and second gate electrodes 122 and 124 are used as doping masks to generate a high amount of ion implantation. By n + doping, n-type ohmic contact layers 110b and 112b are formed in the first and second regions II with the first and second gate electrodes 122 and 124 interposed therebetween. In this case, in the semiconductor layers 110 and 112 of the first and second regions (I and II) in which the n-type ohmic contact layers 110b and 112b are formed, the n-type ohmic contact layers 110b and 112b are disposed between the n-type ohmic contact layers 110b and 112b. Portions corresponding to the first and second gate electrodes 122 and 124 form the active layers 110a and 112a, respectively.

한편, p형 박막트랜지스터가 형성되는 제 3 영역(Ⅲ)에 있어서는 제 3 반도체층(114) 전체가 상기 포토레지스트 패턴(191)에 의해 도핑이 블록킹 됨으로써 여 전히 도핑되지 않은 폴리실리콘 상태를 유지하게 된다.On the other hand, in the third region (III) where the p-type thin film transistor is formed, the entire third semiconductor layer 114 is doped by the photoresist pattern 191 to maintain the undoped polysilicon state. do.

다음, 도 6d 및 도 7d에 도시한 바와 같이, 상기 제 1 및 제 2 영역(Ⅰ, Ⅱ)에 n형 오믹콘택층(110b, 112b)이 형성된 기판(101)을 포켓 임플란트 장비(미도시)의 챔버내 스테이지(미도시)로 이동시킨 후, 상기 스테이지(미도시)를 소정의 각도로 기울이거나 또는 이온을 방출하는 이온 건을 상기 기판에 대해 0도 내지 90도 사이의 경사각을 갖도록 기울인 상태에서 저도즈량의 p형 불순물을 상기 기판(101)상으로 임플란트하는 포켓 임플란트 공정을 진행함으로써 상기 제 1 및 제 2 반도체층(110, 112) 내의 상기 제 1 및 제 2 게이트 전극(122, 124) 각각의 양측면 일부에 대응하는 반도체층 영역에 p형의 제 1 및 제 2 포켓 임플란트 영역(110c, 112c)을 각각 형성한다. Next, as shown in FIGS. 6D and 7D, the substrate 101 on which the n-type ohmic contact layers 110b and 112b are formed in the first and second regions I and II is illustrated as a pocket implant device (not shown). After moving to an in-chamber stage (not shown), the stage (not shown) is tilted at a predetermined angle or an ion gun that emits ions is tilted to have an inclination angle between 0 and 90 degrees with respect to the substrate. The first and second gate electrodes 122 and 124 in the first and second semiconductor layers 110 and 112 by performing a pocket implant process to implant a low dose p-type impurity onto the substrate 101. The p-type first and second pocket implant regions 110c and 112c are formed in the semiconductor layer regions corresponding to portions of both side surfaces, respectively.

이때, 상기 포켓 임프란트 공정은 상기 기판(101)을 저도즈량의 이온을 방출하는 이온 건에 대해 소정의 경사각(θ1, θ2)을 갖도록 한 상태에서 진행됨으로써 상기 제 1 및 제 2 게이트 전극(122, 124)의 측면부를 향해 소정의 각도를 가지며 이온이 임플란트 됨으로써 상기 제 1 및 제 2 게이트 전극(122, 124) 양끝단의 소정 폭을 갖는 부분에 대응되는 액티브층 내에 소정 폭을 갖는 포켓 임플란트 영역(110c, 112c)을 형성하는 것이 가장 특징적인 것이 된다. 이때, 상기 기판(101)과 이온을 방출시키는 이온 건과의 각도(θ1, θ2)와 상기 이온을 가속시키기 위한 임플란트 에너지를 적절히 조절함으로써 상기 제 1 및 제 2 게이트 전극(122, 124)과 중첩되는 액티브층 내에 상기 포켓 임플란트 영역(110c, 112c)의 폭(w1)을 조정할 수 있다. In this case, the pocket implant process is performed in a state in which the substrate 101 has a predetermined inclination angle θ 1 , θ 2 with respect to an ion gun that emits low doses of ions. A pocket implant having a predetermined width in an active layer corresponding to a portion having a predetermined angle toward side surfaces of the first and second gate electrodes 122 and 124 having a predetermined angle toward side surfaces of the first and second gate electrodes 122 and 124. It is most characteristic to form the regions 110c and 112c. In this case, the first and second gate electrodes 122 and 124 may be adjusted by appropriately adjusting the angles θ 1 and θ 2 between the substrate 101 and the ion gun releasing ions and implant energy for accelerating the ions. The width w1 of the pocket implant regions 110c and 112c may be adjusted in the overlapping active layer.

또한, 상기 제 1 및 제 2 영역(Ⅰ, Ⅱ)에 p-의 포켓 임플란트 영역(110c, 112c)을 형성하기 위해서는 기판(101)과 이온 건이 이루는 경사각(θ1)을 0도에서 90도 사이의 값을 갖도록 적절히 조정한 후, 기판(101)의 우측면(즉, 기판(101)상에 추후 공정에서 상기 제 1 및 제 2 게이트 전극(122, 124)을 제 1 및 제 2 드레인 전극(도 6h와 도 7h의 140b, 143b)에서 바라보는 측면)에서 1차 포켓 임플란트를 진행함으로써 제 1, 2 영역(Ⅰ, Ⅱ)의 액티브층(110a, 112a) 내에 우측 끝단부분 즉 상기 n형 오믹콘택층(110b, 112b)과 접촉하는 부분에 제 1 포켓 임플란트 영역(110c1, 112c2)을 각각 형성하고, 연속하여 상기 기판(101)과 이온 건의 각도(θ2)를 기판(101)에 대해 90도 내지 180도 각도를 갖도록 조정한 후, 2차 포켓 임플란트를 진행하여 상기 각 액티브층(110a, 112a) 내의 좌측 끝단부에 제 2 포켓 임플란트 영역(110c2, 112c2)을 형성함으로써 상기 각각의 제 1 및 제 2 게이트 전극(122, 124)을 기준으로 소정폭(w1)을 갖는 우측 일끝단과 좌측 일끝단과 각각 중첩하는 액티브층(110a, 112) 영역에 각각 제 1, 2 포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))을 형성하는 것이다. In addition, in order to form p-pocket implant regions 110c and 112c in the first and second regions I and II, the inclination angle θ 1 formed between the substrate 101 and the ion gun is between 0 degrees and 90 degrees. After appropriately adjusted to have a value of, the first and second gate electrodes 122 and 124 are disposed on the right side of the substrate 101 (that is, on the substrate 101 in a later process). 6h and the first pocket implant in the side (viewed from 140b, 143b of FIG. 7h) to the right end portion in the active layers 110a and 112a of the first and second regions I and II, that is, the n-type ohmic contact. First pocket implant regions 110c1 and 112c2 are formed in portions in contact with the layers 110b and 112b, respectively, and the angles θ 2 of the substrate 101 and the ion gun are successively 90 degrees with respect to the substrate 101. After adjusting to have an angle of 180 to 180 degrees, the second pocket implant is advanced to the second pocket at the left end in each of the active layers 110a and 112a. By forming the implant regions 110c2 and 112c2, the active layer 110a overlapping the right and left ends having a predetermined width w1 based on the respective first and second gate electrodes 122 and 124, respectively. And the first and second pocket implant regions 110c1 and 110c2 and 112c1 and 112c2, respectively.

따라서, 제 1 및 제 2 반도체층(110, 112) 각각은 중앙의 액티브층(110a, 112a)과, 상기 액티브층(110a, 112a) 양측면으로 p-도핑된 포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))과, 상기 포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))의 외측으로 n형 오믹콘택층(110b, 112b)으로 구성 되어진 다.Accordingly, each of the first and second semiconductor layers 110 and 112 may have a central active layer 110a and 112a and a pocket implant region (110c1 and 110c2) p-doped to both sides of the active layers 110a and 112a. And 112c1 and 112c2, and n-type ohmic contact layers 110b and 112b to the outside of the pocket implant regions 110c1 and 110c2 and 112c1 and 112c2.

전술한 설명에 있어서는 n형 오믹콘택층(110b, 112b)을 형성한 후, 포켓 임플란트 공정을 진행한 것을 보이고 있으나, 상기 n형 오믹콘택층(110b, 112b)을 형성하기 전 포켓 임플란트 공정을 진행하여 상기 제 1 및 제 2 반도체층(110, 112) 내에 포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))을 먼저 형성하고, 이후 고도즈량의 n+ 이온주입에 의한 n형 오믹콘택층(110b, 112b)을 형성할 수도 있다. In the above description, although the n-type ohmic contact layers 110b and 112b are formed, the pocket implant process is shown. However, before the n-type ohmic contact layers 110b and 112b are formed, the pocket implant process is performed. Pocket implant regions (110c1, 110c2, 112c1, 112c2) are first formed in the first and second semiconductor layers 110 and 112, and then n-type ohmic contact layers are formed by implanting a high amount of n + ions. 110b and 112b may be formed.

다음, 도 6e 및 도 7e에 도시한 바와 같이, 상기 제 p-의 포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))이 형성된 기판(101) 상의 상기 제 3 영역(Ⅲ)에 남아있는 포토레지스트 패턴(도 7d의 191)을 스트립하여 제거한 후, 포토레지스트를 전면에 도포하고 이를 패터닝함으로서, 제 1 및 제 2 영역(Ⅰ, Ⅱ)에 있어서 상기 제 1 및 제 2 반도체층(110, 112)을 모두 덮는 제 2 포토레지스트 패턴(192)을 형성하고, p형 박막트랜지스터가 형성되는 제 3 영역(Ⅲ)에 있어서는 모두 제거하여 상기 제 3 게이트 전극(126) 및 그 주위의 게이트 절연막(117)을 노출시킨다.Next, as shown in FIGS. 6E and 7E, the third implant region (110c1, 110c2, 112c1, 112c2) is formed in the third region III on the substrate 101. The photoresist pattern 191 of FIG. 7D is removed by stripping, and then the photoresist is applied to the entire surface and patterned to thereby form the first and second semiconductor layers 110 in the first and second regions I and II. , The second photoresist pattern 192 covering all of the 112, and the third region (III) where the p-type thin film transistor is formed, are all removed to remove the third gate electrode 126 and the gate insulating layer around it. Expose (117).

이후, 상기 제 2 포토레지스트 패턴(192)과 상기 제 3 게이트 전극(126)을 도핑 마스크로 하여 상기 제 3 반도체층(126) 내에 상기 제 3 게이트 전극(126)의 양측으로 고도즈량의 p+ 이온주입에 의한 p형 오믹콘택층(114b)을 형성한다. 따라서, 전술한 p+도핑 공정에 의해 상기 제 3 영역(Ⅲ)의 제 3 반도체층(126)은 중앙의 순수 또는 저도즈량의 채널 도핑된 액티브층(114a)과, 그 양측으로 p형 오믹콘택층(114b)으로 구성 되어진다. Subsequently, a high amount of p + ions are formed on both sides of the third gate electrode 126 in the third semiconductor layer 126 using the second photoresist pattern 192 and the third gate electrode 126 as doping masks. The p-type ohmic contact layer 114b is formed by implantation. Accordingly, the third semiconductor layer 126 of the third region (III) by the aforementioned p + doping process includes a central pure or low dose channel doped active layer 114a and p-type ohmic contact layers on both sides thereof. It consists of 114b.

다음, 도 6f 및 도 7f에 도시한 바와 같이, 상기 제 3 반도체층(114) 내에 저도즈량의 n- 불순물을 임플란트 한다는 것 이외에는 차이없이 전술한 제 1 및 제 2 반도체층에 (p-)포켓 임플란트 영역((110c1, 110c2),(112c1, 112c2))을 형성한 방법과 동일한 방법으로 3 및 4 차 포켓 임플란트 공정을 진행하여, 상기 제 3 반도체층(114) 내의 상기 제 3 게이트 전극(126)의 양측 끝단 일부와 중첩하는 부분에 n-의 제 3 포켓 임플란트 영역(114c1, 114c2)을 형성한다. 상기 제 3 반도체층(110) 더욱 정확히는 상기 제 3 액티브층(114a) 내에 형성된 상기 제 3 포켓 임플란트 영역(114c1, 114c2)의 폭(w2) 또한 이온 방출 건과 기판간의 각도(θ3, θ4)와 임플란트 에너지를 적절히 조절함으로써 그 크기를 조절할 수 있다. 6F and 7F, the (p-) pockets of the above-described first and second semiconductor layers without difference except for implanting a low dose of n- impurity into the third semiconductor layer 114 are shown. The third and fourth pocket implant processes are performed in the same manner as the implant regions 110c1, 110c2 and 112c1 and 112c2 to form the third gate electrode 126 in the third semiconductor layer 114. The third pocket implant regions 114c1 and 114c2 of n− are formed at portions overlapping with both end portions of both ends). More specifically, the width w2 of the third pocket implant regions 114c1 and 114c2 formed in the third active layer 114a of the third semiconductor layer 110 and also the angles θ 3 and θ 4 between the ion emitting gun and the substrate. ) And the size of the implant can be controlled by adjusting the implant energy.

전술한 바, CMOS 인버터를 구동회로부에 구성한 액정표시장치용 어레이 기판의 제조에 있어, 상기 포켓 임플란트 공정은 새로운 마스크 공정의 추가없이 n형 또는 p형 오믹콘택층 형성을 위한 도핑 마스크인 포토레지스트 패턴을 그대로 이용하여 포켓 임플란트 마스크로 이용하여 진행됨으로써 공정적으로 종래대비 적은 부담을 가지며, 이러한 각 반도체층 내에 형성된 오믹콘택층과 그 성질을 달리하는 포켓 임플란트 영역을 형성함으로써 상기 오믹콘택층부터의 불순물 확산을 어느정도 중화시킴으로써 상기 반도체층 내의 캐리어의 폭주 및 문턱전압의 흔들림 등의 종래의 문제점 등을 효과적으로 해결할 수 있는 것이 특징이다. As described above, in the fabrication of an array substrate for a liquid crystal display device having a CMOS inverter configured in a driving circuit portion, the pocket implant process is a photoresist pattern that is a doping mask for forming an n-type or p-type ohmic contact layer without adding a new mask process. By using as it is to proceed as a pocket implant mask has a less burden than the conventional process, and the impurities from the ohmic contact layer by forming a pocket implant region that differs in properties and ohmic contact layer formed in each of these semiconductor layers By neutralizing the diffusion to some extent, the conventional problems such as congestion of the carrier and shaking of the threshold voltage in the semiconductor layer can be effectively solved.

다음, 도 6g 및 7g를 참조하면, 상기 제 3 영역(Ⅲ)의 제 3 반도체층(114) 내에 포켓 임플란트 영역(114c1, 114c2)이 형성된 기판(101) 상에 남아있는 제 2 포토레지스트 패턴(도 6f와 도 7f의 192)을 스트립하여 제거한 후, 상기 제 1 내지 3 게이트 전극(122, 124, 126) 및 노출된 게이트 절연막(117) 위로 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하여 층간절연막(130)을 형성하고, 이후 마스크 공정을 진행하여 상기 제 1 내지 제 3 게이트 전극(122, 124, 126) 양측으로 하부의 각 오믹콘택층(110b, 112b, 114b)에 대응되는 부분의 상기 층간절연막(130)과 게이트 절연막(117)을 일괄 또는 연속하여 패터닝함으로서 상기 제 1 내지 제 3 오믹콘택층(110b, 112b, 114b) 각각을 노출시키는 제 1 내지 제 3 반도체층 콘택홀((132a, 132b), (134a, 134b), (136a, 136b))을 형성한다. Next, referring to FIGS. 6G and 7G, the second photoresist pattern remaining on the substrate 101 on which the pocket implant regions 114c1 and 114c2 are formed in the third semiconductor layer 114 of the third region III is described. After stripping and removing 192 of FIGS. 6F and 7F, silicon nitride (SiNx) or silicon oxide (SiO 2 ) is formed on the entire surface of the first to third gate electrodes 122, 124, and 126 and the exposed gate insulating layer 117. To form an interlayer insulating layer 130 by depositing an inorganic insulating material, and then proceeding with a mask process, each of the ohmic contact layers 110b at the lower side to both sides of the first to third gate electrodes 122, 124, and 126. The first and third ohmic contact layers 110b, 112b, and 114b are exposed by collectively or continuously patterning the interlayer insulating film 130 and the gate insulating film 117 at portions corresponding to the portions 112b and 114b. To third semiconductor layer contact holes 132a and 132b, 134a and 134b and 136a and 136b.

다음, 도 6h와 도 7h에 도시한 바와 같이, 상기 제 1 내지 제 3 반도체층 콘택홀((132a, 132b), (134a, 134b), (136a, 136b))을 포함하는 층간절연막(130)이 형성된 기판(101) 상에, 금속물질을 증착하고 마스크 공정에 진행하여 패터닝함으로서 상기 제 1 내지 제 3 반도체층 콘택홀((132a, 132b), (134a, 134b), (136a, 136b))을 통해 제 1 내지 제 3 오믹콘택층(110b, 112b, 114b)과 각각 접촉하는 제 1 내지 제 3 소스 및 드레인 전극((140a, 140b), (143a, 143b), (146a, 146b))을 형성한다. Next, as shown in FIGS. 6H and 7H, the interlayer insulating layer 130 including the first to third semiconductor layer contact holes 132a and 132b, 134a and 134b and and 136a and 136b. The first to third semiconductor layer contact holes (132a, 132b, 134a, 134b, and 136a, 136b) by depositing a metal material on the formed substrate 101 and proceeding to patterning in a mask process. The first to third source and drain electrodes 140a, 140b, 143a, 143b, and 146a and 146b respectively contacting the first to third ohmic contact layers 110b, 112b and 114b through the Form.

다음, 도 6i 및 도 7i에 도시한 바와 같이, 상기 제 1 내지 제 3 소스 및 드레인 전극((140a, 140b), (143a, 143b), (146a, 146b))이 형성된 기판(101) 상에, 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하거나 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하여 보호층(150)을 형성하고, 마스크 공정을 진행하여 상기 보호층(150)을 패터닝함으로써 상기 제 1 영역(Ⅰ)의 제 1 드레인 전극(140b)을 노출시키는 드레인 콘택홀(153)을 형성한다. 이때, 구동회로부 영역인 제 2 및 제 3 영역(Ⅱ, Ⅲ)에 있어서는 상기 보호층(150) 내에 그 하부의 제 2, 3 드레인 전극(143b, 146b)을 노출시키는 드레인 콘택홀은 형성하지 않는다. Next, as shown in FIGS. 6I and 7I, on the substrate 101 on which the first to third source and drain electrodes 140a and 140b, 143a and 143b and 146a and 146b are formed. To form the protective layer 150 by depositing an inorganic insulating material, for example, silicon nitride (SiNx) or silicon oxide (SiO 2 ), or by coating benzocyclobutene (BCB) or photo acryl, which is an organic insulating material, The protective layer 150 is patterned through a mask process to form a drain contact hole 153 exposing the first drain electrode 140b of the first region (I). At this time, in the second and third regions II and III, which are the driving circuit unit regions, drain contact holes exposing the second and third drain electrodes 143b and 146b under the protective layer 150 are not formed. .

다음, 도 6j 및 도 7j에 도시한 바와 같이, 제 1 영역(Ⅰ)의 상기 드레인 콘택홀(153)을 포함하는 보호층(150)이 형성된 기판(101) 상에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면 증착한 후, 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(153)을 통해 상기 제 1 드레인 전극(140b)과 접촉하는 화소전극(160)을 각 화소영역별로 형성함으로서 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 완성한다. Next, as shown in FIGS. 6J and 7J, a transparent conductive material such as indium is formed on the substrate 101 on which the protective layer 150 including the drain contact hole 153 of the first region I is formed. A pixel in contact with the first drain electrode 140b through the drain contact hole 153 by depositing tin-oxide (ITO) or indium-zinc-oxide (IZO) and patterning the mask process The electrode 160 is formed for each pixel region to complete the array substrate for a liquid crystal display device according to the first embodiment of the present invention.

< 제 2 실시예 >Second Embodiment

본 발명의 제 1 실시예에서는 폴리실리콘을 이용함으로써 구동소자인 CMOS 소자를 구동회로부에 형성한 예를 보이고 있지만, 구동소자를 CMOS 소자로 구성하지 않고, p형 박막 트랜지스터로 이루어지는 PMOS 또는 n형 박막트랜지스터 이루어지는 NMOS로 구성할 경우, 즉, 구동회로부 및 화소부의 스위칭 및 구동 박막 트랜지스터를 p형 박막 트랜지스터로 형성하거나 또는 n형 박막 트랜지스터로 형성할 경우, 반도체층에 p+ 또는 n+ 도핑 중 어느 하나의 도핑만을 도핑 마스크로서의 포 토레지스트 패턴 형성없이 게이트 전극을 도핑 마스크로 하여 진행하여 p형 또는 n형 오믹콘택층을 형성하고, 연속하여 기판에 대해 소정의 각도로 기울여 진행하는 포켓 임플란트를 진행하여 상기 게이트 전극 양끝단과 대응되는 반도체층 내에 포켓 임플란트 영역을 형성하므로 전술한 제 1 실시예의 CMOS 인버터를 구동회로로 갖는 액정표시장치용 어레이 기판의 제조 방법보다 훨씬 단순한 공정을 진행함으로써 액정표시장치용 어레이 기판을 완성할 수 있다. In the first embodiment of the present invention, an example in which a CMOS element as a driving element is formed in the driving circuit portion by using polysilicon is shown, but the PMOS or n-type thin film made of a p-type thin film transistor is not formed as a CMOS element. In the case of an NMOS transistor, that is, when the switching circuit and the driving thin film transistor are formed of a p-type thin film transistor or an n-type thin film transistor, the semiconductor layer is doped with either p + or n + doping. Only the gate electrode is used as a doping mask to form a p-type or n-type ohmic contact layer without forming a photoresist pattern as a doping mask, and the pocket implant proceeds by continuously inclining at a predetermined angle with respect to the substrate. Pocket implant region is formed in the semiconductor layer corresponding to both ends of the electrode The liquid crystal display array substrate can be completed by performing a process much simpler than the manufacturing method of the liquid crystal display array substrate having the CMOS inverter of the first embodiment as a driving circuit.

이러한 제 2 실시예는 일례로서 NMOS 구조의 구동회로를 가져 n형 박막트랜지스터만을 형성하는 경우, 전술한 제 1 실시예에서 p형 박막트랜지스터 형성을 위한 공정 즉, p+도핑을 위한 도핑 마스크로서의 제 2 포토레지스트 패턴 형성 공정과, p+ 도핑 공정 및 n-의 포켓 임플란트 공정을 생략하면 상기 제 1 실시예의 공정과 동일하게 진행되므로 도면 첨부 및 그 설명은 생략한다.This second embodiment has an NMOS structure driving circuit as an example to form only an n-type thin film transistor. In the above-described first embodiment, the second embodiment is a process for forming a p-type thin film transistor, that is, a second doping mask for p + doping. If the photoresist pattern forming process, the p + doping process, and the n− pocket implant process are omitted, the process proceeds in the same manner as in the first embodiment, so that the accompanying drawings and description thereof will be omitted.

<제 3 실시예> Third Embodiment

본 발명의 제 3 실시예는 각 반도체층에 있어서, 포켓 임플란트 영역을 소스 및 드레인 전극과 접촉하는 오믹콘택층과 액티브층 사이에 형성한 제 1 및 제 2 실시예에서와는 달리, 상기 반도체층에 있어 평면적으로 상기 반도체층의 상부의 게이트 전극에 중첩되는 영역에 대응하여 상하측에 형성된 것을 특징으로 하고 있다. The third embodiment of the present invention differs from the first and second embodiments in which each of the semiconductor layers has a pocket implant region formed between the ohmic contact layer and the active layer in contact with the source and drain electrodes. It is characterized in that it is formed in the upper and lower sides corresponding to the region overlapping the gate electrode of the upper portion of the semiconductor layer in plan.

도 8은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판에 있어, 구동회로부 또는 화소영역 중 구동용 또는 스위칭 용 박막트랜지스터가 형성되는 부분에 대한 평면도이다. 8 is a plan view of a portion of a driving circuit unit or a pixel region in which a driving or switching thin film transistor is formed in an array substrate for a liquid crystal display device according to a third exemplary embodiment of the present invention.

도시한 바와 같이, 본 발명에 따른 액정표시장치용 어레이 기판(201)은 박막트랜지스터가 형성되는 부분(TrA)에 있어 게이트 전극(222)과 중첩되는 액티브층(210) 중 상측면과 하측면에 소정의 폭(w3)을 가지며 마치 상기 게이트 전극(222)을 가로지르며 상기 게이트 전극을 사이에 두고 형성된 오믹콘택층(210b1, 210b2)을 연결하듯이 포켓 임플란트 영역(210c1, 210c2)이 형성되어 있다. As illustrated, the liquid crystal display array substrate 201 according to the present invention has an upper side and a lower side of the active layer 210 overlapping with the gate electrode 222 in the portion TrA where the thin film transistor is formed. Pocket implant regions 210c1 and 210c2 are formed as if the ohmic contact layers 210b1 and 210b2 are formed to have a predetermined width w3 and cross the gate electrode 222 with the gate electrodes interposed therebetween. .

제 1 및 제 2 실시예에 있어서는 소스와 드레인 전극을 연결하는 반도체층 에 있어 캐리어의 이동하는 통로가 되는 채널(ch)의 길이 방향(x방향)에 대해 수직한 방향(y방향)으로 마치 채널(ch)내에 캐리어의 흐름을 막듯이 즉, 상기 오믹콘택층과 액티브층을 격리하듯 포켓 임플란트 영역이 형성되었으나(도 4 및 도 5 참조), 본 발명의 제 3 실시예에서는 포켓 임플란트 영역(210c1, 210c2)이 상기 채널(ch)의 길이 방향(x방향)과 평행하게 마치 서로 이격하는 이중 배선 구조로 상기 액티브층(210a)의 상하측 최외각에 형성된 것이 특징적인 것이다.In the first and second embodiments, in the semiconductor layer connecting the source and drain electrodes, it is as if the channel is perpendicular to the longitudinal direction (y direction) of the channel (ch), which is a channel for moving the carrier. The pocket implant region is formed as shown in (ch) to block the flow of the carrier, that is, to isolate the ohmic contact layer and the active layer (see FIGS. 4 and 5). However, in the third embodiment of the present invention, the pocket implant region 210c1 is formed. , 210c2 is formed in the upper and lower outermost sides of the active layer 210a in a double wiring structure spaced apart from each other in parallel with the longitudinal direction (x direction) of the channel (ch).

이렇게 반도체층(210) 중 액티브층(210a) 내의 상하측 최외각부에 캐리어의 흐름 방향과 평행하게 포켓 임플란트 영역(210c1, 210c2)을 형성함으로써 종래의 어레이 기판에 있어 섬형상 형태로 형성되는 반도체층에 기인하여 그 상부로 적층되는 게이트 절연막과 게이트 전극과의 단차로 인해 채널 폭 방향으로의 에지 영역에서 전계 집중(electric field crowding)이 발생하여 상기 영역에서의 문턱전압이 채널의 중앙부보다 낮아지게 되며, 이로 인해 채널 에지영역에서 박막트랜지스터가 비정상적으로 조기 턴 온(turn on)되는 현상이 발생하고 있는데, 이러한 문제들을 해결할 수 있게 되는 것이다.Thus, by forming pocket implant regions 210c1 and 210c2 in the upper and lower outermost portions of the active layer 210a in parallel with the flow direction of the carrier, the semiconductor layer 210 is formed in an island shape in a conventional array substrate. Due to the layer, a step between the gate insulating film and the gate electrode stacked thereon causes electric field crowding in the edge region in the channel width direction so that the threshold voltage in the region is lower than the center portion of the channel. As a result, abnormally early turn-on of the thin film transistor in the channel edge region occurs, and these problems can be solved.

즉, 채널(ch)의 상하측 에지 부분에 포켓 임플란트 영역(210c1, 210c2)을 형성하여 상기 부분에 있어서의 캐리어의 이동도를 낮춤으로써 박막 트랜지스터의 조기 턴 온(turn on) 현상을 억제하는 것이다. That is, the pocket implant regions 210c1 and 210c2 are formed in the upper and lower edge portions of the channel ch to reduce the mobility of carriers in the portions, thereby preventing premature turn-on of the thin film transistor. .

다음, 도 9a 내지 도 9e와 도 10a 내지 10e를 참조하여 본 발명의 제 3 실시예에 따른 액정표시장치용 어레기 기판의 제조 방법에 대해 설명한다.Next, a method of manufacturing an array substrate for a liquid crystal display according to a third embodiment of the present invention will be described with reference to FIGS. 9A to 9E and 10A to 10E.

도 9a 내지 도 9e는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 제조 공정별 단면도이며, 도 10a 내지 도 10e는 도 8을 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 제조 공정별 단면도이다.9A to 9E are cross-sectional views of manufacturing processes taken along the cutting line VII-VII of FIG. 8, and FIGS. 10A to 10E are manufacturing processes of the cutting parts of FIG. 8 along the cutting line VII-VII. It is a star cross section.

우선, 도 9a와 도 10a에 도시한 바와 같이, 기판(210) 상에 무기절연물질을 증착하여 버퍼층(205)을 형성한다. 이때, 상기 버퍼층(201)을 생략될 수 있다. First, as shown in FIGS. 9A and 10A, an inorganic insulating material is deposited on the substrate 210 to form a buffer layer 205. In this case, the buffer layer 201 may be omitted.

다음, 상기 버퍼층(201) 위로 비정질 실리콘(a-Si)을 전면에 증착하여 비정질 실리콘층(미도시)을 형성하고, 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화한다. Next, amorphous silicon (a-Si) is deposited on the buffer layer 201 to form an amorphous silicon layer (not shown), and an Excimer Laser Annealing (ELA) method or an sequential lateral solidification (SLS) crystal using an excimer laser is formed. The amorphous silicon layer (not shown) is crystallized into a polysilicon layer (not shown) by performing a crystallization process such as metallization, heat treatment, or MILC (metal induced lateral crystallization).

이후, 상기 폴리실리콘층(미도시) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시) 위로 투과영역과 차단영역을 갖는 마스크(미도시)를 위치시키고 노광한 후, 상기 노광된 포토레지스트층(미도시)을 현상액에 담구거나 상기 현상액을 스프레이 함으로써 박막트랜지스터 형성 영역에 대응하여 포토레지스트 패턴(미도시)을 형성한다.Thereafter, a photoresist is formed on the polysilicon layer (not shown) to form a photoresist layer (not shown), and a mask (not shown) having a transmission region and a blocking region is positioned on the photoresist layer (not shown). After exposure and exposure, the exposed photoresist layer (not shown) is immersed in a developer or sprayed to form a photoresist pattern (not shown) corresponding to the thin film transistor formation region.

다음, 상기 포토레지스트 패턴(미도시) 외부로 노출된 폴리실리콘층(미도시)을 식각함으로써 박막트랜지스터 형성 부분(TrA)에 섬형상의 반도체층(210)을 형성한다. 한편, 상기 박막트랜지스터 형성 부분(TrA) 이외의 영역에 있어서는 상리 폴리실리콘층(미도시)은 식각되어 그 하부의 버퍼층(205)을 노출시키게 된다. 이후, 상기 반도체층(210) 위로 남아있는 포토레지스트 패턴(미도시)을 스트립하여 제거함으로써 반도체층(210)을 외부로 노출시킨다.Next, an island-like semiconductor layer 210 is formed in the thin film transistor forming portion TrA by etching the polysilicon layer (not shown) exposed to the outside of the photoresist pattern (not shown). Meanwhile, in regions other than the thin film transistor forming portion TrA, an upper polysilicon layer (not shown) is etched to expose the lower buffer layer 205. Thereafter, the semiconductor layer 210 is exposed to the outside by stripping and removing the remaining photoresist pattern (not shown) on the semiconductor layer 210.

다음, 도 9b와 도 10b에 도시한 바와 같이, 상기 섬형상의 반도체층(210)이 형성된 기판(201)을 포켓 임플란트 장치(미도시)의 챔버 내부로 이동시킨 후, 상기 기판(201)과 이온을 방출시키는 이온 건(미도시)과의 각도(θ5)를 수직한 상태가 아닌 불순물이 상기 반도체층(210)의 일측면부에 집중적으로 임플란트 될 수 있도록 적절히 비스듬하게 조절한 후, p-의 포켓 임플란트 공정을 진행함으로써 상기 반도체층(201)의 일측 에지부에 제 1 포켓 임플란트 영역(210c1)을 형성한다.Next, as shown in FIGS. 9B and 10B, the substrate 201 on which the island-shaped semiconductor layer 210 is formed is moved into a chamber of a pocket implant device (not shown), and then the substrate 201 and After adjusting the angle (θ 5 ) with an ion gun (not shown) that emits ions at an appropriate angle so that impurities, which are not vertical, can be concentrated on one side of the semiconductor layer 210, p- The pocket implant process is performed to form the first pocket implant region 210c1 at one edge portion of the semiconductor layer 201.

이때, 비록 상기 반도체층(210)은 그 전면이 포켓 임플란트에 노출되지만, 상기 이온을 방출시키는 이온 건(미도시)과 기판(201) 상의 상기 반도체층(210)의 표면과 수직하지 않고, 0도와 90도 사이의 경사각(θ5) 가지고 있으므로 상기 섬형상의 반도체층(210)의 중앙부에는 거의 p- 이온이 임플란트 되지 않고, 상기 이온 건(미도시)으로부터 가까운 상기 반도체층(미도시)210의 에지 부분 또는 상기 기판(201)에 대해 수직한 상기 반도체층(210)의 측면부(SD1, SD2)에 집중적으로 임플란트 되어진다.At this time, although the front surface of the semiconductor layer 210 is exposed to the pocket implant, it is not perpendicular to the surface of the semiconductor layer 210 on the substrate 201 and the ion gun (not shown) for releasing the ions, 0 Since it has an inclination angle θ 5 between 90 degrees and almost no p- ions are implanted in the central portion of the island-like semiconductor layer 210, the semiconductor layer 210 is not close to the ion gun (not shown). Implants are concentrated on the edge portions of the semiconductor layers 210 and the side portions SD1 and SD2 of the semiconductor layer 210 perpendicular to the substrate 201.

이 경우, 상기 반도체층(210)내에 형성될 채널(ch)의 길이 방향(x방향)에 수직한 상측면부(SD1)에 대해 불순물이 입사되도록 상기 이온 건(미도시)이 위치하도록 하고, 적절히 상기 이온 건과 기판(201)과의 경사각(θ)을 조절한 후 제 1 차 포켓 임플란트를 진행하는 것이 바람직하다.In this case, the ion gun (not shown) is positioned so that impurities are incident on the upper surface portion SD1 perpendicular to the longitudinal direction (x direction) of the channel ch to be formed in the semiconductor layer 210. After adjusting the inclination angle θ of the ion gun and the substrate 201, it is preferable to proceed with the first pocket implant.

이후, 상기 제 1 차 포켓 임플란트 진행 후, 상기 이온의 위치를 상기 반도체층(210)내에 형성된 채널(ch)의 길이 방향(x방향)에 수직하게 상기 반도체층(210)의 하측면부(SD2)에 대해서 이온(p형 불순물)이 입사되도록 상기 이온 건(미도시)을 이동시키거나 또는 상기 기판(201)을 회전시켜 위치를 변경하고, 상기 이온건(미도시)과 기판(201)과의 경사각(θ6)을 90도 내지 180도 중 적절한 값을 갖도록 조정한 후, 제 2 차 임플란트를 진행함으로써 반도체층(210)의 하측면 에지부(SD2)에 제 2 포켓 임플란트 영역(210c2)을 형성한다.Subsequently, after the first pocket implant proceeds, the lower surface portion SD2 of the semiconductor layer 210 is perpendicular to a position (x direction) of a channel ch formed in the semiconductor layer 210. The ion gun (not shown) is moved so as to inject ions (p-type impurity) with respect to it, or the position is changed by rotating the substrate 201, and the ion gun (not shown) is connected to the substrate 201. After adjusting the inclination angle θ 6 to have an appropriate value between 90 degrees and 180 degrees, the second pocket implant region 210c2 is formed on the lower edge portion SD2 of the semiconductor layer 210 by proceeding with the second implant. Form.

다음, 도 9c와 도 10c에 도시한 바와 같이, 채널의 길이 방향(x방향)으로 나란하게 상기 반도체층(210) 상하측 에지부(SD1, SD2)에 포켓 임플란트 영역(210c1, 210c2)이 형성된 기판(201) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(217)을 형성하고, 상기 게이트 절연막(217) 위로 금속물질을 증착하고 이를 패터닝함으로써 상기 반도체층(210)의 중앙부로 상기 반도체층(210) 내에 형성되는 채널을 가로지르는 방향으로 게이트 전극(222)을 형성한다. Next, as illustrated in FIGS. 9C and 10C, pocket implant regions 210c1 and 210c2 are formed in upper and lower edge portions SD1 and SD2 of the semiconductor layer 210 in parallel with the channel in the longitudinal direction (x direction). By depositing an inorganic insulating material (SiO 2 ) or silicon nitride (SiNx) on the entire surface over the substrate 201 to form a gate insulating film 217, by depositing a metal material on the gate insulating film 217 and patterning it The gate electrode 222 is formed in a direction crossing the channel formed in the semiconductor layer 210 toward the center of the semiconductor layer 210.

다음, 상기 게이트 전극(222)을 도핑 마스크로 하여 기판(201) 전면에 고도 즈량의 이온주입에 의한 n+ 또는 p+ 도핑을 실시함으로써 상기 게이트 전극(222) 외부로 노출된 반도체층 영역에 오믹콘택층(210b)을 형성한다. 이때, 도면에 나타나지 않았지만, 이전 공정에서 형성된 포켓 임플란트 영역(210c1, 210c2) 중 상기 게이트 전극(222) 외부로 노출된 부분은 상기 포켓 임플란트의 도즈량보다 훨씬 더 큰 값(수십배에서 수천배)을 갖는 고도즈량의 이온주입에 의한 n+ 또는 p+의 도핑에 의해 카운터 도핑됨으로써 오믹콘택층(210b)으로 변경되어진다. 이때, 상기 게이트 전극(222)에 의해 n+ 또는 p+도핑되지 않은 영역은 액티브층(210a)과 포켓 임플란트 영역(210c1, 210c2)이 된다.Next, the ohmic contact layer is exposed to the semiconductor layer region exposed to the outside of the gate electrode 222 by performing the n + or p + doping by using a high amount of ion implantation on the entire surface of the substrate 201 using the gate electrode 222 as a doping mask. To form 210b. At this time, although not shown in the drawing, the portion of the pocket implants 210c1 and 210c2 formed in the previous process exposed to the outside of the gate electrode 222 has a much larger value (several to several thousand times) than the dose of the pocket implant. It is changed into the ohmic contact layer 210b by being counter-doped by doping of n + or p + by the high dose amount of ion implantation. In this case, the n + or p + doped region by the gate electrode 222 becomes the active layer 210a and the pocket implant regions 210c1 and 210c2.

다음, 도 9d와 도 10d에 도시한 바와 같이, 상기 게이트 전극(222)과 노출된 게이트 절연막(217) 위로 전면에 무기절연물질을 증착하여 층간절연막(230)을 형성한다. 또한, 연속하여 상기 층간절연막(230)과 그 하부의 게이트 절연막(217)을 연속 또는 일괄적으로 패터닝함으로써 상기 게이트 전극(222)을 사이에 두고 각각 형성된 오믹콘택층(210b)을 각각 노출시킨는 반도체층 콘택홀(232a, 232b)을 형성한다. Next, as shown in FIGS. 9D and 10D, an inorganic insulating material is deposited on the entire surface of the gate electrode 222 and the exposed gate insulating layer 217 to form an interlayer insulating layer 230. In addition, by successively or collectively patterning the interlayer insulating film 230 and the gate insulating film 217 below, the ohmic contact layer 210b formed between the gate electrodes 222 is exposed. The layer contact holes 232a and 232b are formed.

이후, 상기 노출된 오믹콘택층(232a, 232b)과 각각 접촉하며, 서로 이격하는 소스 및 드레인 전극(240, 241)을 상기 층간절연막(230) 위로 형성한다.Subsequently, source and drain electrodes 240 and 241 contacting the exposed ohmic contact layers 232a and 232b and spaced apart from each other are formed on the interlayer insulating layer 230.

다음, 도 9e와 도 10e에 도시한 바와 같이, 상기 소스 및 드레인 전극(240, 241)및 노출된 층간절연막(230) 위로 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하거나 또는 유기절연물질인 벤조사이클로부텐(BCB) 또 는 포토아크릴(photo acryl)을 도포하여 보호층(250)을 형성하고 연속하여 상기 보호층(250)에 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 전극(241)을 노출시키는 드레인 콘택홀(미도시)을 형성한다. 이 경우, 상기 드레인 콘택홀(미도시)은 화소영역 내에 구비되는 스위칭 소자인 박막트랜지스터에 대해서만 형성되는 것이며, 구동회로부의 구동소자로 이용되는 박막트랜지스터에 있어서는 형성하지 않는다. Next, as shown in FIGS. 9E and 10E, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) is disposed on the source and drain electrodes 240 and 241 and the exposed interlayer insulating film 230. Or by coating benzocyclobutene (BCB) or photo acryl, which is an organic insulating material, to form a protective layer 250 and subsequently patterning the mask by performing a mask process on the protective layer 250. A drain contact hole (not shown) exposing the drain electrode 241 is formed. In this case, the drain contact hole (not shown) is formed only for the thin film transistor which is a switching element provided in the pixel region, and is not formed in the thin film transistor used as the driving element of the driving circuit unit.

다음, 도면에는 나타나지 않았지만, 상기 드레인 콘택홀(미도시)을 포함하는 보호층(250)이 형성된 기판(201) 상에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면 증착한 후, 마스크 공정을 진행하여 이를 패터닝함으로써 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(241)과 접촉하는 화소전극(미도시)을 각 화소영역별로 형성함으로서 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판을 완성한다. Next, although not shown, a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc- is formed on the substrate 201 on which the protective layer 250 including the drain contact hole (not shown) is formed. After depositing the oxide (IZO) on the entire surface, a mask process is performed and patterned to form pixel electrodes (not shown) in contact with the drain electrodes 241 through the drain contact holes (not shown) for each pixel region. An array substrate for a liquid crystal display device according to a third embodiment of the present invention is completed.

이와 같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 게이트 전극에 의해 가려지는 반도체층의 액티브층에 저도즈량의 p-도핑된 포켓 임플란트 영역을 구비함으로써 고도즈량의 이온주입에 의해 도핑된 오믹콘택층으로터 액티브층으로 도핑된 이온이 확산됨으로써 발생하는 게이트와 드레인 또는 게이트와 소스 간의 커패시턴스의 상대적 비율이 커지게 되는 문제, 문턱전압의 흔들림, 채널 길이가 짧아짐에 의해 발생하는 드레인에 의해 유도된 장벽의 낮아짐에 의한 박막트 랜지스터의 조기 턴온(turn on) 현상 등의 문제를 방지하는 효과가 있다.As described above, the liquid crystal display array substrate according to the embodiment of the present invention has a low dose amount of p-doped pocket implant region in the active layer of the semiconductor layer covered by the gate electrode, thereby doping by high dose amount of ion implantation. Gate and drain caused by diffusion of ions doped from the ohmic contact layer into the active layer, or the relative ratio of the capacitance between the gate and the source increases, the threshold voltage fluctuates, and the drain caused by the shorter channel length. There is an effect of preventing problems such as early turn-on phenomenon of the thin film transistor due to the lowering of the barrier induced by the.

또한, 포켓 임플란트 영역을 반도체층 내에 형성함에 있어, 추가적인 마스크 공정없이 종래의 제조 방법에 따른 마스크 공정과 동일한 마스크 공정을 통해 이루어지도록 하는 바, 공정 효율성면에 있어 장점이 있다. In addition, when forming the pocket implant region in the semiconductor layer, it is made to be made through the same mask process as the mask process according to the conventional manufacturing method without an additional mask process, there is an advantage in terms of process efficiency.

Claims (19)

투명한 절연 기판 상에 폴리실리콘으로 형성되며, 그 중앙이 액티브층, 상기 액티브층 양측으로 고도즈량의 제 1 불순물을 포함하는 제 1 및 제 2 오믹콘택층, 상기 액티브층과 제 1 및 제 2 오믹콘택층 사이의 영역은 상기 제 1 및 제 2 오믹콘택층에 포함된 제 1 불순물과 그 특성을 달리하는 저도즈량의 제 2 불순물을 포함하는 제 1 및 제 2 포켓 임플란트 영역으로 구성된 반도체층과;It is formed of polysilicon on a transparent insulating substrate, the center of which is the active layer, the first and second ohmic contact layer containing a high amount of first impurities on both sides of the active layer, the active layer and the first and second ohmic A region between the contact layer includes a semiconductor layer including first and second pocket implant regions including first impurities included in the first and second ohmic contact layers and second doses having low doses having different characteristics; 상기 반도체층 위로 형성된 게이트 절연막과;A gate insulating film formed over the semiconductor layer; 상기 게이트 절연막 위로 상기 반도체층 내의 상기 액티브층과 포켓 임플란트 영역에 대응하여 구성된 게이트 전극과;A gate electrode formed on the gate insulating layer corresponding to the active layer and the pocket implant region in the semiconductor layer; 상기 게이트 전극 위로 상기 각 오믹콘택층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막과;An interlayer insulating film having a semiconductor layer contact hole exposing each ohmic contact layer over the gate electrode; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극Source and drain electrodes spaced apart from each other in contact with each of the ohmic contact layers on the interlayer insulating layer. 을 포함하는 액정표시장치용 어레이 기판.Array substrate for a liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 불순물이 n+특성인 경우 상기 제 2 불순물은 p-의 특성인 액정표시장치용 어레이 기판. And wherein if the first impurity is n +, the second impurity is p−. 제 1 항에 있어서, The method of claim 1, 상기 제 1 불순물이 p+특성인 경우 상기 제 2 불순물은 n-의 특성인 액정표시장치용 어레이 기판. And wherein if the first impurity is p +, the second impurity is n−. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 포켓 임플란트 영역은 상기 액티브층과 제 1 및 제 2 오믹콘택층을 완전히 격리시키는 구조인 액정표시장치용 어레이 기판. And the first and second pocket implant regions are configured to completely isolate the active layer from the first and second ohmic contact layers. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 포켓 임플란트 영역은 상기 액티브층을 최외각으로 가로지르며, 상기 액티브층을 사이로 서로 이격한 제 1 및 제 2 오믹콘택층과 그 양끝이 각각 접촉하는 구조로 형성된 액정표시장치용 어레이 기판. Wherein the first and second pocket implant regions traverse the active layer to the outermost portion and have a structure in which both ends of the first and second ohmic contact layers spaced apart from each other are in contact with each other. Array substrate. 화상의 표시영역과 상기 표시영역의 외측으로 형성된 구동회로부가 정의되며, 상기 표시영역 내에 스위칭 소자를 포함하는 다수의 화소영역인 제 1 영역과, 상기 구동회로부에 CMOS구조로서 n형 및 p형 박막 트랜지스터가 형성되는 제 2 및 제 3 영역이 정의된 기판 상에 폴리실리콘층을 형성하는 단계와;A display region of an image and a driving circuit portion formed outside the display region, the first region being a plurality of pixel regions including a switching element in the display region, and the n-type and p-type thin films as CMOS structures in the driving circuit portion. Forming a polysilicon layer on the substrate on which the second and third regions where the transistor is formed are defined; 상기 폴리실리콘층을 패터닝하여 상기 제 1 내지 제 3 영역에 제 1 내지 제 3 폴리실리콘 패턴을 형성하는 단계와;Patterning the polysilicon layer to form first to third polysilicon patterns in the first to third regions; 상기 제 1 내지 제 3 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와;Forming a gate insulating film over the first to third polysilicon patterns; 상기 게이트 절연막 위로 상기 제 1 내지 제 3 폴리실리콘 패턴의 중앙부에 대응하여 제 1 내지 제 3 게이트 전극을 형성하는 단계와;Forming first to third gate electrodes on the gate insulating layer to correspond to a central portion of the first to third polysilicon patterns; 상기 제 3 영역의 상기 제 3 폴리실리콘 패턴을 덮는 제 1 포토레지스트 패턴을 형성하는 단계와;Forming a first photoresist pattern covering the third polysilicon pattern in the third region; 상기 제 1 포토레지스트 패턴 및 제 1 및 제 2 게이트 전극을 도핑 마스크로 하여 상기 제 1 및 제 2 폴리실리콘 패턴 내에 상기 제 1 및 제 2 게이트 전극 각각의 양측으로 n형의 제 1 및 제 2 오믹콘택층을 각각 형성하는 단계와;N-type first and second ohmic on both sides of each of the first and second gate electrodes in the first and second polysilicon patterns, using the first photoresist pattern and the first and second gate electrodes as doping masks; Forming contact layers, respectively; 상기 제 1 및 제 2 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 p-의 포켓 임플란트를 진행하여 제 1 및 제 2 포켓 임플란트 영역을 각각 형성하는 단계와;P- pocket implants are formed in respective polysilicon pattern regions corresponding to the first and second gate electrodes to form first and second pocket implant regions, respectively; 제 1 및 제 2 영역의 제 1 및 제 2 폴리실리콘 패턴을 덮는 제 2 포토레지스트 패턴을 형성하는 단계와;Forming a second photoresist pattern covering the first and second polysilicon patterns of the first and second regions; 상기 제 2 포토레지스트 패턴 및 제 3 게이트 전극을 도핑 마스크로 하여 상기 제 3 폴리실리콘 패턴 내에 상기 제 3 게이트 전극 양측으로 p형의 제 3 오믹콘택층을 형성하는 단계와;Forming a p-type third ohmic contact layer on both sides of the third gate electrode in the third polysilicon pattern using the second photoresist pattern and the third gate electrode as a doping mask; 상기 제 3 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 n-의 포켓 임플란트를 진행하여 제 3 포켓 임플란트 영역을 형성하는 단계와;Advancing n-pore implants into each polysilicon pattern region corresponding to the third gate electrode to form a third pocket implant region; 상기 제 1 내지 제 3 게이트 전극 및 노출된 게이트 절연막 위로 상기 제 1 내지 제 3 영역의 제 1 내지 제 3 오믹콘택층을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;Forming an interlayer insulating film having a semiconductor layer contact hole exposing the first to third ohmic contact layers of the first to third regions over the first to third gate electrodes and the exposed gate insulating film, respectively; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며, 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극을 형성하는 단계와; Forming first to third source and drain electrodes on the interlayer insulating layer and in contact with each of the ohmic contact layers and spaced apart from each other; 상기 제 1 내지 제 3 소스 및 드레인 전극 위로 상기 제 1 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;Forming a protective layer having a drain contact hole exposing the first drain electrode over the first to third source and drain electrodes; 상기 보호층 위로 상기 제 1 드레인 전극과 접촉하며 화소영역별로 독립된 화소전극A pixel electrode contacting the first drain electrode on the passivation layer and independent of each pixel area 을 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 6 항에 있어서, The method of claim 6, 상기 제 1 내지 제 3 폴리실리콘 패턴 형성 후에는 제 1 저도즈량의 p- 불순물로써 채널도핑을 실시하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.And after the first to third polysilicon patterns are formed, performing channel doping with a first low dose of p- impurity. 제 6 항에 있어서, The method of claim 6, 상기 제 1 내지 제 3 포켓 임플란트 영역을 형성하는 단계는Forming the first to third pocket implant regions 기판을 포켓 임플란트 장비의 챔버 내부의 스테이지 위로 위치시키는 단계와;Positioning the substrate over a stage inside a chamber of the pocket implant equipment; 상기 기판 표면과 이온 건의 이온 방출구가 상기 기판 표면을 기준으로 하여 제 1 경사각을 갖도록 상기 스테이지 또는 이온 건의 위치를 조절 한 후 상기 기판의 일측면에서 타측면쪽을 향하여 제 1 임플란트를 진행하는 단계와;Adjusting the position of the stage or the ion gun such that the surface of the substrate and the ion emitter of the ion gun have a first inclination angle relative to the substrate surface, and then proceeding with the first implant from one side of the substrate toward the other side Wow; 상기 이온 건 또는 스테이지를 이동 또는 회전시켜 상기 이온건의 방출구가 상기 기판의 타측면에서 일측면을 향하도록 위치시키고, 상기 이온 건의 이온 방출구와 기판의 표면이 제 2 경사각을 갖도록 조정한 후, 제 2 임플란트를 진행하는 단계Move or rotate the ion gun or stage so that the outlet of the ion gun faces one side from the other side of the substrate, and adjust the ion outlet of the ion gun and the surface of the substrate to have a second inclination angle; 2 stages of implant 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 제 1 경사각은 0도 내지 90도 사이에서 결정되는 액정표시장치용 어레이 기판의 제조 방법.And the first inclination angle is determined between 0 degrees and 90 degrees. 제 8 항에 있어서,The method of claim 8, 상기 제 2 경사각은 90도 내지 180도 사이에서 결정되는 액정표시장치용 어레이 기판의 제조 방법.And the second inclination angle is determined between 90 and 180 degrees. 화상의 표시영역과 상기 표시영역의 외측으로 형성된 구동회로부가 정의되며, 상기 표시영역 내에 스위칭 소자를 포함하는 다수의 화소영역인 제 4 영역과, 상기 구동회로부에 n형 또는 p형 박막 트랜지스터가 형성되는 제 5 영역이 정의된 기판 상에 폴리실리콘층을 형성하는 단계와;A display area of an image and a driving circuit portion formed outside the display area are defined, and a fourth region which is a plurality of pixel regions including switching elements in the display region, and an n-type or p-type thin film transistor are formed in the driving circuit portion Forming a polysilicon layer on a substrate on which a fifth region to be defined is defined; 상기 폴리실리콘층을 패터닝하여 상기 제 4 및 제 5 영역에 제 4 및 제 5 폴리실리콘 패턴을 형성하는 단계와;Patterning the polysilicon layer to form fourth and fifth polysilicon patterns in the fourth and fifth regions; 상기 제 4 및 제 5 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계와;Forming a gate insulating film over the fourth and fifth polysilicon patterns; 상기 게이트 절연막 위로 상기 제 4 및 제 5 폴리실리콘 패턴의 중앙부에 대응하여 제 4 및 제 5 게이트 전극을 형성하는 단계와;Forming fourth and fifth gate electrodes on the gate insulating layer to correspond to central portions of the fourth and fifth polysilicon patterns; 상기 제 4 및 제 5 게이트 전극을 도핑 마스크로 하여 상기 제 4 및 제 5 폴리실리콘 패턴 내에 상기 제 4 및 제 5 게이트 전극 각각의 양측으로 제 4 및 제 5 오믹콘택층을 형성하는 단계와;Forming fourth and fifth ohmic contact layers on both sides of each of the fourth and fifth gate electrodes in the fourth and fifth polysilicon patterns using the fourth and fifth gate electrodes as doping masks; 상기 제 4 및 제 5 게이트 전극에 대응하는 각각의 폴리실리콘 패턴 영역에 포켓 임플란트를 진행하여 제 4 및 제 5 포켓 임플란트 영역을 각각 형성하는 단계 와;Performing a pocket implant on each of the polysilicon pattern regions corresponding to the fourth and fifth gate electrodes to form fourth and fifth pocket implant regions, respectively; 상기 제 4 및 제 5 게이트 전극 및 노출된 게이트 절연막 위로 상기 제 4 및 제 5 영역의 제 4 및 제 5 오믹콘택층을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;Forming an interlayer insulating film having semiconductor layer contact holes exposing the fourth and fifth ohmic contact layers of the fourth and fifth regions, respectively, over the fourth and fifth gate electrodes and the exposed gate insulating film; 상기 층간절연막 위로 상기 각 오믹콘택층과 각각 접촉하며, 서로 이격하는 제 4 및 제 5 소스 및 드레인 전극을 형성하는 단계와; Forming fourth and fifth source and drain electrodes on the interlayer insulating layer, the fourth and fifth source and drain electrodes being in contact with each of the ohmic contact layers and spaced apart from each other; 상기 제 4 및 제 5 소스 및 드레인 전극 위로 상기 제 4 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;Forming a protective layer having a drain contact hole exposing the fourth drain electrode over the fourth and fifth source and drain electrodes; 상기 보호층 위로 상기 제 4 드레인 전극과 접촉하며 화소영역별로 독립된 화소전극A pixel electrode contacting the fourth drain electrode on the passivation layer and independent of each pixel area 을 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 11 항에 있어서, The method of claim 11, 상기 제 4 및 제 5 포켓 임플란트 영역을 형성하는 단계는Forming the fourth and fifth pocket implant regions 상기 제 4 및 제 5 오믹콘택층이 형성된 기판을 포켓 임플란트 장비의 챔버 내부의 스테이지 위로 위치시키는 단계와;Positioning the substrates on which the fourth and fifth ohmic contact layers are formed onto a stage in a chamber of a pocket implant device; 상기 기판 표면과 이온 건의 이온 방출구가 상기 기판 표면을 기준으로 하여 제 3 경사각을 갖도록 상기 스테이지 또는 이온 건의 위치를 조절 한 후 상기 기판의 일측면에서 타측면쪽을 향하여 제 1 포켓 임플란트를 진행하는 단계와;After adjusting the position of the stage or the ion gun such that the surface of the substrate and the ion outlet of the ion gun has a third inclination angle with respect to the substrate surface, the first pocket implant is directed from one side of the substrate toward the other side Steps; 상기 이온 건 또는 스테이지를 이동 또는 회전시켜 상기 이온건의 방출구가 상기 기판의 타측면에서 일측면을 향하도록 위치시키고, 상기 이온 건의 이온 방출구와 기판의 표면이 제 4 경사각을 갖도록 조정한 후, 제 2 포켓 임플란트를 진행하는 단계Move or rotate the ion gun or stage so that the outlet of the ion gun faces one side from the other side of the substrate, and adjust the ion outlet of the ion gun and the surface of the substrate to have a fourth inclination angle; 2 steps to proceed with a pocket implant 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 11 항에 있어서, The method of claim 11, 상기 제 4, 5 영역에 형성된 박막트랜지스터가 n형인 경우, 상기 포켓 임플란트 영역은 저도즈량의 p 타입 불순물이, p형인 경우 저도즈량의 n 타입 불순물이 임플란트 되는 액정표시장치용 어레이 기판의 제조 방법. The thin film transistor formed in the fourth and fifth regions is n-type, wherein the pocket implant region is implanted with a low dose amount of p-type impurity, and in the case of p-type, low dose amount of n-type impurity. 제 11 항에 있어서, The method of claim 11, 상기 제 4 경사각은 0도 내지 90도 사이에서 결정되는 액정표시장치용 어레이 기판의 제조 방법. And said fourth inclination angle is determined between 0 degrees and 90 degrees. 제 11 항에 있어서, The method of claim 11, 상기 제 5 경사각은 90도 내지 180도 사이에서 결정되는 액정표시장치용 어 레이 기판의 제조 방법. And a fifth inclination angle is determined between 90 degrees and 180 degrees. 제 6 항 또는 제 11 항에 있어서,The method according to claim 6 or 11, wherein 상기 폴리실리콘층을 형성하는 단계는Forming the polysilicon layer 기판상에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하는 단계와;Depositing amorphous silicon on the substrate to form an amorphous silicon layer; 상기 비정질 실리콘층을 결정화하는 단계Crystallizing the amorphous silicon layer 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 6 항 또는 제 11 항에 있어서,The method according to claim 6 or 11, wherein 상기 폴리실리콘층을 형성하기 이전에 상기 기판상에 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.A method of manufacturing an array substrate for a liquid crystal display device, further comprising forming a buffer layer on the substrate prior to forming the polysilicon layer. 기판 상에 폴리실리콘 패턴을 형성하는 단계와;Forming a polysilicon pattern on the substrate; 상기 폴리실리콘 패턴이 형성된 기판을 포켓 임플란트 공정을 진행하여 상기 폴리실리콘 패턴의 상측 에지부 및 하측 에지부에 저도즈량의 p타입의 포켓 임플란트 영역을 형성하는 단계와;Performing a pocket implant process on the substrate on which the polysilicon pattern is formed to form a low-dose p-type pocket implant region on the upper and lower edge portions of the polysilicon pattern; 상기 포켓 임플란트 영역이 형성된 폴리실리콘 패턴 위로 전면에 게이트 절 연막을 형성하는 단계와;Forming a gate insulating film on a front surface of the polysilicon pattern on which the pocket implant region is formed; 상기 게이트 절연막 위로 상기 폴리실리콘 패턴 중앙부에 상기 각각의 포켓 임플란트 영역을 가로지르는 게이트 전극을 형성하는 단계와;Forming a gate electrode in the center of the polysilicon pattern over the gate insulating layer, the gate electrode crossing each of the pocket implant regions; 상기 게이트 전극을 도핑 마스크로 하여 고도즈량의 도핑을 실시함으로써 상기 게이트 전극 양측으로 상기 폴리실리콘 패턴내에 오믹콘택층을 형성하는 단계와;Forming an ohmic contact layer in the polysilicon pattern on both sides of the gate electrode by performing a high dose of doping using the gate electrode as a doping mask; 상기 게이트 전극 및 노출된 게이트 절연막 위로 상기 오믹콘택층을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;Forming an interlayer insulating film having a semiconductor layer contact hole exposing the ohmic contact layer over the gate electrode and the exposed gate insulating film; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계Forming source and drain electrodes on the interlayer insulating layer, the source and drain electrodes being in contact with the ohmic contact layer and spaced apart from each other; 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 18 항에 있어서,The method of claim 18, 상기 폴리실리콘 패턴의 상측 에지부 및 하측 에지부에 저도즈량의 p타입의 포켓 임플란트 영역을 형성하는 단계는Forming a low-dose p-type pocket implant region in the upper and lower edge portions of the polysilicon pattern is 상기 폴리실리콘 패턴이 형성된 기판을 포켓 임플란트 장치의 챔버내 스테이지 상에 위치시키는 단계와;Placing the substrate on which the polysilicon pattern is formed on a stage in a chamber of a pocket implant device; 상기 챔버내에서 이온 건을 통해 상기 기판으로 입사되는 p타입 이온의 경사각을 조절하여 상기 폴리실리콘의 상측 에지부에 제 1 차 포켓 임플란트를 진행하 는 단계와;Adjusting the inclination angle of p-type ions incident on the substrate through the ion gun in the chamber to advance the primary pocket implant on the upper edge portion of the polysilicon; 상기 스테이지 또는 이온 건을 이동 또는 회전시키고, 상기 p타입 이온이 기판에 입사되는 경사각을 조절한 후, 하측 에지부에 제 2 차 포켓 임플란트를 진행하는 단계Moving or rotating the stage or ion gun, adjusting the inclination angle at which the p-type ion is incident on the substrate, and then proceeding to the second edge implant in the lower edge portion; 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a.
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