JPH08328949A - 記憶装置 - Google Patents
記憶装置Info
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- JPH08328949A JPH08328949A JP7139027A JP13902795A JPH08328949A JP H08328949 A JPH08328949 A JP H08328949A JP 7139027 A JP7139027 A JP 7139027A JP 13902795 A JP13902795 A JP 13902795A JP H08328949 A JPH08328949 A JP H08328949A
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Abstract
(57)【要約】
【目的】 データ転送レートが高く、かつ低価格の記憶
装置を提供する。 【構成】 図示しないＣＰＵは、アクセス速度が遅いＤ
ＲＡＭ２とアクセス速度が速いＳＲＡＭ３に同時にアク
セスし、４ビットのデータのうちの最初の１ビットのデ
ータをＳＲＡＭ３から読出すとともに、他の３ビットの
データをＤＲＡＭ２から読出す。したがって、４ビット
のデータのすべてをＳＲＡＭ３から読出す場合に比べ、
高価格のＳＲＡＭ３の容量が小さくてすみ、データ転送
レートが低下することもない。
装置を提供する。 【構成】 図示しないＣＰＵは、アクセス速度が遅いＤ
ＲＡＭ２とアクセス速度が速いＳＲＡＭ３に同時にアク
セスし、４ビットのデータのうちの最初の１ビットのデ
ータをＳＲＡＭ３から読出すとともに、他の３ビットの
データをＤＲＡＭ２から読出す。したがって、４ビット
のデータのすべてをＳＲＡＭ３から読出す場合に比べ、
高価格のＳＲＡＭ３の容量が小さくてすみ、データ転送
レートが低下することもない。
Description
【０００１】
【産業上の利用分野】この発明は記憶装置に関し、特
に、ｎビット単位でデータを読出すことが可能な記憶装
置に関する。
に、ｎビット単位でデータを読出すことが可能な記憶装
置に関する。
【０００２】
【従来の技術】図９は、従来のコンピュータの構成を示
すブロック図である。図９において、このコンピュータ
は、中央処理装置（以下、ＣＰＵと称す）３０およびダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
称す）３１を備える。ＣＰＵ３０は、制御信号／ＲＡ
Ｓ，／ＣＡＳ、アドレス信号Ａｄｄ．およびデータＤｉ
ｎをＤＲＡＭ３１に与える。ＤＲＡＭ３１は、それらの
信号に応答してデータＤｉｎの書込およびデータＤｏｕ
ｔの読出を行なう。
すブロック図である。図９において、このコンピュータ
は、中央処理装置（以下、ＣＰＵと称す）３０およびダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
称す）３１を備える。ＣＰＵ３０は、制御信号／ＲＡ
Ｓ，／ＣＡＳ、アドレス信号Ａｄｄ．およびデータＤｉ
ｎをＤＲＡＭ３１に与える。ＤＲＡＭ３１は、それらの
信号に応答してデータＤｉｎの書込およびデータＤｏｕ
ｔの読出を行なう。
【０００３】図１０は、図９に示したコンピュータのＤ
ＲＡＭ３１の連続読出動作を示すタイムチャートであ
る。時刻ｔ０に制御信号／ＲＡＳが「Ｌ」レベルに立下
がると、ロウアドレスＸ０が取込まれ、制御信号／ＣＡ
Ｓが「Ｌ」レベルに立下がるごとにコラムアドレスＹ０
〜Ｙ３が取込まれる。信号ｔ０からアクセス時間ｔRAC
経過後に最初のアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、他のアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデー
タＤ１〜Ｄ３はデータＤ０と同じページに存在するので
アクセス時間ｔRAC よりも短い時間ｔC 間隔で順に出力
される。なお、アクセス時間ｔRAC はｔC の１．５〜２
倍である。
ＲＡＭ３１の連続読出動作を示すタイムチャートであ
る。時刻ｔ０に制御信号／ＲＡＳが「Ｌ」レベルに立下
がると、ロウアドレスＸ０が取込まれ、制御信号／ＣＡ
Ｓが「Ｌ」レベルに立下がるごとにコラムアドレスＹ０
〜Ｙ３が取込まれる。信号ｔ０からアクセス時間ｔRAC
経過後に最初のアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、他のアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデー
タＤ１〜Ｄ３はデータＤ０と同じページに存在するので
アクセス時間ｔRAC よりも短い時間ｔC 間隔で順に出力
される。なお、アクセス時間ｔRAC はｔC の１．５〜２
倍である。
【０００４】図１１は、従来の他のコンピュータの構成
を示すブロック図である。図１１において、このコンピ
ュータは、ＣＰＵ４０およびメモリ装置４３を備える。
メモリ装置４３は、アクセス速度が遅い大容量のＤＲＡ
Ｍ４１と、アクセス速度が速い小容量のＳＲＡＭ４２と
で階層構成されている。ＳＲＡＭ４２は、アクセス頻度
が高いデータを保持するキャッシュメモリとして機能す
る。
を示すブロック図である。図１１において、このコンピ
ュータは、ＣＰＵ４０およびメモリ装置４３を備える。
メモリ装置４３は、アクセス速度が遅い大容量のＤＲＡ
Ｍ４１と、アクセス速度が速い小容量のＳＲＡＭ４２と
で階層構成されている。ＳＲＡＭ４２は、アクセス頻度
が高いデータを保持するキャッシュメモリとして機能す
る。
【０００５】ＣＰＵ４０は、制御信号／ＲＡＳ，／ＣＡ
Ｓ、アドレス信号Ａｄｄ．１およびデータＤｉｎ１をＤ
ＲＡＭ４１に与える。ＤＲＡＭ４１は、それらの信号に
応答してデータＤｉｎ１の書込およびデータＤｏｕｔ１
の読出を行なう。また、ＣＰＵ４０は、制御信号／Ｃ
Ｓ、アドレス信号Ａｄｄ．２およびデータＤｉｎ２をＳ
ＲＡＭ４２に与える。ＳＲＡＭ４２は、それらの信号に
応答してデータＤｉｎ２の書込およびデータＤｏｕｔ２
の読出を行なう。キャッシュヒットするとすべてのデー
タがＳＲＡＭ４２から読出され、キャッシュミスすると
すべてのデータがＤＲＡＭ４１から読出される。
Ｓ、アドレス信号Ａｄｄ．１およびデータＤｉｎ１をＤ
ＲＡＭ４１に与える。ＤＲＡＭ４１は、それらの信号に
応答してデータＤｉｎ１の書込およびデータＤｏｕｔ１
の読出を行なう。また、ＣＰＵ４０は、制御信号／Ｃ
Ｓ、アドレス信号Ａｄｄ．２およびデータＤｉｎ２をＳ
ＲＡＭ４２に与える。ＳＲＡＭ４２は、それらの信号に
応答してデータＤｉｎ２の書込およびデータＤｏｕｔ２
の読出を行なう。キャッシュヒットするとすべてのデー
タがＳＲＡＭ４２から読出され、キャッシュミスすると
すべてのデータがＤＲＡＭ４１から読出される。
【０００６】
【発明が解決しようとする課題】しかし、従来のコンピ
ュータには以下のような問題があった。すなわち、図９
で示したコンピュータでは、最初のデータＤ０へのアク
セス時間ｔRAC が長いので、データを連続出力しても全
体としてのデータ転送レートが低かった。
ュータには以下のような問題があった。すなわち、図９
で示したコンピュータでは、最初のデータＤ０へのアク
セス時間ｔRAC が長いので、データを連続出力しても全
体としてのデータ転送レートが低かった。
【０００７】また、図１１で示したコンピュータでは、
データ転送レートの向上のためにはＳＲＡＭ４２の大容
量化によってヒット率を高める必要がある。また、連続
で出力するデータの単位が大きくなると、それに合せて
ＳＲＡＭ４２の容量を大きくする必要がある。しかし、
ＳＲＡＭ４２は、ＤＲＡＭ４１に比べて容量当りのコス
トが高いので、ＳＲＡＭ４２を大容量化すると装置価格
が高くなるという問題があった。
データ転送レートの向上のためにはＳＲＡＭ４２の大容
量化によってヒット率を高める必要がある。また、連続
で出力するデータの単位が大きくなると、それに合せて
ＳＲＡＭ４２の容量を大きくする必要がある。しかし、
ＳＲＡＭ４２は、ＤＲＡＭ４１に比べて容量当りのコス
トが高いので、ＳＲＡＭ４２を大容量化すると装置価格
が高くなるという問題があった。
【０００８】それゆえに、この発明の主たる目的は、デ
ータ転送レートが高く、かつ低価格の記憶装置を提供す
ることである。
ータ転送レートが高く、かつ低価格の記憶装置を提供す
ることである。
【０００９】
【課題を解決するための手段】この発明の第１の記憶装
置は、ｎ（ｎ≧２）ビット単位でデータを読出すことが
可能な記憶装置であって、各ｎビットのデータのうちの
最初のｍ（ｍ＜ｎ）ビットのデータを記憶するためのア
クセス速度が速い小容量の第１の記憶手段、各ｎビット
のデータのうちの他のｎ−ｍビットのデータを記憶する
ためのアクセス速度が遅い大容量の第２の記憶手段、お
よびアドレス信号に従って前記第１および第２の記憶手
段に同時にアクセスし、前記第１の記憶手段から前記最
初のｍビットのデータを読出すとともに前記第２の記憶
手段から前記他のｎ−ｍビットのデータを読出して、ｎ
ビットのデータを連続的に出力する制御手段を備えたこ
とを特徴としている。
置は、ｎ（ｎ≧２）ビット単位でデータを読出すことが
可能な記憶装置であって、各ｎビットのデータのうちの
最初のｍ（ｍ＜ｎ）ビットのデータを記憶するためのア
クセス速度が速い小容量の第１の記憶手段、各ｎビット
のデータのうちの他のｎ−ｍビットのデータを記憶する
ためのアクセス速度が遅い大容量の第２の記憶手段、お
よびアドレス信号に従って前記第１および第２の記憶手
段に同時にアクセスし、前記第１の記憶手段から前記最
初のｍビットのデータを読出すとともに前記第２の記憶
手段から前記他のｎ−ｍビットのデータを読出して、ｎ
ビットのデータを連続的に出力する制御手段を備えたこ
とを特徴としている。
【００１０】また、この発明の第２の記憶装置は、ｎビ
ット単位でデータを読出すことが可能な記憶装置であっ
て、各アクセス頻度が高いｎビットのデータのうちの最
初のｍビットのデータを記憶するためのアクセス速度が
速い小容量の第１の記憶手段、各アクセス頻度が高いｎ
ビットのデータのうちの他のｎ−ｍビットのデータと、
各アクセス頻度が低いｎビットのデータとを記憶するた
めのアクセス速度が遅い大容量の第２の記憶手段、およ
びアドレス信号に従って、アクセス頻度が高いｎビット
のデータに関しては前記第１および第２の記憶手段に同
時にアクセスして前記第１の記憶手段から前記最初のｍ
ビットのデータを読出すとともに前記第２の記憶手段か
ら前記他のｎ−ｍビットのデータを読出し、アクセス頻
度が低いｎビットのデータに関しては前記第２の記憶手
段のみにアクセスして前記第２の記憶手段からｎビット
のデータを読出して、ｎビットのデータを連続的に出力
する制御手段を備えたことを特徴としている。
ット単位でデータを読出すことが可能な記憶装置であっ
て、各アクセス頻度が高いｎビットのデータのうちの最
初のｍビットのデータを記憶するためのアクセス速度が
速い小容量の第１の記憶手段、各アクセス頻度が高いｎ
ビットのデータのうちの他のｎ−ｍビットのデータと、
各アクセス頻度が低いｎビットのデータとを記憶するた
めのアクセス速度が遅い大容量の第２の記憶手段、およ
びアドレス信号に従って、アクセス頻度が高いｎビット
のデータに関しては前記第１および第２の記憶手段に同
時にアクセスして前記第１の記憶手段から前記最初のｍ
ビットのデータを読出すとともに前記第２の記憶手段か
ら前記他のｎ−ｍビットのデータを読出し、アクセス頻
度が低いｎビットのデータに関しては前記第２の記憶手
段のみにアクセスして前記第２の記憶手段からｎビット
のデータを読出して、ｎビットのデータを連続的に出力
する制御手段を備えたことを特徴としている。
【００１１】また、前記第１および第２の記憶手段は同
一チップ上に形成されていることとしてもよい。
一チップ上に形成されていることとしてもよい。
【００１２】また、前記第１の記憶手段はスタティック
ランダムアクセスメモリであり、前記第２の記憶手段は
ダイナミックランダムアクセスメモリであることとして
もよい。
ランダムアクセスメモリであり、前記第２の記憶手段は
ダイナミックランダムアクセスメモリであることとして
もよい。
【００１３】また、前記第１の記憶手段はスタティック
ランダムアクセスメモリであり、前記第２の記憶手段は
シンクロナスダイナミックランダムアクセスメモリであ
ることとしてもよい。
ランダムアクセスメモリであり、前記第２の記憶手段は
シンクロナスダイナミックランダムアクセスメモリであ
ることとしてもよい。
【００１４】また、前記第１の記憶手段は揮発性メモリ
であり、前記第２の記憶手段は不揮発性メモリであるこ
ととしてもよい。
であり、前記第２の記憶手段は不揮発性メモリであるこ
ととしてもよい。
【００１５】また、前記第１の記憶手段は半導体メモリ
であり、前記第２の記憶手段は半導体メモリ以外のメモ
リであることとしてもよい。
であり、前記第２の記憶手段は半導体メモリ以外のメモ
リであることとしてもよい。
【００１６】また、前記第１および第２の記憶手段は、
ともに半導体メモリ以外のメモリであることとしてもよ
い。
ともに半導体メモリ以外のメモリであることとしてもよ
い。
【００１７】
【作用】この発明の第１の記憶装置にあっては、高速の
第１の記憶手段と低速の第２の記憶手段が同時にアクセ
スされ、ｎビットのデータのうち最初のｍビットのデー
タが第１の記憶手段から出力された後、他のｎ−ｍビッ
トのデータが第２の記憶手段から出力される。したがっ
て、ｎビットのデータのすべてが第１の記憶手段から出
力される場合に比べ、高価格の第１の記憶手段の容量が
小さくてすみ、装置の低価格化が図られる。また、最初
のｍビットのデータは第１の記憶手段から出力されるの
で、データ転送レートが低下することもない。
第１の記憶手段と低速の第２の記憶手段が同時にアクセ
スされ、ｎビットのデータのうち最初のｍビットのデー
タが第１の記憶手段から出力された後、他のｎ−ｍビッ
トのデータが第２の記憶手段から出力される。したがっ
て、ｎビットのデータのすべてが第１の記憶手段から出
力される場合に比べ、高価格の第１の記憶手段の容量が
小さくてすみ、装置の低価格化が図られる。また、最初
のｍビットのデータは第１の記憶手段から出力されるの
で、データ転送レートが低下することもない。
【００１８】また、この発明の第２の記憶装置にあって
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。
【００１９】また、第１および第２の記憶手段を同一チ
ップ上に形成すれば、装置のコンパクト化が図られる。
ップ上に形成すれば、装置のコンパクト化が図られる。
【００２０】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。
【００２１】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。
【００２２】また、第１の記憶手段は揮発性メモリであ
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。
【００２３】また、第１の記憶手段は半導体メモリであ
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。
【００２４】また、第１および第２の記憶手段は、とも
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。
【００２５】
［実施例１］図１は、この発明の実施例１によるコンピ
ュータのメモリ装置の構成を示すブロック図である。図
１において、このコンピュータのメモリ装置は、コント
ロール回路１と、アクセス速度が遅い大容量のＤＲＡＭ
２と、アクセス速度が速い小容量のＳＲＡＭ３とを備え
る。ＤＲＡＭ２とＳＲＡＭ３は、同一ボード上に形成さ
れる。コントロール回路１は、図示しないＣＰＵから出
力されるクロック信号ＣＬＫ、信号Ｍｅｍ−Ｒｅｑ．お
よびアドレス信号Ａｄｄｒｅｓｓを受ける。信号Ｍｅｍ
−Ｒｅｑ．は、ＣＰＵがメモリ装置にデータへのアクセ
スを要求する信号である。コントロール回路１は、これ
らの信号に従って、制御信号／ＲＡＳ，／ＣＡＳおよび
アドレス信号Ａｄｄ．をＤＲＡＭ２に出力するととも
に、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳＲ
ＡＭ３に出力する。ＤＲＡＭ２およびＳＲＡＭ３の各々
は、与えられた信号に従って、読出および書込動作を行
なう。ＤＲＡＭ２のデータ信号入出力端子ＤＱ１と、Ｓ
ＲＡＭ３のデータ信号入出力端子ＤＱ２は、ともに信号
入出力線Ｉ／Ｏの一端に接続される。信号入出力線Ｉ／
Ｏの他端は図示しないＣＰＵに接続される。
ュータのメモリ装置の構成を示すブロック図である。図
１において、このコンピュータのメモリ装置は、コント
ロール回路１と、アクセス速度が遅い大容量のＤＲＡＭ
２と、アクセス速度が速い小容量のＳＲＡＭ３とを備え
る。ＤＲＡＭ２とＳＲＡＭ３は、同一ボード上に形成さ
れる。コントロール回路１は、図示しないＣＰＵから出
力されるクロック信号ＣＬＫ、信号Ｍｅｍ−Ｒｅｑ．お
よびアドレス信号Ａｄｄｒｅｓｓを受ける。信号Ｍｅｍ
−Ｒｅｑ．は、ＣＰＵがメモリ装置にデータへのアクセ
スを要求する信号である。コントロール回路１は、これ
らの信号に従って、制御信号／ＲＡＳ，／ＣＡＳおよび
アドレス信号Ａｄｄ．をＤＲＡＭ２に出力するととも
に、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳＲ
ＡＭ３に出力する。ＤＲＡＭ２およびＳＲＡＭ３の各々
は、与えられた信号に従って、読出および書込動作を行
なう。ＤＲＡＭ２のデータ信号入出力端子ＤＱ１と、Ｓ
ＲＡＭ３のデータ信号入出力端子ＤＱ２は、ともに信号
入出力線Ｉ／Ｏの一端に接続される。信号入出力線Ｉ／
Ｏの他端は図示しないＣＰＵに接続される。
【００２６】図２は、図１で示したメモリ装置のメモリ
空間を模式的に示す図である。各アドレスは、上位アド
レスＸおよび下位アドレスＹを含む。上位アドレスＸは
ＤＲＡＭ２のロウアドレスに対応し、下位アドレスＹは
ＤＲＡＭ２のコラムアドレスに対応する。コントロール
回路３がＤＲＡＭ２に連続的にアクセスする場合、アド
レス信号Ａｄｄｒｅｓｓの一部をインクリメントするの
で、インクリメントされるアドレス部分にコラムアドレ
スが割当てられる。
空間を模式的に示す図である。各アドレスは、上位アド
レスＸおよび下位アドレスＹを含む。上位アドレスＸは
ＤＲＡＭ２のロウアドレスに対応し、下位アドレスＹは
ＤＲＡＭ２のコラムアドレスに対応する。コントロール
回路３がＤＲＡＭ２に連続的にアクセスする場合、アド
レス信号Ａｄｄｒｅｓｓの一部をインクリメントするの
で、インクリメントされるアドレス部分にコラムアドレ
スが割当てられる。
【００２７】アドレスＸＹは４つずつグループ化されて
いる。コントロール回路１は、グループ化された４つの
アドレスに下位から順に、たとえばＸ０Ｙ０，Ｘ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３と、あるいはＸ０Ｙ４，Ｘ０Ｙ
５，Ｘ０Ｙ６，Ｘ０Ｙ７と、ある規則性を持ってアクセ
スする。また、コントロール回路１は、グループ化され
た４つのアドレス（たとえばＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０
Ｙ２，Ｘ０Ｙ３）のうちの最初のアドレスＸ０Ｙ０につ
いてはＳＲＡＭ３にアクセスし、残りのアドレスＸ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３についてはＤＲＡＭ２にアクセ
スする。このとき、コントロール回路１は、ＳＲＡＭ３
とＤＲＡＭ２に同時にアクセスする。
いる。コントロール回路１は、グループ化された４つの
アドレスに下位から順に、たとえばＸ０Ｙ０，Ｘ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３と、あるいはＸ０Ｙ４，Ｘ０Ｙ
５，Ｘ０Ｙ６，Ｘ０Ｙ７と、ある規則性を持ってアクセ
スする。また、コントロール回路１は、グループ化され
た４つのアドレス（たとえばＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０
Ｙ２，Ｘ０Ｙ３）のうちの最初のアドレスＸ０Ｙ０につ
いてはＳＲＡＭ３にアクセスし、残りのアドレスＸ０Ｙ
１，Ｘ０Ｙ２，Ｘ０Ｙ３についてはＤＲＡＭ２にアクセ
スする。このとき、コントロール回路１は、ＳＲＡＭ３
とＤＲＡＭ２に同時にアクセスする。
【００２８】図３は、図１で示したコントロールのＤＲ
ＡＭ２およびＳＲＡＭ３の連続読出動作を示すタイムチ
ャートである。図３では、４つのアドレスＸ０Ｙ０，Ｘ
０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３が連続アクセスされる場合
が示される。ここで、ＡＳ０は、Ｘ０Ｙ０に対応するＳ
ＲＡＭ３のアドレスである。ＣＰＵからメモリ装置にア
クセス命令が出ると時刻ｔ０に制御信号／ＣＳと／ＲＡ
Ｓが「Ｌ」レベルになってデータへのアクセスが開始さ
れる。制御信号／ＣＳの立下がりエッジでＳＲＡＭ３が
アドレスＡＳ０を取込むと同時に、制御信号／ＲＡＳの
立下がりエッジでＤＲＡＭ２がロウアドレスＸ０を取込
む。ＤＲＡＭ２のコラムアドレスＹ１，Ｙ２，Ｙ３は、
制御信号／ＣＡＳの立下がりエッジで時刻ｔ１，ｔ２，
ｔ３にそれぞれ取込まれる。ＳＲＡＭ３のデータ信号入
出力端子ＤＱ２には時刻ｔ０からＳＲＡＭ３のアクセス
時間ｔSC後にアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、一方、時刻ｔ０からＤＲＡＭ２のアクセス時間ｔ
RAC 後にＤＲＡＭ２のデータ信号入出力端子ＤＱ１から
アドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３の読出データＤ
１，Ｄ２，Ｄ３が順に出力される。
ＡＭ２およびＳＲＡＭ３の連続読出動作を示すタイムチ
ャートである。図３では、４つのアドレスＸ０Ｙ０，Ｘ
０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３が連続アクセスされる場合
が示される。ここで、ＡＳ０は、Ｘ０Ｙ０に対応するＳ
ＲＡＭ３のアドレスである。ＣＰＵからメモリ装置にア
クセス命令が出ると時刻ｔ０に制御信号／ＣＳと／ＲＡ
Ｓが「Ｌ」レベルになってデータへのアクセスが開始さ
れる。制御信号／ＣＳの立下がりエッジでＳＲＡＭ３が
アドレスＡＳ０を取込むと同時に、制御信号／ＲＡＳの
立下がりエッジでＤＲＡＭ２がロウアドレスＸ０を取込
む。ＤＲＡＭ２のコラムアドレスＹ１，Ｙ２，Ｙ３は、
制御信号／ＣＡＳの立下がりエッジで時刻ｔ１，ｔ２，
ｔ３にそれぞれ取込まれる。ＳＲＡＭ３のデータ信号入
出力端子ＤＱ２には時刻ｔ０からＳＲＡＭ３のアクセス
時間ｔSC後にアドレスＸ０Ｙ０のデータＤ０が出力さ
れ、一方、時刻ｔ０からＤＲＡＭ２のアクセス時間ｔ
RAC 後にＤＲＡＭ２のデータ信号入出力端子ＤＱ１から
アドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３の読出データＤ
１，Ｄ２，Ｄ３が順に出力される。
【００２９】ここで、ＤＲＡＭ２のデータ信号入出力端
子ＤＱ１およびＳＲＡＭ３のデータ信号入出力端子ＤＱ
２は、それぞれ制御信号／ＣＡＳおよび／ＣＳが「Ｈ」
レベルの期間は高インピーダンス状態になる。したがっ
て、ＤＲＡＭ２のデータが出力される前の時刻ｔ０′に
制御信号／ＣＳを「Ｈ」レベルにすればＤＲＡＭ２とＳ
ＲＡＭ３の出力が競合することがない。もし、クロック
信号ＣＬＫのサイクルタイムが短くなって出力を制御す
ることが困難であるときは、図４に示すように、クロッ
ク信号ＣＬＫおよび制御信号／ＣＳ，／ＣＡＳで制御さ
れるセレクタ回路４によって、ＤＲＡＭ２のデータ信号
入出力端子ＤＱ１とＳＲＡＭ３のデータ入出力端子ＤＱ
２のうちの一方だけを信号入出力線Ｉ／Ｏに接続するよ
うにすればよい。
子ＤＱ１およびＳＲＡＭ３のデータ信号入出力端子ＤＱ
２は、それぞれ制御信号／ＣＡＳおよび／ＣＳが「Ｈ」
レベルの期間は高インピーダンス状態になる。したがっ
て、ＤＲＡＭ２のデータが出力される前の時刻ｔ０′に
制御信号／ＣＳを「Ｈ」レベルにすればＤＲＡＭ２とＳ
ＲＡＭ３の出力が競合することがない。もし、クロック
信号ＣＬＫのサイクルタイムが短くなって出力を制御す
ることが困難であるときは、図４に示すように、クロッ
ク信号ＣＬＫおよび制御信号／ＣＳ，／ＣＡＳで制御さ
れるセレクタ回路４によって、ＤＲＡＭ２のデータ信号
入出力端子ＤＱ１とＳＲＡＭ３のデータ入出力端子ＤＱ
２のうちの一方だけを信号入出力線Ｉ／Ｏに接続するよ
うにすればよい。
【００３０】この実施例においては、コントロール回路
１が４ビットのデータＤ０〜Ｄ３にアクセスする際、Ｄ
ＲＡＭ２とＳＲＡＭ３に同時にアクセスして、最初の１
ビットのデータＤ０のみをＳＲＡＭ３から読出し、それ
以外のデータＤ１〜Ｄ３をＤＲＡＭ２から読出すので、
最初のデータＤ０をＳＲＡＭ３の短いアクセス時間ｔ SC
で出力することができ、データ転送レートが向上する。
また、ＳＲＡＭ３には４ビットのデータ中の１ビットの
データのみを格納するだけでよいので、ＳＲＡＭ３に全
データを格納する場合と比較すると、データ転送レート
を下げることなくＳＲＡＭ３の容量を１／４に小さくす
ることができる。したがって、データ転送レートが高く
かつ低コストのコンピュータが実現される。
１が４ビットのデータＤ０〜Ｄ３にアクセスする際、Ｄ
ＲＡＭ２とＳＲＡＭ３に同時にアクセスして、最初の１
ビットのデータＤ０のみをＳＲＡＭ３から読出し、それ
以外のデータＤ１〜Ｄ３をＤＲＡＭ２から読出すので、
最初のデータＤ０をＳＲＡＭ３の短いアクセス時間ｔ SC
で出力することができ、データ転送レートが向上する。
また、ＳＲＡＭ３には４ビットのデータ中の１ビットの
データのみを格納するだけでよいので、ＳＲＡＭ３に全
データを格納する場合と比較すると、データ転送レート
を下げることなくＳＲＡＭ３の容量を１／４に小さくす
ることができる。したがって、データ転送レートが高く
かつ低コストのコンピュータが実現される。
【００３１】なお、この実施例では、４ビットのデータ
を１単位として４ビットのデータのうちの１ビットのデ
ータをＳＲＡＭ３に格納したが、これに限るものではな
く、ｎビットのデータを１単位とし、ｎビットのデータ
のうちのｍビット（ｍ＜ｎ）のデータをＳＲＡＭ３に格
納してもよい。
を１単位として４ビットのデータのうちの１ビットのデ
ータをＳＲＡＭ３に格納したが、これに限るものではな
く、ｎビットのデータを１単位とし、ｎビットのデータ
のうちのｍビット（ｍ＜ｎ）のデータをＳＲＡＭ３に格
納してもよい。
【００３２】ここで、ｍとｎの関係について述べる。Ｄ
ＲＡＭ２の制御信号／ＲＡＳからのランダムアクセス時
間をｔRAC 、ファーストページモード時の制御信号／Ｃ
ＡＳのサイクル時間をｔC 、ＳＲＡＭ３の制御信号／Ｃ
Ｓからのランダムアクセス時間をｔSCとする。また、Ｓ
ＲＡＭ３に連続アクセスするときのサイクル時間をＤＲ
ＡＭ２と同じｔC に設定する。この場合、ＤＲＡＭ２か
らデータを読出すまでに、ｔRAC ＞ｔSC＋ｍ×ｔC を満
たすｍビットまでのデータをＳＲＡＭ３から読出すこと
が可能である。
ＲＡＭ２の制御信号／ＲＡＳからのランダムアクセス時
間をｔRAC 、ファーストページモード時の制御信号／Ｃ
ＡＳのサイクル時間をｔC 、ＳＲＡＭ３の制御信号／Ｃ
Ｓからのランダムアクセス時間をｔSCとする。また、Ｓ
ＲＡＭ３に連続アクセスするときのサイクル時間をＤＲ
ＡＭ２と同じｔC に設定する。この場合、ＤＲＡＭ２か
らデータを読出すまでに、ｔRAC ＞ｔSC＋ｍ×ｔC を満
たすｍビットまでのデータをＳＲＡＭ３から読出すこと
が可能である。
【００３３】また、この実施例では、メモリ装置がＳＲ
ＡＭ３とＤＲＡＭ２で階層構成された場合について説明
したが、これに限るものではなく、最初のｍビットのデ
ータを出力するメモリがそれ以外のｎ−ｍビットのデー
タを出力するメモリよりも高速にアクセスすることが可
能であれば同様に適用することができる。
ＡＭ３とＤＲＡＭ２で階層構成された場合について説明
したが、これに限るものではなく、最初のｍビットのデ
ータを出力するメモリがそれ以外のｎ−ｍビットのデー
タを出力するメモリよりも高速にアクセスすることが可
能であれば同様に適用することができる。
【００３４】たとえば、最初のｍビットのデータを出力
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。
【００３５】また、高速メモリをＤＲＡＭ、ＳＲＡＭ、
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。
【００３６】また、高速メモリおよび低速メモリの両方
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。
【００３７】［実施例２］実施例１ではメモリ装置はＳ
ＲＡＭ３とＤＲＡＭ２で階層構成されている場合を示し
たが、ＤＲＡＭ２をシンクロナスＤＲＡＭ（以下、ＳＤ
ＲＡＭと称す）で置換えることも可能である。
ＲＡＭ３とＤＲＡＭ２で階層構成されている場合を示し
たが、ＤＲＡＭ２をシンクロナスＤＲＡＭ（以下、ＳＤ
ＲＡＭと称す）で置換えることも可能である。
【００３８】図５は、この発明の実施例２によるコンピ
ュータのメモリ装置の構成を示すブロック図である。図
５において、このメモリ装置は、コントロール回路１１
と、アクセス速度が遅い大容量のＳＤＲＡＭ１２と、ア
クセス速度が速い小容量のＳＲＡＭ１３とを備える。コ
ントロール回路１１は、クロック信号ＣＬＫに同期して
制御信号／ＲＡＳ，／ＣＡＳ、クロック信号ＣＬＫおよ
びアドレス信号Ａｄｄ．をＳＤＲＡＭ１２に与えるとと
もに、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳ
ＲＡＭ１３に与える。ＳＤＲＡＭ１２およびＳＲＡＭ１
３の各々は、与えられた信号に応答して読出および書込
動作を行なう。
ュータのメモリ装置の構成を示すブロック図である。図
５において、このメモリ装置は、コントロール回路１１
と、アクセス速度が遅い大容量のＳＤＲＡＭ１２と、ア
クセス速度が速い小容量のＳＲＡＭ１３とを備える。コ
ントロール回路１１は、クロック信号ＣＬＫに同期して
制御信号／ＲＡＳ，／ＣＡＳ、クロック信号ＣＬＫおよ
びアドレス信号Ａｄｄ．をＳＤＲＡＭ１２に与えるとと
もに、制御信号／ＣＡＳおよびアドレス信号ＡＳｉをＳ
ＲＡＭ１３に与える。ＳＤＲＡＭ１２およびＳＲＡＭ１
３の各々は、与えられた信号に応答して読出および書込
動作を行なう。
【００３９】図６は、図５に示したコンピュータのＳＤ
ＲＡＭ１２およびＳＲＡＭ１３の連続読出動作を示すタ
イムチャートである。図６では、ｎ＝４ビットのデータ
のうちｍ＝２ビットのデータがＳＲＡＭ１３に格納され
ている場合が示される。制御信号／ＲＡＳが「Ｌ」レベ
ルの期間において、時刻ｔ０のクロック信号ＣＬＫの立
上がりエッジでＳＤＲＡＭ１２にロウアドレスＸ０が取
込まれる。同様に、制御信号／ＣＡＳが「Ｌ」レベルの
期間、時刻ｔ１のクロック信号ＣＬＫの立上がりエッジ
でＳＤＲＡＭ１２にコラムアドレスＹ２が取込まれる。
時刻ｔ０からＳＤＲＡＭ１２のアクセス時間ｔRAC 後に
クロック信号ＣＬＫのサイクルタイムｔ C ごとにデータ
Ｄ２，Ｄ３が出力される。
ＲＡＭ１２およびＳＲＡＭ１３の連続読出動作を示すタ
イムチャートである。図６では、ｎ＝４ビットのデータ
のうちｍ＝２ビットのデータがＳＲＡＭ１３に格納され
ている場合が示される。制御信号／ＲＡＳが「Ｌ」レベ
ルの期間において、時刻ｔ０のクロック信号ＣＬＫの立
上がりエッジでＳＤＲＡＭ１２にロウアドレスＸ０が取
込まれる。同様に、制御信号／ＣＡＳが「Ｌ」レベルの
期間、時刻ｔ１のクロック信号ＣＬＫの立上がりエッジ
でＳＤＲＡＭ１２にコラムアドレスＹ２が取込まれる。
時刻ｔ０からＳＤＲＡＭ１２のアクセス時間ｔRAC 後に
クロック信号ＣＬＫのサイクルタイムｔ C ごとにデータ
Ｄ２，Ｄ３が出力される。
【００４０】ＳＲＡＭ１２においては複数のデータに連
続アクセスする場合でも、各データごとのコラムアドレ
スを入力する必要がない。設定されたバースト長だけ内
部のコラムアドレスがインクリメントされてアクセスさ
れる。図６では、バースト長が２の場合を示しておりコ
ラムアドレスＹ２に対応するデータＤ２の次に、インク
リメントされたコラムアドレスＹ３に対応するデータＤ
３が出力される。
続アクセスする場合でも、各データごとのコラムアドレ
スを入力する必要がない。設定されたバースト長だけ内
部のコラムアドレスがインクリメントされてアクセスさ
れる。図６では、バースト長が２の場合を示しておりコ
ラムアドレスＹ２に対応するデータＤ２の次に、インク
リメントされたコラムアドレスＹ３に対応するデータＤ
３が出力される。
【００４１】一方、ＳＲＡＭ１３に関しては、時刻ｔ０
に制御信号／ＣＳの立下がりエッジを受けてアドレスＸ
０Ｙ０に対応するＳＲＡＭ１３のアドレスＡＳ０が取込
まれ、１クロック後にはアドレスＸ０Ｙ１に対応するア
ドレスＡＳ１が取込まれ、時刻ｔ０からＳＲＡＭ１３の
アクセス時間ｔASC 後にデータＤ０が出力され、さらに
サイクル時間ｔC 後にデータＤ１が出力される。図６で
は、ｔRAC ＞ｔSC＋２×ｔC が成立しており、ＳＲＡＭ
１３とＳＤＲＡＭ１２のデータが競合することなく、一
方が出力されている期間は、もう一方は高インピーダン
ス状態に保たれている。
に制御信号／ＣＳの立下がりエッジを受けてアドレスＸ
０Ｙ０に対応するＳＲＡＭ１３のアドレスＡＳ０が取込
まれ、１クロック後にはアドレスＸ０Ｙ１に対応するア
ドレスＡＳ１が取込まれ、時刻ｔ０からＳＲＡＭ１３の
アクセス時間ｔASC 後にデータＤ０が出力され、さらに
サイクル時間ｔC 後にデータＤ１が出力される。図６で
は、ｔRAC ＞ｔSC＋２×ｔC が成立しており、ＳＲＡＭ
１３とＳＤＲＡＭ１２のデータが競合することなく、一
方が出力されている期間は、もう一方は高インピーダン
ス状態に保たれている。
【００４２】この実施例では、最初の２ビットのデータ
をＳＲＡＭ１３から読出し他の２ビットのデータをＳＤ
ＲＡＭ１２から読出すので、４ビットのデータをｔRAC
＋４×ｔC の時間で読出すことができる。したがって、
４ビットのデータをＳＤＲＡＭ１２のみから読出す場合
に比べ、データ転送時間がＳＤＲＡＭ１２とＳＲＡＭ１
３のランダムアクセス時間の差ｔRAC −ｔRCだけ短縮さ
れる。
をＳＲＡＭ１３から読出し他の２ビットのデータをＳＤ
ＲＡＭ１２から読出すので、４ビットのデータをｔRAC
＋４×ｔC の時間で読出すことができる。したがって、
４ビットのデータをＳＤＲＡＭ１２のみから読出す場合
に比べ、データ転送時間がＳＤＲＡＭ１２とＳＲＡＭ１
３のランダムアクセス時間の差ｔRAC −ｔRCだけ短縮さ
れる。
【００４３】また、４ビットのデータをＳＲＡＭ１３の
みから読出す場合に比べ、ＳＲＡＭの容量が１／２にな
る。
みから読出す場合に比べ、ＳＲＡＭの容量が１／２にな
る。
【００４４】［実施例３］図７は、この発明の実施例３
によるコンピュータのメモリ装置の構成を示すブロック
図である。図７において、このメモリ装置は、コントロ
ール回路２１、ＤＲＡＭ２２、ＳＲＡＭ２３、ＴＡＧ回
路２４、および２入力のうちの一方の反転信号と他方の
信号との論理積信号の反転信号を出力するゲート回路２
５を備える。
によるコンピュータのメモリ装置の構成を示すブロック
図である。図７において、このメモリ装置は、コントロ
ール回路２１、ＤＲＡＭ２２、ＳＲＡＭ２３、ＴＡＧ回
路２４、および２入力のうちの一方の反転信号と他方の
信号との論理積信号の反転信号を出力するゲート回路２
５を備える。
【００４５】本実施例も、実施例１と同様に、コントロ
ール回路２１が４ビット（ｎビット）単位でグループ化
されたデータにアクセスする際、ＤＲＡＭ２２とＳＲＡ
Ｍ２３に同時にアクセスして、最初の１ビット（ｍビッ
ト）のデータのみをＳＲＡＭ２３から読出し、それ以降
のデータをＤＲＡＭ２２から読出すことで、データ転送
レートの向上と低コスト化を図ることを目的としてい
る。
ール回路２１が４ビット（ｎビット）単位でグループ化
されたデータにアクセスする際、ＤＲＡＭ２２とＳＲＡ
Ｍ２３に同時にアクセスして、最初の１ビット（ｍビッ
ト）のデータのみをＳＲＡＭ２３から読出し、それ以降
のデータをＤＲＡＭ２２から読出すことで、データ転送
レートの向上と低コスト化を図ることを目的としてい
る。
【００４６】実施例１と同様に、図２で示したメモリ空
間において４つずつグループ化されたデータのうちの最
初の１ビットのデータをＳＲＡＭ２３から出力する場合
を考える。実施例１では４ビットのデータのうちの最初
の１ビットのデータがすべてＳＲＡＭに格納されていた
が、この実施例では、ＳＲＡＭの容量をさらに小さくす
るために、アクセス頻度が高い４ビットのデータのうち
の１ビットのみがＳＲＡＭに格納される。
間において４つずつグループ化されたデータのうちの最
初の１ビットのデータをＳＲＡＭ２３から出力する場合
を考える。実施例１では４ビットのデータのうちの最初
の１ビットのデータがすべてＳＲＡＭに格納されていた
が、この実施例では、ＳＲＡＭの容量をさらに小さくす
るために、アクセス頻度が高い４ビットのデータのうち
の１ビットのみがＳＲＡＭに格納される。
【００４７】ＴＡＧ回路２４にはＳＲＡＭ２３に格納さ
れているデータのアドレスが保持されており、入力され
たアドレスがＳＲＡＭ２３に存在する場合には、信号Ｈ
ＩＴを「Ｈ」レベルに立上げてＳＲＡＭ２３を活性化さ
せるとともに、ＳＲＡＭ２３に対応するアドレスＡＳｉ
を出力する。一方、入力されたアドレスがＳＲＡＭ２３
に存在しない場合には、信号ＨＩＴは「Ｌ」レベルであ
りＳＲＡＭ２３は動作しない。以上のように機能するＴ
ＡＧ回路２４はメモリのキャッシュシステムで一般に用
いられている回路である。
れているデータのアドレスが保持されており、入力され
たアドレスがＳＲＡＭ２３に存在する場合には、信号Ｈ
ＩＴを「Ｈ」レベルに立上げてＳＲＡＭ２３を活性化さ
せるとともに、ＳＲＡＭ２３に対応するアドレスＡＳｉ
を出力する。一方、入力されたアドレスがＳＲＡＭ２３
に存在しない場合には、信号ＨＩＴは「Ｌ」レベルであ
りＳＲＡＭ２３は動作しない。以上のように機能するＴ
ＡＧ回路２４はメモリのキャッシュシステムで一般に用
いられている回路である。
【００４８】次に、図７に示したメモリ装置の動作につ
いて説明する。図２で示したメモリ空間の４つのアドレ
スＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３に連続アク
セスする場合を考える。最初の１つのアドレスＸ０Ｙ０
のデータＤ０がＳＲＡＭ２３に存在する場合、ＴＡＧ回
路２４は信号ＨＩＴを「Ｈ」レベルに立上げるとともに
アドレスＸ０Ｙ０に対応するＳＲＡＭ２３のアドレスＡ
Ｓ０を出力する。この場合は図３と同様に、最初のアド
レスＸ０Ｙ０のデータＤ０がＳＲＡＭ２３から出力さ
れ、残りのアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデ
ータＤ１，Ｄ２，Ｄ３がＤＲＡＭ２２から出力される。
いて説明する。図２で示したメモリ空間の４つのアドレ
スＸ０Ｙ０，Ｘ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３に連続アク
セスする場合を考える。最初の１つのアドレスＸ０Ｙ０
のデータＤ０がＳＲＡＭ２３に存在する場合、ＴＡＧ回
路２４は信号ＨＩＴを「Ｈ」レベルに立上げるとともに
アドレスＸ０Ｙ０に対応するＳＲＡＭ２３のアドレスＡ
Ｓ０を出力する。この場合は図３と同様に、最初のアド
レスＸ０Ｙ０のデータＤ０がＳＲＡＭ２３から出力さ
れ、残りのアドレスＸ０Ｙ１，Ｘ０Ｙ２，Ｘ０Ｙ３のデ
ータＤ１，Ｄ２，Ｄ３がＤＲＡＭ２２から出力される。
【００４９】一方、アドレスＸ０Ｙ０のデータＤ０がＳ
ＲＡＭ２３に存在しないミス時には、図８に示したよう
に、ＳＲＡＭ２３は動作せず、ＤＲＡＭ２２から４ビッ
トのデータがすべて出力される。まず、信号ＨＩＴは
「Ｌ」レベルであるので、ゲート回路２５の出力／ＣＳ
０が「Ｈ」レベルに保持されＳＲＡＭ２３は動作せず、
ＳＲＡＭ２３のデータ信号入出力端子ＤＱ２は高インピ
ーダンス状態に保持される。ここで、時刻ｔ０に制御信
号／ＲＡＳが「Ｌ」レベルになってロウアドレスＸ０が
ＤＲＡＭ２２に取込まれ、次に制御信号／ＣＡＳの立下
がりごとにコラムアドレスＹ０〜Ｙ３が順に取込まれ、
時刻ｔ０からアクセス時間ｔRAC 後に４ビットのデータ
Ｄ０〜Ｄ３のすべてが順番にＤＲＡＭ２２から出力され
る。ミス時にはデータの転送時間が従来と同様に長くな
るが、通常メモリアクセスには局所性があるのでヒット
する確率が高く、ミスによるロスは小さいと考えること
ができる。
ＲＡＭ２３に存在しないミス時には、図８に示したよう
に、ＳＲＡＭ２３は動作せず、ＤＲＡＭ２２から４ビッ
トのデータがすべて出力される。まず、信号ＨＩＴは
「Ｌ」レベルであるので、ゲート回路２５の出力／ＣＳ
０が「Ｈ」レベルに保持されＳＲＡＭ２３は動作せず、
ＳＲＡＭ２３のデータ信号入出力端子ＤＱ２は高インピ
ーダンス状態に保持される。ここで、時刻ｔ０に制御信
号／ＲＡＳが「Ｌ」レベルになってロウアドレスＸ０が
ＤＲＡＭ２２に取込まれ、次に制御信号／ＣＡＳの立下
がりごとにコラムアドレスＹ０〜Ｙ３が順に取込まれ、
時刻ｔ０からアクセス時間ｔRAC 後に４ビットのデータ
Ｄ０〜Ｄ３のすべてが順番にＤＲＡＭ２２から出力され
る。ミス時にはデータの転送時間が従来と同様に長くな
るが、通常メモリアクセスには局所性があるのでヒット
する確率が高く、ミスによるロスは小さいと考えること
ができる。
【００５０】この実施例では、最初にアクセスさせるデ
ータのうち、アクセス頻度の高いものだけがＳＲＡＭに
格納されるので、最初にアクセスされるデータのすべて
がＳＲＡＭに格納されていた実施例１に比べ、ＳＲＡＭ
の容量が小さくなる。一方、ＳＲＡＭ２３のミス時には
すべてのデータをＤＲＡＭ２２にアクセスする必要があ
るので、ＤＲＡＭ２２にはすべてのデータが保持されて
いる。したがって、実施例１と比較すると必要なＤＲＡ
Ｍの容量が大きくなるが、通常、ＳＲＡＭのような高速
動作するメモリの方がＤＲＡＭよりもコストが高いの
で、ＳＲＡＭの容量が減少した分だけメモリ装置全体の
コストが低くなる。
ータのうち、アクセス頻度の高いものだけがＳＲＡＭに
格納されるので、最初にアクセスされるデータのすべて
がＳＲＡＭに格納されていた実施例１に比べ、ＳＲＡＭ
の容量が小さくなる。一方、ＳＲＡＭ２３のミス時には
すべてのデータをＤＲＡＭ２２にアクセスする必要があ
るので、ＤＲＡＭ２２にはすべてのデータが保持されて
いる。したがって、実施例１と比較すると必要なＤＲＡ
Ｍの容量が大きくなるが、通常、ＳＲＡＭのような高速
動作するメモリの方がＤＲＡＭよりもコストが高いの
で、ＳＲＡＭの容量が減少した分だけメモリ装置全体の
コストが低くなる。
【００５１】なお、この実施例では、メモリ装置がＳＲ
ＡＭ２３とＤＲＡＭ２２で階層構成されている場合を示
したが、実施例２で述べたようにＤＲＡＭ２２の代わり
にＳＤＲＡＭを用いても同様の効果を実現することがで
きる。
ＡＭ２３とＤＲＡＭ２２で階層構成されている場合を示
したが、実施例２で述べたようにＤＲＡＭ２２の代わり
にＳＤＲＡＭを用いても同様の効果を実現することがで
きる。
【００５２】また、ｎビットのデータのうち最初にアク
セスされるアドレスに対応するｍビットのデータを出力
するメモリがそれ以外のｎ−ｍビットのデータをアクセ
スするメモリよりも高速である場合にも適用することが
できる。
セスされるアドレスに対応するｍビットのデータを出力
するメモリがそれ以外のｎ−ｍビットのデータをアクセ
スするメモリよりも高速である場合にも適用することが
できる。
【００５３】たとえば、最初のｍビットのデータを出力
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。
する高速メモリをＳＲＡＭおよびＤＲＡＭなどの揮発性
メモリで構成し、他のｎ−ｍビットのデータを出力する
低速メモリをフラッシュメモリのような不揮発性メモリ
で構成してもよい。
【００５４】また、高速メモリをＤＲＡＭ、ＳＲＡＭ、
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。
ＥＥＰＲＯＭおよびフラッシュメモリなどの半導体メモ
リで構成し、低速メモリをハードディスク、ＣＤ−ＲＯ
Ｍおよびフロッピーディスクなどの半導体メモリ以外の
メモリで構成してもよい。
【００５５】また、高速メモリおよび低速メモリの両方
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。
を半導体メモリ以外のメモリで構成してもよい。たとえ
ば高速メモリをハードディスクで構成し、低速メモリを
フロッピーディスクで構成してもよい。
【００５６】
【発明の効果】以上のように、この発明の第１の記憶装
置にあっては、高速の第１の記憶手段と低速の第２の記
憶手段が同時にアクセスされ、ｎビットのデータのうち
の最初のｍビットのデータが第１の記憶手段から出力さ
れた後、他のｎ−ｍビットのデータが第２の記憶手段か
ら出力される。したがって、ｎビットのデータのすべて
が第１の記憶手段から出力される場合に比べ、高価格の
第１の記憶手段の容量が小さくてすみ、装置の低価格化
が図られる。また、最初のｍビットのデータは第１の記
憶手段から出力されるので、データ転送レートが低下す
ることもない。
置にあっては、高速の第１の記憶手段と低速の第２の記
憶手段が同時にアクセスされ、ｎビットのデータのうち
の最初のｍビットのデータが第１の記憶手段から出力さ
れた後、他のｎ−ｍビットのデータが第２の記憶手段か
ら出力される。したがって、ｎビットのデータのすべて
が第１の記憶手段から出力される場合に比べ、高価格の
第１の記憶手段の容量が小さくてすみ、装置の低価格化
が図られる。また、最初のｍビットのデータは第１の記
憶手段から出力されるので、データ転送レートが低下す
ることもない。
【００５７】また、この発明の第２の記憶装置にあって
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。
は、アクセス頻度が高いｎビットのデータに関しては第
１および第２の記憶手段が同時にアクセスされ、第１の
記憶手段から最初のｍビットのデータが出力された後、
第２の記憶手段から他のｎ−ｍビットのデータが出力さ
れる。また、アクセス頻度が低いｎビットのデータに関
しては第２の記憶手段のみがアクセスされ、第２の記憶
手段からｎビットのデータが出力される。したがって、
ｎビットのデータのうちの最初のｍビットのデータのす
べてが第１の記憶手段から出力される第１の記憶装置に
比べ、高価格の第１の記憶手段の容量が小さくてすみ、
装置の低価格化が図られる。また、アクセス頻度が高い
ｎビットのデータのうちの最初のｍビットのデータは第
１の記憶手段から出力されるので、データ転送レートが
低下することもない。
【００５８】また、第１および第２の記憶手段を同一チ
ップ上に形成すれば、装置のコンパクト化が図られる。
ップ上に形成すれば、装置のコンパクト化が図られる。
【００５９】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。
２の記憶手段はＤＲＡＭであることとすれば、第１およ
び第２の記憶手段を容易に構成できる。
【００６０】また、第１の記憶手段はＳＲＡＭであり第
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。
２の記憶手段はＳＤＲＡＭであることとすれば、データ
転送レートの一層の向上が図られる。
【００６１】また、第１の記憶手段は揮発性メモリであ
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。
り、第２の記憶手段は不揮発性メモリであることとすれ
ば、第１および第２の記憶手段を容易に構成できる。
【００６２】また、第１の記憶手段は半導体メモリであ
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。
り第２の記憶手段は半導体メモリ以外のメモリであるこ
とすれば、装置価格が低減される。
【００６３】また、第１および第２の記憶手段は、とも
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。
に半導体メモリ以外のメモリであることとすれば、装置
価格は一層低減される。
【図１】 この発明の実施例１によるコンピュータのメ
モリ装置の構成を示すブロック図である。
モリ装置の構成を示すブロック図である。
【図２】 図１で示したコンピュータのメモリ装置で構
成されるメモリ空間を示す図である。
成されるメモリ空間を示す図である。
【図３】 図１で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。
続読出動作を示すタイムチャートである。
【図４】 図１で示したコンピュータのメモリ装置の改
良例を示すブロック図である。
良例を示すブロック図である。
【図５】 この発明の実施例２によるコンピュータのメ
モリ装置の構成を示すブロック図である。
モリ装置の構成を示すブロック図である。
【図６】 図５で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。
続読出動作を示すタイムチャートである。
【図７】 この発明の実施例３によるコンピュータのメ
モリ装置の構成を示すブロック図である。
モリ装置の構成を示すブロック図である。
【図８】 図７で示したコンピュータのメモリ装置の連
続読出動作を示すタイムチャートである。
続読出動作を示すタイムチャートである。
【図９】 従来のコンピュータの構成を示すブロック図
である。
である。
【図１０】 図９で示したコンピュータのＤＲＡＭの連
続読出動作を示すタイムチャートである。
続読出動作を示すタイムチャートである。
【図１１】 従来の他のコンピュータの構成を示すブロ
ック図である。
ック図である。
１，１１，２１ コントロール回路、２，２２，３１，
４１ ＤＲＡＭ、３，１３，２３，４２ ＳＲＡＭ、４
セレクタ回路、１２ ＳＤＲＡＭ、２４ ＴＡＧ回
路、２５ゲート回路、３０，４０ ＣＰＵ。
４１ ＤＲＡＭ、３，１３，２３，４２ ＳＲＡＭ、４
セレクタ回路、１２ ＳＤＲＡＭ、２４ ＴＡＧ回
路、２５ゲート回路、３０，４０ ＣＰＵ。
Claims (8)
- 【請求項１】 ｎ（ｎ≧２）ビット単位でデータを読出
すことが可能な記憶装置であって、 各ｎビットのデータのうちの最初のｍ（ｍ＜ｎ）ビット
のデータを記憶するためのアクセス速度が速い小容量の
第１の記憶手段、 各ｎビットのデータのうちの他のｎ−ｍビットのデータ
を記憶するためのアクセス速度が遅い大容量の第２の記
憶手段、およびアドレス信号に従って前記第１および第
２の記憶手段に同時にアクセスし、前記第１の記憶手段
から前記最初のｍビットのデータを読出すとともに前記
第２の記憶手段から前記他のｎ−ｍビットのデータを読
出して、ｎビットのデータを連続的に出力する制御手段
を備える、記憶装置。 - 【請求項２】 ｎビット単位でデータを読出すことが可
能な記憶装置であって、 各アクセス頻度が高いｎビットのデータのうちの最初の
ｍビットのデータを記憶するためのアクセス速度が速い
小容量の第１の記憶手段、 各アクセス頻度が高いｎビットのデータのうちの他のｎ
−ｍビットのデータと、各アクセス頻度が低いｎビット
のデータとを記憶するためのアクセス速度が遅い大容量
の第２の記憶手段、およびアドレス信号に従って、アク
セス頻度が高いｎビットのデータに関しては前記第１お
よび第２の記憶手段に同時にアクセスして前記第１の記
憶手段から前記最初のｍビットのデータを読出すととも
に前記第２の記憶手段から前記他のｎ−ｍビットのデー
タを読出し、アクセス頻度が低いｎビットのデータに関
しては前記第２の記憶手段のみにアクセスして前記第２
の記憶手段からｎビットのデータを読出して、ｎビット
のデータを連続的に出力する制御手段を備える、記憶装
置。 - 【請求項３】 前記第１および第２の記憶手段は同一チ
ップ上に形成されている、請求項１または２に記載の記
憶装置。 - 【請求項４】 前記第１の記憶手段はスタティックラン
ダムアクセスメモリであり、前記第２の記憶手段はダイ
ナミックランダムアクセスメモリである、請求項１ない
し３のいずれかに記載の記憶装置。 - 【請求項５】 前記第１の記憶手段はスタティックラン
ダムアクセスメモリであり、前記第２の記憶手段はシン
クロナスダイナミックランダムアクセスメモリである、
請求項１ないし３のいずれかに記載の記憶装置。 - 【請求項６】 前記第１の記憶手段は揮発性メモリであ
り、前記第２の記憶手段は不揮発性メモリである、請求
項１ないし３のいずれかに記載の記憶装置。 - 【請求項７】 前記第１の記憶手段は半導体メモリであ
り、前記第２の記憶手段は半導体メモリ以外のメモリで
ある、請求項１または２に記載の記憶装置。 - 【請求項８】 前記第１および第２の記憶手段は、とも
に半導体メモリ以外のメモリである、請求項１または２
に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139027A JPH08328949A (ja) | 1995-06-06 | 1995-06-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139027A JPH08328949A (ja) | 1995-06-06 | 1995-06-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328949A true JPH08328949A (ja) | 1996-12-13 |
Family
ID=15235763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139027A Pending JPH08328949A (ja) | 1995-06-06 | 1995-06-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08328949A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991601A (ja) * | 1982-11-16 | 1984-05-26 | 株式会社富士電機総合研究所 | 無機絶縁物を用いた電気絶縁材料 |
| US7072347B2 (en) | 2001-02-23 | 2006-07-04 | International Business Machines Corporation | Assignment of packet descriptor field positions in a network processor |
| JP2008052622A (ja) * | 2006-08-28 | 2008-03-06 | Megachips Lsi Solutions Inc | メモリシステム |
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| WO2016043158A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | メモリ制御回路および記憶装置 |
| JP2016515274A (ja) * | 2013-03-15 | 2016-05-26 | クアルコム，インコーポレイテッド | 混載メモリタイプハイブリッドキャッシュ |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
-
1995
- 1995-06-06 JP JP7139027A patent/JPH08328949A/ja active Pending
Cited By (10)
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|---|---|---|---|---|
| JPS5991601A (ja) * | 1982-11-16 | 1984-05-26 | 株式会社富士電機総合研究所 | 無機絶縁物を用いた電気絶縁材料 |
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| US11487433B2 (en) | 2013-03-14 | 2022-11-01 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
| JP2016515274A (ja) * | 2013-03-15 | 2016-05-26 | クアルコム，インコーポレイテッド | 混載メモリタイプハイブリッドキャッシュ |
| WO2016043158A1 (ja) * | 2014-09-19 | 2016-03-24 | 株式会社 東芝 | メモリ制御回路および記憶装置 |
| JP2016062505A (ja) * | 2014-09-19 | 2016-04-25 | 株式会社東芝 | メモリ制御回路および半導体記憶装置 |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040921 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |