KR20060100092A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
게이트 구조물을 포함하는 반도체 장치의 제조에서, 먼저 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 금속막 패턴이 적층된 게이트 구조물을 형성한다. 상기 게이트 구조물 상에 산소 라디칼을 플라즈마 산화 공정을 통해 블록킹 산화막을 형성하고, 후속하여 질화 처리를 수행함으로써 상기 블록킹 산화막 상에 블록킹 산질화막을 형성한다. 상기 블록킹 산화막 및 블록킹 산질화막은 후속하여 수행되는 산화막 증착 공정 또는 산소 분위기에서 수행되는 열처리 공정에서 상기 게이트 산화막 패턴으로 산화제가 확산되는 것을 억제한다.
Description
도 1 내지 도 8은 본 발명의 일 실시예에 따른 셀 트렌지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 불휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 106 : 게이트 절연막
108 : 도전막 110 : 폴리실리콘막
112 : 금속 질화막 114 : 금속막
116 : 게이트 구조물 118 : 게이트 절연막 패턴
120 : 폴리실리콘막 패턴 122 : 금속 질화막 패턴
124 : 금속막 패턴 126 : 블록킹 산화막
128 : 블록킹 산질화막
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 재산화 처리된 게이트 구조물을 갖는 셀 트랜지스터 또는 불휘발성 메모리 셀과 같은 반도체 장치의 제조 방법에 관한 것이다.
반도체 디자인 룰이 점점 미세화 됨에 따라 다층 및 복잡한 구조의 반도체 소자들이 제조되고 있다. 또한, 반도체 소자가 고집적화됨에 따라 배선 또는 게이트 전극과 같은 도전성 패턴들의 저항을 감소시킬 것이 요구되고 있다.
특히, 상기 게이트 전극의 경우 폴리실리콘막 패턴이 사용되었으나, 최근에는 저항 감소를 위해 상기 폴리실리콘 패턴 상에 금속 실리사이드 패턴이 적층된 구조를 주로 사용하고 있다. 또한, 상기 게이트 전극의 저항을 더욱 감소시키기 위해, 상기 폴리실리콘 패턴 상에 상기 금속 실리사이드 패턴 대신 금속막 패턴을 사용하고 있다. 상기 게이트 전극으로 주로 사용되는 금속막 패턴으로는 텅스텐 패턴을 들 수 있다.
그런데, 상기 폴리실리콘막 패턴 상에 텅스텐 패턴이 적층된 형태로 게이트 전극을 구현할 경우에는 상기 텅스텐 패턴의 특성에 맞추어 이 후 공정 조건들을 적절하게 조절하여야 한다. 예를 들면, 상기 텅스텐 패턴의 경우에는 특정 산화 분위기에서 빠르게 산화되기 때문에 산화 공정을 수행할 시에 상기 텅스텐 패턴들 간에 서로 브릿지되는 불량이 발생되기 쉽다. 때문에, 상기 게이트 패터닝 공정을 수행한 이후의 산화 공정 시에 공정 조건들을 변경시켜, 상기 텅스텐 패턴의 표면 산화를 억제시켜야 한다.
상기 텅스텐 패턴의 표면 산화를 억제하면서 게이트 재산화 공정을 수행하는 경우에는, 상기 산화제가 폴리실리콘막 패턴과 게이트 산화막 계면으로 더욱 빠르게 확산된다. 그러므로, 게이트 산화막이 재산화되어 상기 게이트 산화막이 불균일하게 두꺼워지고, 이로 인해, 트랜지스터의 문턱 전압이 변화하게 된다. 특히, 불휘발성 메모리 장치의 경우 셀 트랜지스터의 문턱 전압이 변화하게 되면, 셀 산포가 커지게 되어 동작 불량이 발생하게 된다. 최근의 고집적화된 트랜지스터의 경우 게이트 길이가 매우 짧아짐에 따라, 상기 게이트 산화막이 재산화됨에 따른 게이트 산화막의 두께 변화가 더욱 뚜렷하게 나타나게 된다.
상기 게이트 산화막의 두께 변화를 감소시키기 위해 저온에서 게이트 재산화 공정을 수행하는 경우에는 게이트 전극의 식각 손상 치유 효과가 저감되어, 누설 전류가 발생하게 된다. 이로 인해, 트랜지스터의 특성이 열화되고 신뢰성에 문제를 일으키게 된다.
상기와 같은 문제점들을 해결하기 위하여 본 출원인에 의해 2004년 5월 29일자로 출원된 대한민국특허출원 제2004-0038809호 및 2004년 9월 4일자로 출원된 대한민국특허출원 제2004-0070636호에는 게이트 구조물의 표면 부위를 산소 라디칼을 이용한 산화 처리를 통해 산화막으로 형성하는 방법이 개시되어 있다. 그러나, 상기 산소 라디칼을 이용한 산화 처리는 게이트 산화막, 터널 산화막, 게이트 유전막 등으로 사용되는 실리콘 산화막의 두께 변화를 억제할 수는 있으나, 후속하는 산화막 증착 공정 또는 산소 분위기에서 수행되는 열처리 공정에서 상기 실리콘 산화막으로의 산화제 확산에 의해 상기 실리콘 산화막의 두께가 증가되는 문제점이 발생될 수 있다.
상술한 바와 같은 문제점들을 해결하기 위한 본 발명의 목적은 누설 전류 특성 및 동작 특성이 개선된 게이트 구조물을 형성할 수 있으며, 또한 상기 게이트 구조물의 형성 이후에 수행되는 산화막 증착 공정 또는 산소를 포함하는 가스 분위기에서 수행되는 열처리 공정에서 산화제의 확산을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 산화막 패턴 및 도전막 패턴을 포함하는 게이트 구조물을 형성하는 단계와, 상기 게이트 구조물을 산소 라디칼 분위기에서 플라즈마 산화 처리하여 상기 게이트 구조물 상에 블록킹 산화막을 형성하는 단계와, 상기 블록킹 산화막을 질화 처리하여 상기 블록킹 산화막 상에 블록킹 산질화막을 형성하는 단계를 포함할 수 있다.
상기 도전막 패턴은 불순물 도프된 폴리실리콘으로 이루어질 수 있으며, 이와는 다르게, 불순물 도프된 폴리실리콘막 패턴과, 금속 질화막 패턴 및 금속막 패턴을 포함할 수도 있다. 여기서, 상기 금속 질화막 패턴 및 상기 금속막 패턴은 텅스텐을 포함할 수 있다.
상기 도전막 패턴이 폴리실리콘막 패턴, 금속 질화막 패턴 및 금속막 패턴을 포함하는 경우, 상기 블록킹 산화막은 상기 산화막 패턴 및 상기 폴리실리콘막 패턴 상에 선택적으로 형성될 수 있다.
상기 블록킹 산화막은 플라즈마 질화 처리 또는 열 질화 처리될 수 있으며, 상기 플라즈마 질화 처리는 질소 라디칼(N*)을 포함하는 질소 플라즈마를 이용하여 수행될 수 있으며, 열 질화 처리는 질소를 포함하는 가스를 이용하여 약 600℃ 내지 950℃ 정도의 온도에서 수행될 수 있다.
한편, 상기 질화 처리 이전에 상기 블록킹 산화막이 형성된 게이트 구조물을 재산화 처리하여 상기 블록킹 산화막 상에 제2블록킹 산화막을 형성할 수도 있다. 상기 재산화 처리는 게이트 구조물을 형성하기 위한 식각 공정에서 발생된 식각 손상을 치유하기 위하여 수행된다. 그러나, 상기 블록킹 산화막을 열 질화 처리하는 경우에는 상기 재산화 공정이 생략될 수도 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 산화막 패턴, 제1도전막 패턴, 유전막 패턴 및 제2도전막 패턴을 포함하는 게이트 구조물을 형성하는 단계와, 상기 게이트 구조물을 산소 라디칼 분위기에서 플라즈마 산화 처리하여 상기 게이트 구조물 상에 블록킹 산화막을 형성하는 단계와, 상기 블록킹 산화막을 질화 처리하여 상기 블록킹 산화막 상에 블록킹 산질화막을 형성하는 단계를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 방법들에 의하면, 상기와 같이 플라즈마 산화 처리를 수행함으로써 상기 폴리실리콘막 패턴의 에지 부위를 산화시켜 전계 집중 효과를 방지할 수 있으며, 후속하는 재산화 공정에서의 산화제 확산을 억제할 수 있다. 또한, 상기 질화 처리를 수행함으로써 후속하는 산화막 증착 공정 또는 산소를 포함하는 가스 분위기에서 수행되는 열처리 공정에서 상기 산화막 패턴으로의 산화제 확산을 억제할 수 있다. 결과적으로, 상기 본 발명의 실시예들에 따른 방법들에 의해 제조된 반도체 장치의 누설 전류 및 문턱 전압의 변화가 감소될 수 있으며, 또한 반도체 장치의 동작 특성이 개선될 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 셀 트렌지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리 공정을 통해 액티브 영역과 필드 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판(100)의 표면 부위에 소자 분리막(104)에 의해 한정된 액티브 패턴(102)을 형성한다.
이어서, 상기 반도체 기판(100) 상에 게이트 절연막(106)을 형성한다. 상기 게이트 절연막(106)의 예로는 실리콘 산화물(SiO2)로 이루어진 실리콘 산화막, 고 유전율 물질로 이루어지는 고 유전율 물질막 등이 있다.
구체적으로, 상기 실리콘 산화막은 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)에 의해 형성될 수 있다. 예를 들면, 급속 열산화 방법에 의하면, 상기 실리콘 산 화막은 반도체 기판(100)을 약 800℃ 내지 950℃ 정도로 가열하고 상기 반도체 기판(100) 상으로 산소를 포함하는 반응 가스를 공급함으로써 형성될 수 있다. 또한, 상기 실리콘 산화막을 질화 처리하여 상기 실리콘 산화막의 표면 부위를 실리콘 산질화막(SiON)으로 형성할 수도 있다.
상기 고 유전율 물질의 예로는 HfO2, HfAlO, HfSixOy, HfSixOyNz, ZrO2, ZrSixOy, ZrSixOyNz, Al2O3, TiO2, Y2O3, Ta2O5, Nb2O5, BaTiO3, SrTiO3 등이 있으며, 상기 고 유전율 물질막은 열 화학 기상 증착(thermal chemical vapor deposition; thermal CVD), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 물리 기상 증착(physical vapor deposition; PVD) 또는 원자층 증착(atomic layer deposition; ALD)을 통해 형성될 수 있다. 상기 고 유전율 물질막들은 단독으로 사용될 수도 있으며, 이들의 복합막으로도 사용될 수 있다.
이어서, 상기 게이트 절연막(106) 상에 도전막(108)을 형성한다. 구체적으로, 불순물 도프된 폴리실리콘막(110)을 상기 게이트 절연막(106) 상에 형성한다. 상기 폴리실리콘막(110)은 실란 가스와 같은 실리콘 소스 가스를 이용하는 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 형성될 수 있으며, 통상의 도핑 방법, 예를 들면 불순물 확산, 이온 주입 또는 인-시튜 도핑을 통해 불순물 도핑된다.
상기 폴리실리콘막(110) 상에 금속 장벽막으로서 기능하는 금속 질화막(112)을 형성한 후, 상기 금속 질화막(112) 상에 금속막(114)을 형성하여 상기 도전막 (108)을 완성한다. 본 실시예에서는 상기 금속 질화막(112)으로 텅스텐 질화막이 사용될 수 있으며, 상기 금속막(114)으로 텅스텐막이 사용될 수 있다. 그러나, 이밖에도 다양한 금속 질화막 및 금속막이 사용될 수 있다.
한편, 상기 도전막(108)으로 도프트 폴리실리콘막(110)이 단독으로 사용될 수도 있으며, 상기 폴리실리콘막(110) 상에 상기 금속 질화막(112) 및 금속막(114)을 대신하여 금속 실리사이드막이 형성될 수도 있다. 상기 금속 실리사이드막으로는 텅스텐 실리사이드막(WSix), 티타늄 실리사이드막(TiSix), 코발트 실리사이드막(CoSix), 탄탈륨 실리사이드막(TaSix) 등이 채용될 수 있다.
상기 도전막(108) 상에 마스크막(미도시)을 형성한다. 상기 마스크막은 실리콘 질화물로 형성될 수 있으며, SiH2Cl2 가스 또는 SiH4 가스와 같은 실리콘 소스 가스와 NH3 가스와 같은 질화 가스를 이용하는 LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
도 2를 참조하면, 상기 마스크막 상에 포토리소그래피 공정을 통해 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 상기 도전막(108) 상에 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 반도체 기판(100) 상에 게이트 구조물(116)을 형성한다.
구체적으로, 플라즈마 이온 에너지를 이용하는 이방성 식각 공정을 통해 상기 마스크 패턴에 의해 노출된 상기 도전막(108) 및 게이트 절연막(106)을 부분적 으로 제거함으로써 게이트 절연막 패턴(118) 폴리실리콘막 패턴(120), 금속 질화막 패턴(122) 및 금속막 패턴(124)을 포함하는 게이트 구조물(116)을 형성한다. 여기서, 상기 금속막 패턴(124), 금속 질화막 패턴(122) 및 폴리실리콘막 패턴(120)은 게이트 전극으로서 기능한다.
도 3을 참조하면, 상기 게이트 구조물(116)을 산소 라디칼을 이용하는 플라즈마 산화 처리하여 상기 게이트 구조물(116) 상에 블록킹 산화막(126)을 형성한다. 상기 산화 처리는 폴리실리콘막 패턴(120)의 에지 부위에서의 전계 집중 현상을 방지하기 위하여 수행되며, 또한 후속하는 재산화 공정에서의 산화제 확산을 억제하기 위하여 수행된다. 특히, 상기 블록킹 산화막(126)은 상기 게이트 절연막 패턴(118) 및 폴리실리콘막 패턴(120) 상에만 선택적으로 형성된다.
구체적으로, 상기 플라즈마 산화 처리는 챔버 내에 산소(O2), 수소(H2) 및 아르곤(Ar) 가스를 유입한 후 상기 산소 라디칼(O*) 및 수산화 라디칼(OH*) 등을 형성함으로서, 상기 게이트 구조물(116)의 폴리실리콘막 패턴(120) 및 게이트 절연막 패턴(118)의 표면 상에 상기 블록킹 산화막(126)을 형성한다. 상기 아르곤 가스는 플라즈마 점화 가스로서 선택적으로 사용될 수 있으며, 상기 산소 가스에 대한 수소 가스의 공급 유량은 1% 내지 1000% 정도일 수 있다. 상기 플라즈마 산화 처리를 수행하는 동안, 챔버 내의 압력은 약 1torr 내지 10torr의 범위 내에서 유지될 수 있으며, 플라즈마 발생 파워는 1000W 내지 5000W의 범위에서 조절될 수 있다.
상기 블록킹 산화막(126)은 상기 폴리실리콘막 패턴(120)의 표면 상에 5Å이 상의 두께로 성장되도록 한다. 이는 상기 블록킹 산화막(126)의 두께가 5Å에 비해 낮게 형성되는 경우 확산 방지막으로서의 기능을 수행하기가 어렵기 때문이다. 특히, 상기 블록킹 산화막(126)은 약 10Å 내지 100Å 정도의 두께로 성장되도록 한다.
상기 플라즈마 산화 처리는 약 200℃ 내지 600℃의 온도하에서 수행될 수 있다. 특히, 약 250℃ 내지 300℃의 온도하에서 수행될 수 있다. 상기와 같이, 통상의 습식 또는 건식 열산화 처리에 비해 현저히 낮은 온도로 산화 처리가 수행될 수 있기 때문에, 폴리실리콘막 패턴(120), 게이트 절연막 패턴(118) 및 반도체 기판(100) 사이의 계면들로의 산화제 확산이 억제될 수 있으며, 이에 따라 게이트 절연막 패턴(118)의 두께가 증가되는 현상은 거의 발생되지 않는다. 그러나, 상기와 같이 저온에서 산화 공정이 수행되기 때문에 게이트 구조물(116)에 발생된 식각 손상의 치유 효과는 저감될 수 있다.
도 4를 참조하면, 상기 게이트 구조물(116) 상의 블록킹 산화막(126) 상에 블록킹 산질화막(128)을 형성한다. 상기 블록킹 산화막(126) 및 블록킹 산질화막(128)은 후속하는 산화막 증착 공정 또는 열처리 공정에서 산화제의 확산을 방지하기 위하여 형성된다.
구체적으로, 상기 블록킹 산화막(126)의 표면 부위를 질화 처리하여 상기 표면 부위를 실리콘 산질화막(128)으로 형성한다. 예를 들면, 상기 블록킹 산질화막(128)은 플라즈마 질화 처리 또는 열 질화 처리에 의해 형성될 수 있다.
상기 플라즈마 질화 처리는 질소 라디칼(N*)을 포함하는 질소 플라즈마를 이용하여 수행될 수 있다. 구체적으로, 상기 플라즈마 질화 처리는 N2 가스, NH3 가스, NO 가스, N2O 가스 등과 같은 질화 가스와, Ar 가스와 He 가스 등과 같은 캐리어 가스를 이용하여 약 1mtorr 내지 10torr의 압력 및 상온 내지 약 600℃의 온도하에서 수행될 수 있다. 구체적으로, 상기 플라즈마 질화 처리는 리모트 플라즈마 발생기를 이용한 리모트 플라즈마 방식 또는 상기 챔버 내에서 직접적으로 플라즈마를 형성하는 다이렉트 플라즈마 방식으로 수행될 수 있다. 일 예로서, 마이크로파 에너지 소스 또는 RF 파워 소스를 사용하는 리모트 플라즈마 발생기 또는 MMT(modified-magnetron typed) 플라즈마 발생기 등이 사용될 수 있다.
상기 열 질화 공정은 N2 가스, NH3 가스, NO 가스, N2O 가스 등과 같은 질화 가스를 이용하여 약 1mtorr 내지 10torr 정도의 압력 및 약 600℃ 내지 950℃ 정도의 온도에서 수행될 수 있다.
상기 블록킹 산질화막(128)은 초기의 블록킹 산화막(126) 두께에 대하여 약 10 내지 30% 정도의 두께를 갖도록 형성될 수 있으며, 특히 약 15% 내지 20% 정도의 두께를 갖도록 형성될 수 있다.
한편, 상기 블록킹 산화막(126)을 형성하기 위한 플라즈마 산화 처리와 블록킹 산질화막(128)을 형성하기 위한 플라즈마 질화 처리는 동일한 챔버 내에서 산소 라디칼 및 질소 라디칼을 이용하여 인-시튜(in-situ)로 수행될 수 있다.
상기와 같이 열 질화 처리를 수행하는 경우, 상기 게이트 구조물(116) 및 반도체 기판(100)에 가해진 식각 손상은 충분히 치유될 수 있다. 그러나, 플라즈마 질화 처리를 수행하는 경우, 상기 식각 손상에 대한 치유 효과가 충분하지 못하므로, 추가적인 열처리가 요구된다.
상기 열처리는 상기 식각 손상을 충분히 치유하기 위하여 수초 내지 2시간 동안 수행된다. 일 예로서, 급속 열처리(rapid thermal process; RTP) 장치를 이용하여 상기 열처리를 수행하는 경우, 상기 열처리는 수초 내지 수십초 동안 수행될 수 있으며, 퍼니스(furnace) 타입의 열처리 장치를 사용하는 경우, 상기 열처리는 약 5분 내지 2시간 동안 수행될 수 있다.
상기 열처리는 산소(O2), 오존(O3), 수증기(H2O) 등과 같은 산화 가스 분위기에서 약 700℃ 내지 950℃의 온도 및 1mtorr 내지 10torr 정도의 압력 하에서 수행될 수 있다.
상기와 같은 열처리를 수행하는 동안 열처리 장치 내부에서는 산소 라디칼(O*) 또는 수산화 라디칼(OH*) 등과 같은 산화제가 생성된다. 그러나, 반도체 기판(100)과 게이트 절연막 패턴(118) 및 폴리실리콘막 패턴(120) 사이의 계면들로의 상기 산화제 확산은 게이트 구조물(116) 상의 블록킹 산화막(126) 및 블록킹 산질화막(128)에 의해 억제될 수 있다. 따라서, 상기 산화제 확산에 의한 게이트 절연막 패턴(118)의 두께 증가 또는 추가적인 실리콘 산화막의 생성 등이 억제될 수 있다.
한편, 도 5 및 도 6을 참조하면, 상기와는 다르게, 상기 게이트 구조물(116) 상에 산소 라디칼을 이용하는 플라즈마 산화 처리를 통해 제1블록킹 산화막(130)을 형성한 후, 상기 게이트 구조물(116)의 금속막 패턴(124)의 표면 산화가 억제되도록 재산화 처리를 수행하여 상기 제1블록킹 산화막(130) 상에 제2블록킹 산화막(132)을 형성할 수도 있다. 이어서, 순차적으로 상기 제2블록킹 산화막(132) 상에 플라즈마 질화 처리 또는 열 질화 처리를 통해 블록킹 산질화막(134)을 형성한다.
구체적으로, 상기 금속막 패턴(124)으로서 사용되는 텅스텐막 패턴의 표면 산화가 억제되는 재산화 처리를 수행하기 위해서 산소가스(O2) 또는 산소 원자를 포함하는 가스와 수소 가스(H2)가 제공될 수 있다. 예를 들면, 상기 재산화 처리에는 산소 가스(O2) 및 수소가스(H2)가 사용되거나 수증기(H20) 및 수소가스(H2)가 사용될 수 있다.
이때, 상기 텅스텐 패턴(124)의 산화를 방지하기 위해 상기 산소 가스 또는 수증기보다 수소 가스의 공급 유량을 더 크게 하는 것이 바람직하며, 상기 게이트 구조물(116)의 식각 손상을 치유하기 위하여 상기 재산화 처리는 약 700 내지 950℃의 온도하에서 수행될 수 있다. 상기와 같이 고온에서 재산화 처리를 수행하면, 상기 게이트 구조물(116) 및 반도체 기판(100)에 가해진 식각 손상이 충분히 치유될 수 있다. 따라서, 상기 블록킹 산질화막(134)을 형성한 이후에 별도의 열처리를 생략할 수 있다.
또한, 상기 재산화 처리는 제1블록킹 산화막(130)을 형성한 후에 수행되므로, 산화제의 확산이 충분히 억제될 수 있다. 즉, 상기 재산화 처리를 수행하는 동 안 상기 제1블록킹 산화막(130)이 상기 산화제에 대한 확산 방지막으로서 기능하므로 게이트 절연막(118)의 두께 증가를 억제할 수 있다.
또한, 도 7 및 도 8을 참조하면, 상기 게이트 구조물(116) 상에 플라즈마 질화 처리 또는 열 질화 처리를 통해 블록킹 질화막(136)을 형성한 후, 상기 블록킹 질화막(136) 상에 플라즈마 산화 처리를 통해 블록킹 산화막(138)을 형성할 수 있다. 구체적으로, 상기 블록킹 질화막(136)은 폴리실리콘막 패턴(120) 상에 형성되는 블록킹 실리콘 질화막(136a)과 상기 텅스텐 질화막 패턴(122) 및 상기 텅스텐막 패턴(124) 상에 형성되는 블록킹 텅스텐 질화막(136b)을 포함할 수 있다. 후속하여 형성되는 블록킹 산화막(138)은 블록킹 실리콘 질화막(136a) 상에 형성되며, 소량의 질소 성분을 포함할 수도 있으며, 상기 블록킹 산화막(138)을 형성하는 동안 블록킹 실리콘 질화막(136a)은 산화제의 확산에 의해 제1블록킹 산질화막(140)으로 변환된다.
이어서, 상기 블록킹 산화막(138) 상에 플라즈마 질화 처리 또는 열 질화 처리를 통해 제2블록킹 산질화막(142)을 형성한다. 한편, 도시되지는 않았으나, 상기 블록킹 산화막(138) 상에 재산화 처리를 통해 제2블록킹 산화막이 더 형성될 수도 있으며, 이 경우 상기 제2블록킹 산질화막(142)은 상기 제2블록킹 산화막 상에 형성될 수 있다.
도시되지는 않았으나, 상기 게이트 구조물(116)과 인접하는 반도체 기판(100)의 표면 부위에 소스/드레인 영역들을 형성하여 셀 트랜지스터를 완성한다. 이때, 상기 게이트 구조물(116)의 측벽들 상에 각각 게이트 스페이서를 더 형성할 수도 있다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 불휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 실리콘웨이퍼와 같은 반도체 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 이와는 다르게, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 기판(200) 상에 열산화 공정을 통해 약 50Å 내지 100Å 정도의 두께를 갖는 터널 산화막(202)을 형성한다. 추가적으로 상기 터널 산화막(202)의 표면 부위를 질화 처리할 수도 있다.
상기 터널 산화막(202) 상에 불순물 도프트 폴리실리콘으로 이루어진 제1도전막(204)을 형성한다. 상기 제1도전막(204)을 형성하는 방법에 대한 상세 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
이어서, 이웃하는 메모리 셀들을 서로 절연시키기 위해 사진식각 공정을 통해 상기 필드 영역 상의 제1도전막(204) 부분을 제거한다.
도 10을 참조하면, 상기 제1도전막(204) 상에 게이트 유전막(206)을 형성한다. 상기 게이트 유전막(206)으로는 산화물-질화물-산화물로 이루어진 ONO막이 사용될 수 있다. 이와는 다르게, 상기 게이트 유전막(206)으로 고유전율 물질막이 채 용될 수도 있다. 상기 고유전율 물질막에 대한 상세 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 게이트 유전막(206) 상에 제2도전막(208)을 형성한다. 상기 제2도전막(208)으로는 불순물 도프된 폴리실리콘막이 단독으로 사용될 수도 있으며, 도시된 바와 같이, 상기 금속 질화막(210)과 금속막(212)이 사용될 수도 있다. 또한, 상기 불순물 도프된 폴리실리콘막이 제2도전막(208)으로 사용되는 경우, 상기 불순물 도프된 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다.
도 11을 참조하면, 상기 제2도전막(208), 게이트 유전막(206), 제1도전막(204) 및 터널 산화막(202)을 순차적으로 패터닝하여 터널 산화막 패턴(214), 제1도전막 패턴(216), 게이트 유전막 패턴(218) 및 제2도전막 패턴(220)을 포함하는 게이트 구조물(222)을 형성한다. 이때, 상기 제1도전막 패턴(216)은 플로팅 게이트 전극으로서 기능하며, 상기 제2도전막 패턴(220)은 금속 질화막 패턴(224)과 금속막 패턴(226)을 포함하며, 컨트롤 게이트 전극으로서 기능한다. 상기 게이트 구조물(222)을 형성하기 위한 패터닝 공정은 도 2를 참조하여 기 설명된 방법과 실질적으로 동일한 방법으로 수행될 수 있다.
도 12를 참조하면, 상기 게이트 구조물(222)에 대하여 산소 라디칼을 이용하는 플라즈마 산화 처리 및 질화 처리를 순차적으로 수행하여 상기 게이트 구조물(222) 상에 블록킹 산화막(228)과 블록킹 산질화막(230)을 형성한다. 구체적으로, 상기 블록킹 산화막(228) 및 블록킹 산질화막(230)은 터널 산화막 패턴(214), 제1도전막 패턴(216) 및 게이트 유전막 패턴(218) 상에 형성될 수 있다. 이와는 다르 게, 상기 게이트 구조물(222) 상에 제1블록킹 산화막과 제2블록킹 산화막 및 블록킹 산질화막을 형성할 수도 있으며, 제1블록킹 산질화막, 블록킹 산화막 및 제2블록킹 산질화막을 형성할 수도 있다.
상기와 같은 방법들은 도 3 내지 도 8을 참조하여 기 설명된 방법들과 실질적으로 동일하므로 이들에 대한 추가적인 상세 설명은 생략한다.
이어서, 도시되지는 않았지만, 상기와 게이트 구조물(222)과 인접한 기판(200)의 표면 부위에 소스/드레인 영역들(도시되지 않음)을 형성하여 상기 불휘발성 메모리 셀을 완성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 게이트 구조물이 가해진 식각 손상은 다양한 방법으로 치유될 수 있으며, 산화제의 확산에 의한 게이트 절연막, 터널 산화막, 게이트 유전막과 같은 산화막의 이상 성장이 억제될 수 있다.
구체적으로, 상기와 같이 플라즈마 산화 처리를 수행함으로써 상기 폴리실리콘막 패턴의 에지 부위를 산화시켜 전계 집중 효과를 방지할 수 있으며, 후속하여 재산화 공정을 수행하는 경우, 상기 산화막으로의 산화제 확산을 억제하여 상기 산화막의 두께 증가를 억제할 수 있으며, 상기 식각 손상을 충분하게 치유할 수 있다. 또한, 상기 질화 처리를 수행함으로써 후속하는 산화막 증착 공정 또는 산소를 포함하는 가스 분위기에서 수행되는 열처리 공정에서 상기 산화막 패턴으로의 산화제 확산을 억제할 수 있다. 결과적으로, 상기 본 발명의 실시예들에 따른 방법들에 의해 제조된 반도체 장치의 누설 전류 및 문턱 전압의 변화가 감소될 수 있으며, 또한 반도체 장치의 동작 특성이 개선될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- 기판 상에 산화막 패턴 및 도전막 패턴을 포함하는 게이트 구조물을 형성하는 단계;상기 게이트 구조물을 산소 라디칼 분위기에서 플라즈마 산화 처리하여 상기 게이트 구조물 상에 블록킹 산화막을 형성하는 단계; 및상기 블록킹 산화막을 질화 처리하여 상기 블록킹 산화막 상에 블록킹 산질화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 도전막 패턴은 불순물 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,상기 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 불순물 도프된 폴리실리콘막, 금속 질화막 및 금속막을 포함하는 도전막을 순차적으로 형성하는 단계; 및상기 산화막 및 상기 도전막을 패터닝하여 상기 산화막 패턴과, 폴리실리콘막 패턴, 금속 질화막 패턴 및 금속막 패턴으로 구성된 상기 도전막 패턴을 포함하는 상기 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 블록킹 산화막은 상기 산화막 패턴 및 상기 폴리실리콘막 패턴 상에 선택적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 플라즈마 산화 처리를 수행하기 전에 상기 게이트 구조물을 질화 처리하여 상기 게이트 구조물 상에 블록킹 실리콘 질화막 및 블록킹 금속 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 블록킹 산질화막은 열 질화 처리 또는 플라즈마 질화 처리에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 블록킹 산화막이 형성된 게이트 구조물을 재산화 처리하여 상기 블록킹 산화막 상에 제2블록킹 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 상에 산화막 패턴, 제1도전막 패턴, 유전막 패턴 및 제2도전막 패턴을 포함하는 게이트 구조물을 형성하는 단계;상기 게이트 구조물을 산소 라디칼 분위기에서 플라즈마 산화 처리하여 상기 게이트 구조물 상에 블록킹 산화막을 형성하는 단계; 및상기 블록킹 산화막을 질화 처리하여 상기 블록킹 산화막 상에 블록킹 산질화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제8항에 있어서, 상기 게이트 구조물을 형성하는 단계는,상기 기판 상에 산화막, 불순물 도프된 폴리실리콘막, 유전막, 금속 질화막 및 금속막을 순차적으로 형성하는 단계; 및상기 산화막, 불순물 도프된 폴리실리콘막, 유전막, 금속 질화막 및 금속막을 패터닝하여 상기 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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