KR20070048406A

KR20070048406A - Method for fabricating semiconductor device having recessed channel

Info

Publication number: KR20070048406A
Application number: KR1020050105465A
Authority: KR
Inventors: 최재건
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-04
Filing date: 2005-11-04
Publication date: 2007-05-09

Abstract

본 발명의 리세스 채널을 갖는 반도체 소자의 형성방법은, 반도체 기판의 소자영역 및 스크라이브 라인 영역에 각각 리세스 채널용 트렌치 및 단차를 갖는 오버레이 키 박스를 형성하는 단계; 리세스 채널용 트렌치 및 오버레이 박스가 형성된 반도체 기판 전면에 게이트 도전막을 형성하는 단계; 게이트 도전막 위에 산화막 또는 질화막을 형성하는 단계; 반도체 기판 전면에 평탄화 공정을 진행하는 단계; 산화막 또는 질화막을 제거하는 단계; 및 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.A method of forming a semiconductor device having a recess channel of the present invention includes forming an overlay key box having a trench and a step for each recess channel in an element region and a scribe line region of a semiconductor substrate; Forming a gate conductive layer on the entire surface of the semiconductor substrate on which the recess channel trench and the overlay box are formed; Forming an oxide film or a nitride film on the gate conductive film; Performing a planarization process on the entire surface of the semiconductor substrate; Removing the oxide film or the nitride film; And forming a gate stack overlapping the trench for the recess channel.

오버레이 키 박스, 평탄화, 버퍼막 Overlay key box, planarization, buffer layer

Description

리세스 채널을 갖는 반도체 소자의 형성방법{Method for fabricating semiconductor device having recessed channel}Method for fabricating semiconductor device having recess channel {Method for fabricating semiconductor device having recessed channel}

도 1 내지 도 17은 본 발명의 실시예에 따른 반도체 소자의 리세스 채널을 갖는 반도체 소자의 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 1 to 17 are views illustrating a method of forming a semiconductor device having a recess channel of the semiconductor device according to the embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 130 : 리세스채널용 트렌치100 semiconductor substrate 130 trench channel recess

140 : 오버레이 키 박스 170 : 산화막140: overlay key box 170: oxide film

280 : 게이트 스택280: Gate Stack

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 리세스 채널을 갖는 반도체 소자의 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a semiconductor device having a recess channel.

최근 디램(DRAM) 셀의 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라, 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect) 가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 트렌치를 갖는 반도체 소자가 제안되어 있다.As the design rules of devices become smaller due to the recent higher integration of DRAM cells, the size of cell transistors is reduced, and the channel length of transistors is also shortened. If the channel length of the transistor is shortened, a short channel effect occurs that causes a decrease in threshold voltage, an increase in leakage current, and a decrease in refresh characteristics. In recent years, semiconductor devices having recess trenches that increase the channel length to suppress short channel effects have been proposed.

이와 같은 리세스채널을 갖는 반도체소자에 있어서, 게이트라인과 리세스채널용 트렌치 사이의 얼라인 여부는 소자의 특성에 큰 영향을 끼친다. 즉 게이트라인과 리세스채널용 트렌치 사이에 미스얼라인(misalign)이 발생하게 되면, 특정부분에 전계가 집중되어 소자의 안정성이 저하되는 등의 문제가 발생한다. 통상적으로 게이트라인과 리세스채널용 트렌치 사이의 얼라인을 위하여, 셀 영역 내의 리세스채널용 트렌치 형성과 동시에 오버레이 키 박스 영역에는 단차를 갖는 오버레이 키를 형성한다. 그리고 게이트도전막, 금속실리사이드막 및 하드마스크 절연막을 순차적으로 적층한다. 다음에 하드마스크 절연막 위에 게이트패터닝용 감광막패턴을 형성하는데, 이때 게이트패터닝용 감광막패턴과 리세스채널용 트렌치 사이의 얼라인은 오버레이 키의 단차를 이용하여 수행한다. 다음에 게이트패터닝용 포토레지스트막패턴을 이용한 패터닝을 수행하여 게이트라인을 형성한다.In a semiconductor device having such a recess channel, the alignment between the gate line and the recess channel trench has a great influence on the characteristics of the device. In other words, if a misalignment occurs between the gate line and the recess channel trench, a problem occurs such that the electric field is concentrated in a specific portion, thereby degrading the stability of the device. Typically, for the alignment between the gate line and the recess channel trench, an overlay key having a step is formed in the overlay key box region at the same time as the trench channel trench is formed in the cell region. The gate conductive film, the metal silicide film, and the hard mask insulating film are sequentially stacked. Next, a gate patterning photoresist pattern is formed on the hard mask insulating layer, wherein alignment between the gate patterning photoresist pattern and the recess channel trench is performed by using an overlay key step. Next, patterning is performed using the photoresist film pattern for gate patterning to form a gate line.

그런데 이와 같은 과정에 있어서, 셀 영역 내에 리세스채널용 트렌치가 존재함에 따라 게이트도전막의 표면에 굴곡이 발생하며, 이는 후속공정에 나쁜 영향을 끼친다. 따라서 게이트도전막을 형성한 후에, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)를 이용하여 표면을 평탄화시킨다. 이 경우, 평탄화 공정을 진행하면서 오버레이 키 지역의 게이트 도전막도 연마되는데 화학적 기계적 연마 장비의 플레튼과 연마헤드가 한쪽 방향으로 계속해서 회전을 하면서 연마할 경우, 패턴상 단차가 있는 곳에서는 좌우가 다른 프로파일로 형성이 되는 경우가 있다.However, in such a process, as the recess channel trench is present in the cell region, bending occurs on the surface of the gate conductive film, which adversely affects subsequent processes. Therefore, after the gate conductive film is formed, the surface is planarized by chemical mechanical polishing (CMP). In this case, the gate conductive film of the overlay key region is also polished as the planarization process proceeds. When the platen and the polishing head of the chemical mechanical polishing equipment are continuously rotated in one direction and polished, the left and right sides are different in the pattern step. It may be formed with a different profile.

오버레이 키 영역이 좌우가 다른 프로파일로 형성될 경우, 오버레이 값이 부정확해진다. 이와 같이 오버레이 값이 부정확하게 되면 신뢰성이 떨어지게 되면서, 셀 영역의 리세스채널용 트렌치와 게이트 스택 간에 미스얼라인이 발생할 가능성이 높아진다. 또한, 상술한 화학적 기계적 연마(CMP)공정을 진행할 경우, 오버레이 키 영역의 단차가 완화되어 오버레이 값을 측정시 신호가 약하거나 노이즈(noise)가 발생하여 측정하기가 어려워진다.If the overlay key area is formed with a profile of different left and right, the overlay value becomes inaccurate. If the overlay value is incorrect in this way, the reliability is deteriorated, and there is a high possibility of misalignment between the trench and the gate stack for the recess channel in the cell region. In addition, when the above-described chemical mechanical polishing (CMP) process is performed, the step difference of the overlay key region is alleviated, so that the signal is weak or noise occurs when measuring the overlay value, making it difficult to measure.

본 발명이 이루고자 하는 기술적 과제는, 게이트 도전막에 대한 평탄화에 의해 오버레이 키 영역의 좌우 비대칭으로 인한 미스얼라인이 발생하지 않도록 오버레이 키의 단차가 유지되도록 하는 리세스 채널을 갖는 반도체 소자의 형성방법을 제공하는데 있다.The technical problem to be achieved by the present invention is a method of forming a semiconductor device having a recess channel so that the step of the overlay key is maintained so that misalignment due to left and right asymmetry of the overlay key region does not occur due to the planarization of the gate conductive film. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스 채널을 갖는 반도체 소자의 형성방법은, 반도체 기판의 소자영역 및 스크라이브 라인 영역에 각각 리세스 채널용 트렌치 및 단차를 갖는 오버레이 키 박스를 형성하는 단계; 상기 리세스 채널용 트렌치 및 오버레이 박스가 형성된 반도체 기판 전면에 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 산화막 또는 질화막을 형성하는 단계; 상기 반도체 기판 전면에 평탄화 공정을 진행하는 단계; 상기 산화막 또는 질화막을 제거하는 단계; 및 상기 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the method of forming a semiconductor device having a recess channel according to the present invention, forming an overlay key box having a trench and a step for the recess channel in the device region and the scribe line region of the semiconductor substrate, respectively step; Forming a gate conductive layer on an entire surface of the semiconductor substrate on which the recess channel trench and the overlay box are formed; Forming an oxide film or a nitride film on the gate conductive film; Performing a planarization process on the entire surface of the semiconductor substrate; Removing the oxide film or nitride film; And forming a gate stack overlapping the recess channel trench.

본 발명에 있어서, 상기 산화막 또는 질화막은 500Å 이하의 두께로 형성하는 것이 바람직하다. In the present invention, the oxide film or nitride film is preferably formed to a thickness of 500 kPa or less.

상기 산화막 또는 질화막을 제거하는 단계는, HF, BOE 또는 인산을 이용하는 것이 바람직하다.Removing the oxide film or nitride film, it is preferable to use HF, BOE or phosphoric acid.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 1 내지 도 17은 본 발명의 실시예에 따른 반도체 소자의 리세스 채널을 갖는 반도체 소자의 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 특히 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 도 2를 A-A'축을 따라 잘라내 확대하여 나타내보인 도면이다. 또한, 도 16은 도 15를 B-B'축을 따라 잘라내어 나타내보인 도면이다.1 to 17 are views illustrating a method of forming a semiconductor device having a recess channel of the semiconductor device according to the embodiment of the present invention. In particular, FIGS. 3, 5, 7, 9, 11, and 13 are views enlarged and cut along FIG. 2 along the A-A 'axis. 16 is a diagram illustrating the cut out of FIG. 15 along the B-B 'axis.

먼저 도 1을 참조하면, 소자영역(X)에 트렌치 소자분리막(110)을 형성하여 반도체 기판(100)의 활성영역을 한정한다. 다음에 반도체 기판(100) 상에 감광막을 도포 및 패터닝하여 리세스채널용 트렌치 형성영역을 정의하는 감광막 패턴(120)을 형성한다. 이때, 도 2 및 도 3에 도시한 바와 같이, 스크라이브 라인 영역(Y) 상에도 오버레이 키 형성영역을 정의하는 감광막 패턴(120)이 형성된다. 여기서, 스크 라이브 라인 영역(Y)은 얼라인 및 오버레이 키 등이 형성되는 영역을 지칭하며, 소자영역(X)은 셀 영역 및 주변회로영역을 포함한 영역을 지칭한다. First, referring to FIG. 1, the trench isolation layer 110 is formed in the device region X to define an active region of the semiconductor substrate 100. Next, a photoresist film is coated and patterned on the semiconductor substrate 100 to form a photoresist pattern 120 that defines a trench formation region for a recess channel. 2 and 3, the photoresist pattern 120 defining the overlay key formation region is also formed on the scribe line region Y. Referring to FIG. Here, the screen line region Y refers to a region where alignment and overlay keys are formed, and the device region X refers to a region including a cell region and a peripheral circuit region.

다음에 도 4 및 도 5를 참조하면, 감광막 패턴(120)을 마스크로 한 식각공정을 실시하여 트렌치를 형성한다. 여기서 소자영역(X)에 리세스 채널용 트렌치(130)가 형성되면서 이와 동시에, 스크라이브 라인 영역(Y)에도 소자영역(X)보다 상대적으로 보다 큰 너비를 갖는 트렌치, 즉, 오버레이 키 박스(140)가 형성된다. 오버레이 키 박스(140)는 단차(150)를 가지며, 이 단차(150)에 의해 후속공정에서 리세스채널용 트렌치(130)와 게이트 스택 형성용 감광막 패턴의 얼라인이 이루어진다. 4 and 5, trenches are formed by performing an etching process using the photoresist pattern 120 as a mask. Here, the trench channel trench 130 is formed in the device region X and at the same time, the trench key region 140 also has a larger width than the device region X, that is, the overlay key box 140. ) Is formed. The overlay key box 140 has a step 150, and the step 150 aligns the recess channel trench 130 and the gate stack forming photoresist pattern in a subsequent process.

다음에 도 6 및 도 7을 참조하면, 리세스채널용 트렌치(130) 및 오버레이 키 박스(140)가 형성되어 있는 소자영역(X) 및 스크라이브 라인 영역(Y)을 포함하는 반도체 기판(100) 전면에 게이트 절연막(150) 및 게이트 도전막(160)을 형성한다. 여기서 게이트 절연막(150)은 산화막으로 형성할 수 있고, 게이트 도전막(160)은 불순물 등을 도핑한 폴리실리콘막으로 형성할 수 있다. 여기서 소자영역(X)에 리세스채널용 트렌치(130)가 존재함에 따라 소자영역(X) 상의 게이트 도전막(160)의 표면에 굴곡이 발생하고, 스크라이브 라인 영역(Y)내의 오버레이 키 박스(140) 상에 형성된 게이트 도전막(160)은 단차를 갖게 된다. Next, referring to FIGS. 6 and 7, a semiconductor substrate 100 including a device region X and a scribe line region Y on which a recess channel trench 130 and an overlay key box 140 are formed. The gate insulating layer 150 and the gate conductive layer 160 are formed on the entire surface. The gate insulating layer 150 may be formed of an oxide film, and the gate conductive layer 160 may be formed of a polysilicon layer doped with impurities. Here, as the recess channel trench 130 is present in the device region X, bending occurs on the surface of the gate conductive layer 160 on the device region X, and an overlay key box in the scribe line region Y is formed. The gate conductive layer 160 formed on the 140 has a step.

다음에 도 8 및 도 9를 참조하면, 게이트 도전막(160) 위에 산화막(170) 또는 질화막을 500Å 이하의 두께를 갖도록 형성한다. 여기서 산화막(170) 또는 질화막은 플라즈마를 이용한 화학적 기상증착(PECVD; Plasma enhanced chemical vapor deposition)방법을 이용하여 증착할 수 있다. 이 경우, 산화막(170) 또는 질화막은 게이트 도전막(160)보다 제거속도(removal rate)가 낮아 후속공정에서 평탄화 공정을 진행시, 게이트 도전막(160)을 보호하는 버퍼막 역할을 한다. Next, referring to FIGS. 8 and 9, an oxide film 170 or a nitride film is formed on the gate conductive film 160 to have a thickness of 500 μs or less. The oxide film 170 or the nitride film may be deposited using a plasma enhanced chemical vapor deposition (PECVD) method using plasma. In this case, the oxide film 170 or the nitride film has a lower removal rate than the gate conductive film 160, and thus serves as a buffer film to protect the gate conductive film 160 when the planarization process is performed in a subsequent process.

다음에 도 10 및 도 11을 참조하면, 산화막(170) 또는 질화막 및 게이트 도전막(160)을 포함하는 반도체 기판(100) 전면에 평탄화 공정을 진행한다. 여기서 평탄화공정은 화학적 기계적 연마(CMP; Chemical mechanical polishing)방법을 이용할 수 있다. 이 경우, 게이트 도전막(160) 위에 상기 게이트 도전막(160)보다 제거속도가 낮은 산화막(170) 또는 질화막이 형성되어 있으므로 단차가 높은 지역(180)의 산화막 또는 질화막이 단차가 낮은 지역(190)의 산화막 또는 질화막보다 먼저 제거가 되고, 단차가 높은 지역의 게이트 도전막(160)이 노출되는 경우에도 게이트 도전막(160)의 측벽과 단차가 낮은 지역(180)의 산화막(200) 또는 질화막은 남아 있게 된다. 즉, 오버레이 키 박스(140)의 측벽 영역의 게이트 도전막(160)은 산화막(200) 또는 질화막이 남아 있어 제거되지 않으므로 좌우 대칭인 프로파일을 유지할 수 있다.10 and 11, a planarization process is performed on the entire surface of the semiconductor substrate 100 including the oxide film 170, the nitride film, and the gate conductive film 160. Here, the planarization process may use a chemical mechanical polishing (CMP) method. In this case, since the oxide film 170 or the nitride film having a lower removal rate than the gate conductive film 160 is formed on the gate conductive film 160, the region where the oxide film or the nitride film of the high step 180 has a low step 190 is formed. Is removed prior to the oxide film or nitride film, and the oxide film 200 or the nitride film of the region 180 having a low level and the sidewall of the gate conductive film 160 is exposed even when the gate conductive film 160 of the region having a high step is exposed. Will remain. That is, since the oxide layer 200 or the nitride layer is not removed because the gate conductive layer 160 of the sidewall region of the overlay key box 140 is left, the profile of the left and right symmetry may be maintained.

다음에 도 12 및 도 13을 참조하면, 게이트 도전막(160) 상에 잔여하는 산화막(180) 또는 질화막을 제거한다. 여기서 산화막(180)은 HF를 포함하는 수용액 또는 BOE(Buffered oxide etchant) 용액을 이용하여 제거할 수 있고, 질화막으로 형성할 경우, 인산으로 제거할 수 있다. Next, referring to FIGS. 12 and 13, the oxide film 180 or the nitride film remaining on the gate conductive film 160 is removed. In this case, the oxide layer 180 may be removed using an aqueous solution containing HF or a buffered oxide etchant (BOE) solution. When the oxide layer 180 is formed of a nitride layer, the oxide layer 180 may be removed using phosphoric acid.

다음에 도 14를 참조하면, 게이트 도전막(160) 위에 금속실리사이드막(210) 및 하드마스크막(220)을 형성한다. 여기서 금속실리사이드막(210)은 텅스텐 실리사이드막으로 형성할 수 있고, 하드마스크막(220)은 질화막으로 형성할 수 있다. 그 리고 하드마스크막(220) 위에 감광막을 도포 및 패터닝하여 게이트 스택 형성을 위한 감광막 패턴(230)을 형성한다. 이때, 감광막 패턴(230)과 리세스채널용 트렌치(130) 사이의 얼라인은 오버레이 키를 이용하여 이루어지는데, 구체적으로 도 15 및 도 16에 나타낸 단차지역(a, b, c)에서의 신호를 이용하여 이루어진다. 여기서 도 16은 도 15를 B-B'축을 따라 잘라내어 나타내보인 도면이다.Next, referring to FIG. 14, a metal silicide layer 210 and a hard mask layer 220 are formed on the gate conductive layer 160. The metal silicide layer 210 may be formed of a tungsten silicide layer, and the hard mask layer 220 may be formed of a nitride layer. Then, a photoresist film is coated and patterned on the hard mask layer 220 to form a photoresist pattern 230 for forming a gate stack. At this time, the alignment between the photoresist pattern 230 and the recess channel trench 130 is performed by using an overlay key. Specifically, signals in the stepped areas a, b, and c shown in FIGS. 15 and 16 are illustrated. Is done using. FIG. 16 is a diagram illustrating the cut out of FIG. 15 along the B-B 'axis.

다음에 도 17을 참조하면, 감광막 패턴(230)을 마스크로 한 식각공정을 진행하여 게이트 스택(280)을 형성한다. 여기서 게이트 스택(280)은 하드마스크막패턴(270), 금속실리사이드막패턴(260), 게이트도전막패턴(250) 및 게이트절연막패턴(240)의 적층 구조를 포함하며, 리세스 채널용 트렌치(130)에 중첩하도록 형성한다. Next, referring to FIG. 17, an etching process using the photoresist pattern 230 as a mask is performed to form the gate stack 280. The gate stack 280 may include a stacked structure of a hard mask layer pattern 270, a metal silicide layer pattern 260, a gate conductive layer pattern 250, and a gate insulating layer pattern 240. 130 so as to overlap.

본 발명에 따른 리세스 채널을 갖는 반도체 소자의 형성방법은, 게이트 도전막 형성후, 평탄화 공정 전에 상기 게이트 도전막 상에 제거 속도가 느린 버퍼막을 형성하여 이후 평탄화 공정에서 게이트 도전막이 좌우가 비대칭하게 연마되는 것을 방지함으로써 오버레이 값의 신뢰성을 높이고, 리세스채널용 트렌치와 게이트 스택 간에 미스얼라인이 발생할 가능성을 최소화할 수 있다.In the method of forming a semiconductor device having a recess channel according to the present invention, a buffer film having a slow removal rate is formed on the gate conductive film after the gate conductive film is formed and before the planarization process, so that the gate conductive film is asymmetrically left and right in the planarization process. By preventing the polishing, the overlay value can be increased and the possibility of misalignment between the trench for the recess channel and the gate stack can be minimized.

지금까지 설명한 바와 같이, 본 발명에 따른 리세스 채널을 갖는 반도체 소자의 형성방법에 의하면, 게이트 스택을 형성함에 있어 리세스 채널용 트렌치와 게이트 스택간의 미스얼라인을 최소화하여 오버레이 측정이 어려워지는 것을 개선함으로써 게이트 마스크에서의 오버레이 문제는 물론 게이트 정렬 문제를 해결할 수 있다.As described above, according to the method of forming the semiconductor device having the recess channel according to the present invention, it is difficult to minimize the misalignment between the trench for the recess channel and the gate stack in forming the gate stack, thereby making overlay measurement difficult. Improvements can solve gate alignment issues as well as overlay issues in the gate mask.

Claims

반도체 기판의 소자영역 및 스크라이브 라인 영역에 각각 리세스 채널용 트렌치 및 단차를 갖는 오버레이 키 박스를 형성하는 단계;Forming an overlay key box having a trench and a step for the recess channel in the device region and the scribe line region of the semiconductor substrate, respectively;

상기 리세스 채널용 트렌치 및 오버레이 박스가 형성된 반도체 기판 전면에 게이트 도전막을 형성하는 단계;Forming a gate conductive layer on an entire surface of the semiconductor substrate on which the recess channel trench and the overlay box are formed;

상기 게이트 도전막 위에 산화막 또는 질화막을 형성하는 단계;Forming an oxide film or a nitride film on the gate conductive film;

상기 반도체 기판 전면에 평탄화 공정을 진행하는 단계; Performing a planarization process on the entire surface of the semiconductor substrate;

상기 산화막 또는 질화막을 제거하는 단계; 및Removing the oxide film or nitride film; And

상기 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 리세스 채널을 갖는 반도체 소자의 형성방법.And forming a gate stack overlapping the trench for the recess channel.

제1항에 있어서, The method of claim 1,

상기 산화막 또는 질화막은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 형성방법.And the oxide film or nitride film is formed to a thickness of 500 kPa or less.

제1항에 있어서,The method of claim 1,

상기 산화막 또는 질화막을 제거하는 단계는, HF, BOE 또는 인산을 이용하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 형성방법.The removing of the oxide film or the nitride film, the method of forming a semiconductor device having a recess channel, characterized in that using HF, BOE or phosphoric acid.