KR100525108B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 실리콘 기판 상에 게이트 산화막, 게이트 도전막, 산화막 및 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막과 산화막 및 게이트 도전막을 차례로 식각하여 게이트를 형성하는 단계; 상기 게이트 도전막 측벽에 스페이서용 산화막을 형성하는 단계; 상기 게이트를 포함한 게이트 산화막 상에 스페이서용 제1질화막을 형성하는 단계; 상기 게이트 측벽에 스페이서용 제1질화막이 소정부분 남아 있도록 게이트 산화막 상의 스페이서용 제1질화막을 제거하는 단계; 상기 게이트를 포함한 게이트 산화막 상에 층간절연막을 형성하는 단계; 상기 하드마스크 질화막 상부가 노출되도록 층간절연막을 식각하는 단계; 상기 스페이서용 제1질화막 및 하드마스크 질화막을 습식 식각을 사용하여 제거하는 단계; 상기 기판 결과물 상에 질화막을 형성하는 단계; 상기 층간절연막 및 게이트 산화막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed invention sequentially forms a gate oxide film, a gate conductive film, an oxide film, and a hard mask nitride film on a silicon substrate; Forming a gate by sequentially etching the hard mask nitride layer, the oxide layer, and the gate conductive layer; Forming an oxide film for a spacer on sidewalls of the gate conductive film; Forming a first nitride film for a spacer on the gate oxide film including the gate; Removing the spacer first nitride film on the gate oxide layer so that a predetermined portion of the spacer nitride film remains on the gate sidewall; Forming an interlayer insulating film on the gate oxide film including the gate; Etching the interlayer insulating layer so that the upper portion of the hard mask nitride layer is exposed; Removing the first nitride film and the hard mask nitride film for the spacer by wet etching; Forming a nitride film on the substrate resultant; Etching the interlayer insulating layer and the gate oxide layer to form contact holes; And depositing a polysilicon film to fill the contact hole.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자 제조시 게이트 선폭 및 게이트 측벽에 형성되는 질화막으로 인해 발생하는 보이드를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing voids caused by a nitride film formed on a gate line width and a gate sidewall during semiconductor device manufacturing.
최근 반도체 소자의 미세화에 따라 워드 라인(Word Line) 형성 공정에 있어서 게이트를 형성한 후에 CVD 공정에 따라 버퍼 산화막(Buffer Oxide)을 형성하고, 스페이서용 질화막을 증착하는 구조를 이용하고 있다. 이는 소자의 미세화에 따라 게이트간의 스페이스(Space)가 좁아짐에도 불구하고 스페이서 박막은 우수한 스텝- 커버리지(Step-Coverage) 특성을 갖고 얇게 증착되어야 하며, 또한, 얇은 박막으로도 게이트간 절연 특성을 만족시켜야 하는데, 상기 질화막이 산화막에 비해 스텝-커버리와 절연 특성이 우수하기 때문이다. Recently, after a gate is formed in a word line forming process as a semiconductor device is miniaturized, a buffer oxide film is formed by a CVD process and a nitride film for spacers is deposited. Although the space between gates becomes narrow with the miniaturization of the device, the spacer thin film has to be deposited thinly with excellent step-coverage characteristics, and the thin film must satisfy the gate-to-gate insulation characteristics. This is because the nitride film has better step-coverage and insulation characteristics than the oxide film.
이렇게 형성된 스페이서용 질화막은 후속공정인 도펀트 이온주입 공정시에 배리어(Barrier)로 사용되어 접합(Junction) 및 트랜지스터의 특성을 개선시키고 있으며, 후속 식각 공정에서 식각 배리어로 게이트와 비트 라인간의 SAC 페일 및 게이트와 패캐시터 간의 SAC 페일 등을 방지하고 있어 반도체 소자의 신뢰성 및 제조수율을 향상시키고 있다.The spacer nitride film thus formed is used as a barrier during the dopant ion implantation process to improve the properties of junctions and transistors, and the SAC fail between the gate and the bit line as an etch barrier in the subsequent etching process. SAC failure between the gate and the capacitor is prevented to improve the reliability and manufacturing yield of the semiconductor device.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.
도 1에 도시된 바와 같이, 실리콘 기판(1) 상에 게이트 산화막(2)과 폴리실리콘막/텅스텐실리사이드의 적층구조로 이루어진 게이트 도전막(3) 및 하드마스크 질화막(4)을 차례로 형성한다. 그 다음, 상기 하드마스크 질화막(4) 상에 게이트 형성 영역을 한정하는 감광막 패턴(미도시)을 형성한 후에 상기 감광막 패턴을 사용하여 하드마스크 질화막(4)과 게이트 도전막(3)을 차례로 식각하여 게이트(5)를 형성한다.As shown in FIG. 1, a gate conductive film 3 and a hard mask nitride film 4 each having a stacked structure of a gate oxide film 2 and a polysilicon film / tungsten silicide are sequentially formed on the silicon substrate 1. Next, after forming a photoresist pattern (not shown) defining a gate formation region on the hard mask nitride film 4, the hard mask nitride film 4 and the gate conductive film 3 are sequentially etched using the photoresist pattern. The gate 5 is formed.
도 1b에 도시된 바와 같이, 상기 게이트 도전막(3) 측벽에 스페이서용 산화막(6)을 형성하고, 게이트(5)를 포함한 게이트 산화막(2) 상에 스페이서용 제1질화막(7)을 형성한다. 이어서, 상기 게이트(5) 양측 기판 표면에 이온주입을 실시하여 소오스/드레인 영역(미도시)을 형성한다.As shown in FIG. 1B, an oxide oxide film 6 for spacers is formed on sidewalls of the gate conductive film 3, and a first nitride film 7 for spacers is formed on the gate oxide film 2 including the gate 5. do. Subsequently, ion implantation is performed on the surfaces of both substrates of the gate 5 to form a source / drain region (not shown).
도 1c에 도시된 바와 같이, SAC 페일(Fail)을 방지하기 위해 상기 스페이서용 제1질화막(7) 상에 스페이서용 제2질화막(8)을 형성한 다음, 상기 기판 결과물 상에 층간절연막(9)을 형성한다. 이때, 상기 층간절연막(9)은 산화막으로 형성한다.As shown in FIG. 1C, a second nitride film 8 for spacers is formed on the first nitride film 7 for spacers to prevent SAC fail, and then an interlayer insulating film 9 is formed on the substrate resultant. ). At this time, the interlayer insulating film 9 is formed of an oxide film.
도 1d에 도시된 바와 같이, 상기 층간절연막(9)을 식각하여 플러그를 형성하기 위한 콘택홀(10)을 형성하고, 상기 랜딩플러그 폴리를 형성하기 위해 콘택홀(10)이 매립되도록 폴리실리콘막(11)을 증착한다.As shown in FIG. 1D, the polysilicon layer is formed such that the interlayer insulating layer 9 is etched to form a contact hole 10 for forming a plug, and the contact hole 10 is embedded to form the landing plug poly. (11) is deposited.
그러나, 도 1c에 도시된 바와 같이, 게이트간의 폭이 작기 때문에 게이트가 네거티브 프로파일(Negative Profile)을 가지게 되면, "A"와 같이 보이드(Void)가 발생하게 된다.However, as shown in FIG. 1C, when the gate has a negative profile because the width between the gates is small, voids occur as in “A”.
또한, 도 1d에 도시된 바와 같이, 층간절연막 식각시 기판 상에 존재하는 스페이서용 질화막을 제거해야 하는데, 이때 하드마스크 질화막과 게이트 측벽에 형성된 스페이서용 질화막이 손실될 수 있으므로, SAC 페일이 발생할 수 있다.In addition, as shown in FIG. 1D, when the interlayer insulating layer is etched, the spacer nitride layer existing on the substrate should be removed. In this case, since the nitride layer for the spacer formed on the hard mask nitride layer and the gate sidewall may be lost, a SAC fail may occur. have.
그리고, 도 2에 도시된 바와 같이, 랜딩플러그 폴리 콘택 형성 후, 보이드가 발생하게 되면 콘택 사이에 형성된 보이드 내부로 랜딩플러그 폴리를 형성하기 위해 증착하는 폴리실리콘막이 들어가게 되므로, 콘택간에 브릿지(Bridge : B)를 유발하게 된다.As shown in FIG. 2, when the voids are generated after the landing plug poly contact is formed, a polysilicon film deposited to form the landing plug poly is formed into the voids formed between the contacts. B).
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자 제조시 게이트 선폭 및 게이트 측벽에 형성되는 질화막으로 인해 발생하는 보이드를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing voids generated due to a nitride film formed on a gate line width and a gate sidewall when the semiconductor device is manufactured. have.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 게이트 산화막, 게이트 도전막, 산화막 및 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막과 산화막 및 게이트 도전막을 차례로 식각하여 게이트를 형성하는 단계; 상기 게이트 도전막 측벽에 스페이서용 산화막을 형성하는 단계; 상기 게이트를 포함한 게이트 산화막 상에 스페이서용 제1질화막을 형성하는 단계; 상기 게이트 측벽에 스페이서용 제1질화막이 소정부분 남아 있도록 게이트 산화막 상의 스페이서용 제1질화막을 제거하는 단계; 상기 게이트를 포함한 게이트 산화막 상에 층간절연막을 형성하는 단계; 상기 하드마스크 질화막 상부가 노출되도록 층간절연막을 식각하는 단계; 상기 스페이서용 제1질화막 및 하드마스크 질화막을 습식 식각을 사용하여 제거하는 단계; 상기 기판 결과물 상에 질화막을 형성하는 단계; 상기 층간절연막 및 게이트 산화막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object comprises the steps of sequentially forming a gate oxide film, a gate conductive film, an oxide film and a hard mask nitride film on a silicon substrate; Forming a gate by sequentially etching the hard mask nitride layer, the oxide layer, and the gate conductive layer; Forming an oxide film for a spacer on sidewalls of the gate conductive film; Forming a first nitride film for a spacer on the gate oxide film including the gate; Removing the spacer first nitride film on the gate oxide layer so that a predetermined portion of the spacer nitride film remains on the gate sidewall; Forming an interlayer insulating film on the gate oxide film including the gate; Etching the interlayer insulating layer so that the upper portion of the hard mask nitride layer is exposed; Removing the first nitride film and the hard mask nitride film for the spacer by wet etching; Forming a nitride film on the substrate resultant; Etching the interlayer insulating layer and the gate oxide layer to form contact holes; And depositing a polysilicon film to fill the contact hole.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 3a에 도시된 바와 같이, 실리콘 기판(21) 상에 게이트 산화막(22), 게이트 도전막(23), 산화막(24) 및 하드마스크 질화막(25)을 차례로 형성한다. 여기에서, 게이트 도전막(23)은 폴리실리콘막과 텅스텐실리사이드의 적층막으로 형성되며, 산화막(24)은 건식 산화 공정(Dry Oxidation)을 진행하여 형성한다. As shown in FIG. 3A, a gate oxide film 22, a gate conductive film 23, an oxide film 24, and a hard mask nitride film 25 are sequentially formed on the silicon substrate 21. Here, the gate conductive film 23 is formed of a laminated film of a polysilicon film and tungsten silicide, and the oxide film 24 is formed by performing a dry oxidation process.
그 다음, 상기 하드마스크 질화막(25) 상에 게이트 형성 영역을 한정하는 감광막 패턴(미도시)을 형성한 후에 상기 감광막 패턴을 사용하여 하드마스크 질화막(25)과 산화막(24) 및 게이트 도전막(23)을 차례로 식각하여 게이트(26)를 형성한다.Next, after forming a photoresist pattern (not shown) defining a gate formation region on the hard mask nitride film 25, the hard mask nitride film 25, the oxide film 24, and the gate conductive film ( 23 is sequentially etched to form the gate 26.
도 3b에 도시된 바와 같이, 상기 게이트 도전막(23) 측벽에 스페이서용 산화막(27)을 형성하고, 게이트(26)를 포함한 게이트 산화막(22) 상에 스페이서용 제1 질화막(28)을 형성한다. 이어서, 상기 게이트 산화막(22) 상에 존재하는 스페이서용 제1질화막(28)을 제거한다. 이때, 게이트 측벽에 스페이서용 제1질화막이 소정부분 남아 있도록 제거하여 게이트 간 공정 마진을 확보할 수 있게 한다. As shown in FIG. 3B, an oxide film 27 for spacers is formed on sidewalls of the gate conductive film 23, and a first nitride film 28 for spacers is formed on the gate oxide film 22 including the gate 26. do. Next, the first nitride film 28 for spacers present on the gate oxide film 22 is removed. In this case, the first nitride layer for the spacer may be left on the sidewall of the gate so as to secure a process margin between gates.
도 3c에 도시된 바와 같이, 상기 게이트(26) 포함한 게이트 산화막(22) 상에 층간절연막(29)을 형성한 다음, 상기 하드마스크 질화막(25) 상부가 노출되도록 에치백(Etchback) 공정을 진행한다.As shown in FIG. 3C, an interlayer insulating layer 29 is formed on the gate oxide layer 22 including the gate 26, and then an etchback process is performed to expose the upper portion of the hard mask nitride layer 25. do.
도 3d에 도시된 바와 같이, 상기 스페이서용 제1질화막(28) 및 하드마스크 질화막(25)을 H3PO4 용액을 이용한 습식 식각에 의해 제거한 다음, 세정 공정을 진행하여 층간절연막(29)과 게이트(26) 사이의 공간을 확보한다.As shown in FIG. 3D, the first nitride layer 28 and the hard mask nitride layer 25 for the spacer are removed by wet etching using an H 3 PO 4 solution, and then a cleaning process is performed to remove the interlayer insulating layer 29 and the gate 26. Secure space between).
도 3e에 도시된 바와 같이, 상기 기판 결과물 상에 질화막(30)을 형성한 다음, 상기 질화막(30) 표면을 CMP하여 펑탄화시킨다.As shown in FIG. 3E, the nitride film 30 is formed on the substrate resultant, and then the surface of the nitride film 30 is CMP to functify.
도 3f에 도시된 바와 같이, 상기 층간절연막(29) 및 게이트 산화막(22)을 식각하여 콘택홀(31)하고, 상기 콘택홀(31)이 매립되도록 폴리실리콘막(32)을 증착하여 랜딩플러그 폴리를 형성한다. 이때, 게이트 산화막 상부에 스페이서용 질화막이 존재하지 않기 때문에 질화막과 산화막의 선택비를 크게하여 랜디플러그 폴리를 형성할 수 있어 질화막 손실에 의한 SAC 페일을 방지할 수 있다.As shown in FIG. 3F, the interlayer insulating layer 29 and the gate oxide layer 22 are etched to form a contact hole 31, and a polysilicon layer 32 is deposited to fill the contact hole 31. To form a poly. In this case, since the spacer nitride film does not exist on the gate oxide film, a selectivity ratio between the nitride film and the oxide film can be increased to form a Randy plug poly, thereby preventing SAC failure due to nitride film loss.
이후, 도시하지 않았으나, 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.Subsequently, although not shown in the drawings, a known subsequent process is performed to complete the semiconductor device according to the present invention.
상기와 같이, 본 발명은 게이트 측벽에 스페이서용 산화막 및 스페이서용 질화막을 형성한 후에 게이트 산화막 상에 존재하는 스페이서용 질화막을 제거하고, 게이트를 포함한 게이트 산화막 상에 층간절연막을 형성한 다음, 습식 식각을 사용하여 스페이서 질화막 및 하드마스크 질화막을 제거한 후에 질화막을 형성함으로써 층간절연막 형성시 발생되는 보이드를 방지할 수 있으며, 랜딩플러그 폴리 형성시 게이트 산화막 상에 질화막이 존재하지 않으므로 질화막과 질화막과 산화막의 선택비를 크게하여 SAC 페일을 방지할 수 있다.As described above, in the present invention, after forming the spacer oxide film and the spacer nitride film on the gate sidewall, the spacer nitride film existing on the gate oxide film is removed, an interlayer insulating film is formed on the gate oxide film including the gate, and then wet etching. By removing the spacer nitride film and the hard mask nitride film by using a nitride film to form a nitride film can be prevented voids generated during the formation of the interlayer insulating film. By increasing the ratio, SAC fail can be prevented.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 게이트를 포함한 게이트 산화막 상에 층간절연막을 형성한 후에 습식 식각을 사용하여 스페이서 질화막 및 하드마스크 질화막을 제거한 후에 질화막을 형성함으로써 층간절연막 형성시 발생되는 보이드를 방지할 수 있으며, 랜딩플러그 폴리 형성시 게이트 산화막 상에 질화막이 존재하지 않으므로 질화막 식각 공정을 생략할 수 있으므로, SAC 페일을 방지할 수 있다.As described above, the present invention can prevent voids generated during the formation of the interlayer dielectric layer by forming the nitride layer after removing the spacer nitride layer and the hard mask nitride layer using wet etching after forming the interlayer dielectric layer on the gate oxide layer including the gate. In addition, since the nitride film does not exist on the gate oxide layer when the landing plug poly is formed, the nitride film etching process may be omitted, thereby preventing SAC failing.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.
도 2는 종래 기술에 따른 랜딩플러그 폴리 형성 후의 평면도.Figure 2 is a plan view after forming the landing plug pulley according to the prior art.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 게이트 산화막21 silicon substrate 22 gate oxide film
23 : 게이트 도전막 24 : 산화막23: gate conductive film 24: oxide film
25 : 하드마스크 질화막 26 : 게이트25 hard mask nitride layer 26 gate
27 : 스페이서용 산화막 28 : 스페이서용 제1질화막27: oxide film for spacer 28: first nitride film for spacer
29 : 층간절연막 30 : 질화막29 interlayer insulating film 30 nitride film
31 : 콘택홀 32 : 폴리실리콘막31 contact hole 32 polysilicon film
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|---|---|---|---|---|
| KR101204662B1 (en) * | 2006-01-09 | 2012-11-26 | 에스케이하이닉스 주식회사 | Method for fabricating transistor in semiconductor device |
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2004
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