KR20070033694A - 시모스 이미지센서 제조 방법 - Google Patents
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Abstract
본 발명은 최종적으로 형성된 p0 도핑영역에 결핍영역이 발생되는 것을 방지하여 암전류 유입에 의한 소자 특성의 저하를 방지할 수 있는 CMOS 이미지 센서의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극과 포토 다이오드용 제1 도전형 제1 도핑영역이 형성된 기판을 제공하는 단계와, 상기 게이트 전극 형성공정시 상기 포토 다이오드용 상기 제1 도핑영역 상에 형성된 콘 디펙트 구조물층을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계와, 열산화공정을 실시하여 상기 제1 도핑영역을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계와, 상기 제2 도핑영역 내에 제2 도전형 제2 도핑영역을 형성하는 단계와, 세정공정을 실시하여 상기 콘 디펙트 구조물층이 제거되도록 상기 열산화막을 제거하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 제1 도핑영역 내에 상기 제2 도핑영역보다 깊은 제2 도전형 제3 도핑영역을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조방법을 제공한다.
CMOS 이미지센서, 콘 디펙트, 암전류, 열산화막
Description
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도.
도 2a 내지 도 2d는 종래기술에 따른 CMOS 이미지 센서의 제조공정을 설명하기 위하여 도시한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : 채널 스탑층
12, 112 : 소자 분리막
13, 113 : 웰 영역
14, 114 : 게이트 절연막
15, 115 : 폴리 실리콘막
16a, 16b, 116a, 116b : 게이트 전극
17, 117 : n- 도핑영역
18, 24, 120, 127 : p0 도핑영역
19a, 19b, 121a, 121b : LDD(Lightly Doped Drain) 영역
20, 123 : 실리콘 산화막
21, 124 : 실리콘 질화막
22a, 22b, 125a, 125b : 스페이서
23a, 23b, 126a, 126b : 소스/드레인 영역
16c, 116c : 콘 디펙트 구조물층
119 : 열산화막
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 중 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서의 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같 은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부 상부에 칼라필터가 정렬되어 있다. 이러한 칼라필터 어레이(Color Filter Array, CFA)는 레드(Red; R), 그린(Green; G) 및 블루(Blue; B) 또는, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)의 3가지 칼라로 이루어진다. 통상적으로, CMOS 이미지 센서의 칼라필터 어레이에는 레드(R), 그린(G) 및 블루(B)의 3가지 칼라가 많이 사용된다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
그러나, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시스날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
보편적으로, CMOS 이미지 센서는 빛을 감지하는 광감지부와, 광감지부를 통해 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로부로 구성되어 있으며, 광감도를 높이기 위하여 전체 이미지 센서에서 광감지부의 면적이 차지하는 비율(Fill Facter)을 크게 하려는 노력이 진행되고 있다. 하지만, 근본적으로 로직회로부를 제거할 수 없기 때문에 제한된 면적 하에서 이러한 노력에는 한계가 있다. 따라서, 광감도를 높이기 위하여 광감지부 이외의 영역으로 입사하는 빛의 경로를 바꿔서 광감지부로 모아주는 집광기술이 등장하였는데, 이러한 집광을 위하여 이미지 센서는 칼라필터 상에 마이크로 렌즈(microlens)를 형성하는 방법을 사용하고 있다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도이다.
도 1을 참조하면, CMOS 이미지 센서의 단위 화소는 하나의 포토 다이오드(Photo Diode, PD)와 4개의 MOS 트랜지스터로 이루어지며, 4개의 MOS 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(MD) 및 셀렉터 트랜지스터(Sx)로 이루어진다. 단위 화소 외부에는 출력신호를 독출할 수 있도록 로드(load) 트랜지스터가 형성된다. 미설명된 도면부호 'Cfd'는 플로팅 확산의 캐패시턴스를 나타낸다.
이하, 도 2a 내지 도 2d를 참조하여 종래기술에 따른 CMOS 이미지 센서의 제조방법을 설명하기로 한다. 도 2a 내지 도 2d에는 설명의 편의를 위해 포토 다이오드, 트랜스퍼 트랜지스터 그리고 로직회로부의 복수의 트랜지스터 중 한 개만 도시하였다.
먼저, 도 2a에 도시된 바와 같이, 로직회로가 형성되는 영역(이하, 로직영역이라 함)과, 광감지부를 포함하는 화소가 형성되는 영역(이하, 화소영역이라 함)으로 정의되고, 화소영역은 포토 다이오드가 형성되는 영역(이하, PD이라 함)과 트랜스퍼 트랜지스터가 형성되는 영역(이하, Tx라 함)으로 정의되는 반도체 기판(10)을 제공한다. 이때, 반도체 기판(10)은 P+ 영역과 P-에피층이 적층된 구조로 이루어진다.
이어서, STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리용 트렌치(trench, 미도시)를 형성하고, 채널 스톱(channel stop) 이온주입공정을 실시하 여 채널 스톱영역(11)을 형성한 후 트렌치가 매립되는 소자 분리막(12)을 형성한다.
이어서, 웰 이온주입공정을 실시하여 로직영역에 로직소자용 웰 영역(13)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 기판(10) 상부에 게이트 절연막(14)과 폴리 실리콘막(15)을 순차적으로 형성한 후 식각하여 로직영역과 Tx 영역에 각각 게이트 전극(16a, 16b)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, n- 이온주입마스크(미도시)를 이용한 n-이온주입공정을 실시하여 PD 영역에 포토 다이오드를 구성하는 n- 도핑영역(17)을 형성한다.
이어서, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 n- 도핑영역(17) 내에 p0 도핑영역(18)을 형성한다. 이때, p0 도핑영역(18)은 비교적 얇게 형성한다.
이어서, LDD(Lightly Doped Drain) 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(16a, 16b)의 양측으로 노출되는 기판(10) 내에 LDD 영역(19a, 19b)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 게이트 전극(16a, 16b)의 양측벽에 각각 스페이서(22a, 22b)를 형성한다. 이때, 스페이서(22a, 22b)는 실리콘 산화막(20) 및 실리콘 질화막(21) 적층 구조로 이루어지며, 그 제조공정은 실리콘 산화막(20)과 실리콘 질화막(21)을 순차적으로 형성한 후 식각공정을 실시하는 과정으로 이루어진다.
한편, 상기 스페이서 공정시 콘 디펙트 구조물층(16c)의 양측벽에도 스페이서(22c)가 형성된다.
이어서, 소스/드레인 이온주입마스크(미도시)를 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(16a, 16b)의 양측으로 노출되는 로직영역과 플로팅 확산영역(이하, FD라 함)에 비교적 고농도인 n+ 소스/드레인 영역(23a, 23b)을 형성한다. 이때, 소스/드레인 영역(23a, 23b)은 LDD 영역(19a, 19b)보다 깊게 형성된다.
이어서, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실시하여 n- 도핑영역(17) 내에 p0 도핑영역(18)보다 깊은 po 도핑영역(24)을 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 CMOS 이미지 센서의 제조방법에서 는 도 2b에 도시된 바와 같이 게이트 전극(16a, 16b)을 형성하기 위한 건식식각공정시 PD 영역에 폴리 실리콘막(15)이 식각되지 않아 콘 디펙트(cone defect) 구조물층(16c)이 형성된다. 이러한 콘 디펙트 구조물층(16c)은 폴리 실리콘막(15) 식각공정시 식각 마스크로 사용되는 포토레지스트막으로부터 분리된 찌꺼기 등에 의해 PD 영역에서 폴리 실리콘막(15)이 식각되지 못하기 때문에 형성되는 것으로 알려져 있다.
도 2b에 도시된 바와 같이, 초기 콘 디펙트 구조물층(16c)의 크기는 미세하나, 도 2d에 도시된 바와 같이 후속 게이트 전극(16a, 16b)의 양측벽에 스페이서(22a, 22b)를 형성하기 위한 공정시 콘 디펙트 구조물층(16c)의 양측벽에도 스페이서(22c)가 형성되어 그 크기가 증가하게 된다. 이에 따라, 두번째 p0 이온주입공정시 이온주입 장벽층으로 작용하여 콘 디펙트 구조물층(16c)이 존재하는 영역에는 이온이 주입되지 않게 된다. 이에 따라, 최종 p0 도핑영역(24)에는 이온이 주입되지 않은 결핍영역(A)이 존재하게 된다. 이러한 결핍영역(A)은 표면으로부터 유입되는 암전류에 대한 포텐셜 베리어(potential barrier)를 형성하지 못하는 부분으로서 파티클이 위치하는 부분에서 발생되며, 기판(10) 표면으로부터 발생되는 암전류 유입의 통로가 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으 로서, 최종적으로 형성된 p0 도핑영역에 결핍영역이 발생되는 것을 방지하여 암전류 유입에 의한 소자 특성의 저하를 방지할 수 있는 CMOS 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은 게이트 전극과 포토 다이오드용 제1 도전형 제1 도핑영역이 형성된 기판을 제공하는 단계와, 상기 게이트 전극 형성공정시 상기 포토 다이오드용 상기 제1 도핑영역 상에 형성된 콘 디펙트 구조물층을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계와, 열산화공정을 실시하여 상기 제1 도핑영역을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계와, 상기 제2 도핑영역 내에 제2 도전형 제2 도핑영역을 형성하는 단계와, 세정공정을 실시하여 상기 콘 디펙트 구조물층이 제거되도록 상기 열산화막을 제거하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 제1 도핑영역 내에 상기 제2 도핑영역보다 깊은 제2 도전형 제3 도핑영역을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조방법을 제공한다.
바람직하게, 상기 열산화공정은 상기 콘 디펙트 구조물층이 모두 산화막으로 변환될 때까지 실시한다.
바람직하게, 상기 열산화막은 30~150Å의 두께로 형성한다.
바람직하게, 상기 세정공정은 불산용액을 이용하여 실시한다.
또한, 상기 제2 도핑영역을 형성한 후 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 LDD 영역을 형성하는 단계를 더 포함한다.
또한, 상기 세정공정 후 상기 스페이서의 양측으로 노출되는 상기 기판에 상기 LDD 영역보다 깊은 소스/드레인 영역을 형성하는 단계를 더 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 3a 내지 도 3e는 설명의 편의를 위해 포토 다이오드, 트랜스퍼 트랜지스터 그리고 로직회로부의 복수의 트랜지스터 중 한 개만 도시하였다.
먼저, 도 3a에 도시된 바와 같이, 로직회로가 형성되는 영역(이하, 로직영역 이라 함)과, 광감지부를 포함하는 화소가 형성되는 영역(이하, 화소영역이라 함)으로 정의되고, 화소영역은 포토 다이오드가 형성되는 영역(이하, PD이라 함)과 트랜스퍼 트랜지스터가 형성되는 영역(이하, Tx라 함)으로 정의되는 반도체 기판(110)을 제공한다. 이때, 반도체 기판(110)은 P+ 영역과 P-에피층이 적층된 구조로 이루어진다.
이어서, STI 공정을 실시하여 소자 분리용 트렌치(미도시)를 형성하고, 채널 스톱 이온주입공정을 실시하여 채널 스톱영역(111)을 형성한 후 트렌치가 매립되는 소자 분리막(112)을 형성한다. 이때, 소자 분리막(112)은 매립특성이 우수한 HDP(High Density Plasma) 산화막 또는 에피텍시얼 성장(epitaxial growth)된 폴리 실리콘막으로 형성한다.
이어서, 웰 이온주입공정을 실시하여 로직영역에 로직소자용 웰 영역(113)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 로직영역과 Tx 영역에 각각 게이트 전극(116a, 116b)을 형성한다. 이때, 게이트 전극(116a, 116b)은 게이트 절연막(114)과 폴리 실리콘막(115)의 적층 구조로 형성한다. 이때, PD 영역에는 종래기술에서와 같이 콘 디펙트 구조물층(116c)이 형성된다.
이어서, 도 3b에 도시된 바와 같이, n- 이온주입마스크(미도시)를 이용한 n- 이온주입공정을 실시하여 PD 영역의 기판(110) 내에 비교적 깊게 포토 다이오드를 구성하는 n- 도핑영역(117)을 형성한다.
이어서, 열산화공정(118)을 실시하여 게이트 전극(116a, 116b)을 포함하는 기판(110) 상부면에 열산화막(119)을 형성한다. 이때, 열산화공정(118)에 의해 게이트 전극(116a, 116b)의 표면이 일정 두께로 산화되고, 콘 디펙트 구조물층(116c) 또한 산화되어, 전면에 걸쳐 열산화막(119)이 형성된다. 이 과정에서 미세한 두께로 형성된 콘 디펙트 구조물층(116c)은 모두 산화막으로 변환된다. 한편, 열산화막(119)은 콘 디펙트 구조물층(116c)이 모두 산화막으로 변환되도록 30~150Å의 두께로 형성한다. 이하에서는 산화막으로 변환된 콘 디펙트 구조물층을 '116d'로 표시한다.
이어서, 도 3c에 도시된 바와 같이, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 n- 도핑영역(117) 내에 p0 도핑영역(120)을 형성한다. 이때, 열산화막(119)은 p0 이온주입공정시 스크린 산화막(screen oxide)으로 기능하여 기판(110)의 상부 표면을 보호한다.
이어서, LDD 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(116a, 116b)의 양측으로 노출되는 기판(110) 내에 LDD 영역(121a, 121b)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 세정공정(122)을 실시하여 열산화막(119, 도 3c참조)을 제거한다. 이때, 세정공정(122)은 불산용액을 이용하여 실시한다. 이 세정공정(122)에 의해 산화처리된 콘 디펙트 구조물층(116d) 또한 식각되어 제거된다.
이어서, 도 3e에 도시된 바와 같이, 게이트 전극(116a, 116b)의 양측벽에 각각 스페이서(125a, 125b)를 형성한다. 이때, 스페이서(125a, 125b)는 저압 실리콘 산화막(123) 및 실리콘 질화막(124) 적층 구조로 이루어지며, 실리콘 산화막(123)과 실리콘 질화막(124)을 순차적으로 형성한 후 에치백(etch back) 또는 블랭켓(blanket)과 같은 식각공정을 통해 형성한다.
이어서, 소스/드레인 이온주입마스크(미도시) 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(116a, 116b)의 양측으로 노출되는 로직영역과 플로팅 확산영역(이하, FD라 함)에 비교적 고농도인 n+ 소스/드레인 영역(126a, 126b)을 형성한다. 이때, 소스/드레인 영역(126a, 126b)은 LDD 영역(121a, 121b)보다 깊게 형성된다.
한편, 소스/드레인 이온주입공정시 게이트 전극(116a, 116b)에도 n형 불순물이 주입되어 도핑된다.
이어서, p0 이온주입마스크(미도시)를 이용한 두번째 p0 이온주입공정을 실시하여 n- 도핑영역(117) 내에 p0 도핑영역(120)보다 깊은 po 도핑영역(127)을 형성한다.
이어서, p0 이온주입마스크를 스트립 공정을 통해 제거한 후, RTP 또는 RTA 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
이후, 이미 공지된 기술을 통해 금속배선 공정, 칼라필터 형성공정, 마이크로 렌즈 형성공정과 같은 후속 공정을 순차적으로 진행하여 CMOS 이미지 센서를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극 형성공정시 PD 영역에 형성되는 콘 디펙트 구조물층을 스페이서 공정 전에 산화처리하여 제거함으로써 p0 도핑영역 내에 결핍영역이 존재하는 것을 원천적으로 방지하여 결핍영역을 통한 암전류의 유입을 원천적으로 차단하여 암전류 특성을 개선할 수 있으며, 이를 통해 소자의 특성을 개선시킬 수 있다.
Claims (6)
- 게이트 전극과 포토 다이오드용 제1 도전형 제1 도핑영역이 형성된 기판을 제공하는 단계;상기 게이트 전극 형성공정시 상기 포토 다이오드용 상기 제1 도핑영역 상에 형성된 콘 디펙트 구조물층을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계;열산화공정을 실시하여 상기 제1 도핑영역을 포함하는 전체 구조 상부면에 열산화막을 형성하는 단계;상기 제2 도핑영역 내에 제2 도전형 제2 도핑영역을 형성하는 단계;세정공정을 실시하여 상기 콘 디펙트 구조물층이 제거되도록 상기 열산화막을 제거하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 제1 도핑영역 내에 상기 제2 도핑영역보다 깊은 제2 도전형 제3 도핑영역을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 열산화공정은 상기 콘 디펙트 구조물층이 모두 산화막으로 변환될 때까 지 실시하는 CMOS 이미지 센서의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 열산화막은 30~150Å의 두께로 형성하는 CMOS 이미지 센서의 제조방법.
- 제 3 항에 있어서,상기 세정공정은 불산용액을 이용하여 실시하는 CMOS 이미지 센서의 제조방법.
- 제 4 항에 있어서,상기 제2 도핑영역을 형성한 후 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 LDD 영역을 형성하는 단계를 더 포함하는 CMOS 이미지 센서의 제조방법.
- 제 5 항에 있어서,상기 세정공정 후 상기 스페이서의 양측으로 노출되는 상기 기판에 상기 LDD 영역보다 깊은 소스/드레인 영역을 형성하는 단계를 더 포함하는 CMOS 이미지 센서 의 제조방법.
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