KR20070032649A - 실리콘을 갖는 스트레인드 Ｓｉ／ＳｉＧｅ 온 절연체를형성하는 방법 - Google Patents
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Abstract
절연체 상에 스트레인드 Si 또는 SiGe 층을 갖는 반도체 웨이퍼를 형성하는 방법을 개시하였다. 상기 방법은 절연층(45)과 상기 스트레인드 Si/SiGe 층(42) 사이에 Si/SiGe 층(42)을 갖는 구조를 생성하지만, 본딩 후에 Si 에피텍셜에 대한 요구를 제거한다. 또한 상기 방법은 스트레인드 Si 및 SiGe 버퍼 층 사이에 계면의 오염을 제거하고, Si/SiGe 층의 층구조가 스트레인드 Si 층의 임계 두께를 초과하는 총 두께를 갖는 것을 허락한다.
Description
본 발명은 스트레인드 실리콘 또는 실리콘 게르마늄(Si/SiGe) 층을 포함하는 집적 회로(IC) 구조체 및 공정에 관한 것이다. 보다 구체적으로, 본 발명은 상보성 금속 산화막 반도체(CMOS) 트랜지스터 및 그 외의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 애플리케이션 등의 고속 디바이스 제조에 유용한 절연층 상에 스트레인드 Si/SiGe를 갖는 구조의 형성에 관한 것이다.
스트레인드 실리콘 또는 실리콘 게르마늄 층에서의 전자 및 홀의 이동도는 벌크 실리콘에서의 이동도 보다 현저하게 높다. 예를 들면, 실온에서 스트레인드 Si의 전자 이동도는 벌크 Si의 400 ㎠/Vs 와는 대조적으로 약 3000 ㎠ /Vs 의 측정치를 갖는다. 이와 유사하게, Ge 농도(60 % ~ 80 %)를 갖는 스트레인드 SiGe에서의 홀 이동도는 800 ㎠/Vs에 이르고 있으며, 벌크 실리콘의 홀 이동도 150 ㎠/Vs 의 약 5배이다. 스트레인드 Si 채널을 갖는 MOSFET는 일반적인(언스트레인드) 실리콘 기판에 제조된 장치와 비교해서 향상된 장치 성능을 갖는 것이 실험상 증명되었다. 잠재적인 성능 개선은 전력 소비를 감소하기 위해서 회로 속도를 희생하지 않고 작동 전압을 일정한 비율로 추가 능력 뿐만 아니라, 증가된 장치 구동 전류 및 트랜 스컨덕턴스를 포함한다.
스트레인드 Si 층은 격자 상수가 실리콘보다 더 큰 재료로 형성된 기판상에서 성장한 실리콘에 유도된 2축성의 인장성있는(tensile) 스트레스의 결과이다. 게르마늄의 격자 상수는 실리콘의 격자 상수보다 약 4.2 퍼센트 더 크고, 실리콘 게르마늄 합금의 격자 상수는 그 게르마늄 농도에 관해서 거의 선형이다. 그 결과, 50 원자 퍼센트 게르마늄을 포함하는 SiGe 합금의 격자 상수는 실리콘의 격자 상수보다 약 1.02배 높다. 그러한 SiGe 기판상의 실리콘의 에픽텍셜 성장은 실리콘 층에 대해 인장 변형을 발생시키고, 그 하부에 있는 SiGe 기판은 본질적으로 언스트레인드, 즉 "완화(relaxed)" 상태이다. 절연 기판 상에 모든, SiGe 층 상의 스트레인드 Si 채널을 가진 CMOS 장치를 형성하기 위한 기술을 개시하고 있는 미국 특허 제6,059,895호에는, MOSFET 애플리케이션에 대한 스트레인드 Si 채널 구조의 장점을 실현하기 위한 구조 및 처리가 설명되어 있다.
MOSFET의 하부에 있는 도전성 기판과, 바이폴라 트랜지스터 또는 CMOS의 능동 소자 영역의 하부에 있는 기판의 상호 작용은 고속 디바이스의 최고 성능을 제한하는 원하지않는 특성이다. 이 문제를 해결하기 위하여, Si 기술에서, 디바이스 제조용 벌크 Si 재료를 대체하기 위해 실리콘 온 절연체(SOI; Silicon-On-lnsulator) 웨이퍼를 생성함으로써, 기판으로부터 능동 소자 영역을 격리시키기 위하여 대체 절연층을 사용한다. SOI 웨이퍼를 얻기 위한 이용가능한 기술은 SIMOX(Separation by Implanted Oxygen), BESOI(bonding and etchback Silicon-On-lnsulator)를 포함하고, 상기 주입된 수소에 대한 분리는, 미국 특허 번호 제 5,374,564호에 기재된 스마트 컷(Smart-Cut)(R) 처리 또는 미국 특허 번호 제5,882,987호에 기재된 초박막(ultra-thin) SOI를 만들기 위한 단 2개의 공정의 조합으로 알려져 있다.
SOI 웨이퍼의 Si가 고속 애플리케이션용 스트레인드 Si 또는 SiGe(Si/SiGe) 층으로 대신되는 경우, 스트레인드 Si/SiGe-온-절연체 구조를 생성하기 위해 일반적으로 사용되는 2가지 방법이 있다. 하나의 방법은, 열혼합(thermal mixing) 방법으로 완화된 SiGe-온-절연체 구조(SGOI)를 생성하기 위해 사용하고, 이후 이 SGOI 상에 스트레인드 Si이 에피텍셜 성장된다. 이 열혼합 방법은 도 1a 내지 도 1c에 도시된다. SiGe 층(13)은 도 1a에 도시되는 바와 같이, 실리콘 기판(10), 절연체 또는 산화층(11) 및 실리콘층(12)을 포함하는 SOI 기판상에 배치된다. 이후, 열혼합은 도 1b에 도시된, 기판(10), 절연층(11), 및 SiGe 층(14)을 포함하는 구조를 생성하기 위해 수행된다. 열혼합시, 고온에서 산화하는 동안 산화물에서 게르마늄이 추출되고, SiGe층(14)의 최종 SiGe 농도 집중과 완화는 층(13)에서의 최초 SiGe 농도 집중, 즉, 그것의 두께와 SiGe 층(14)의 최종 두께의 기능이다. 열혼합에 후속하여, 상기 구조의 상부면에서 산화물을 벗겨낸다. 마지막으로, 도 1c에 도시한 바와 같이, SiGe 층(14) 상에서 스트레인드 Si 층(15)이 성장한다.
열혼합이 스트레인드 Si/SiGe 온 절연체를 만들기 위한 유망한 방법이지만, 그것은 결점을 갖는다. 열혼합 방법에서, Si/SiGe 온 절연체 구조가 먼저 형성되고, 이후 스트레인드 Si가 SiGe 상에 생성된다. SiGe 상에 형성된 스트레인드 Si는 O와 C가 잔류하는 비-이상(non-ideal) 계면 상태가 되어, 장치 성능이나 수율에 영향을 줄 수도 있다. 덧붙여, 열혼합 후에 SiGe는 대게 완전히 완화되지 않는다. 스트레인드 Si에 높은 스트레인을 얻기 위하여, 스트레인드 Si 성장용 주형으로서 고농도 SiGe가 요구된다. 고농도 SiGe는 집적의 복잡성과 잠재적으로 산출량 저하를 가져올 것이다.
스트레인드-온-절연체 구조를 생산하기 위해 일반적으로 사용되는 다른 방법은 웨이퍼 본딩을 수반한다. 특히, 제1 웨이퍼 본딩 방법은 스트레인드 Si/SiGe 성장에 후속되는 절연체 상에 완화된 SiGe의 본딩을 수반한다. 이 제1 웨이퍼 본딩 방법은 미국 특허 번호 제6,524,935호에 기재되어 있고 도 2a 내지 도 2d에 도시되어 있다. 도 2a에 도시된 바와 같이, 이 방법은 에픽텍셜 완화 SiGe 층(21)을 제1 실리콘 기판(20)상에 성장시킴으로써 시작된다. 다음, 수소 부유(hydrogen-rich) 결함층(도시 생략)을 형성하기 위해 SiGe 층(21) 상에 수소가 주입된다. SiGe 층(21)의 표면은 CMP(chemical mechanical polishing)에 의해 평활화된다. 이후, 도 2b에 도시한 바와 같이, 제1 기판의 표면은 벌크 실리콘(22) 및 절연층(23)을 포함하는 제2 기판의 표면에 본딩된다. 특히, SiGe 층(21)의 평활화된 표면은 일반적으로 SiO2인 절연층(23)에 본딩된다. 2개의 기판이 함께 본딩하는 것은 제2 기판의 표면에 대항하여 제1 기판의 표면을 위치시켜서, 2개의 기판을 함께 홀딩시키는 약한 화학 결합을 초래한다. 열 처리는 조인트 계면에 강한 화학 결합으로 한쌍의 웨이퍼를 본딩하기 위해 대게 수행된다. 본딩 후에, 2개의 기판은 수소 부유 결함층에서 분리되어, 제2 기판(22), 절연층(23), 및 SiGe 층(21)의 일부를 포함하는 도 2c에 도시된 구조를 초래한다. 이 분리된 구조에서 SiGe 층(21)의 상부면은 CMP에 의해 평활화될 수도 있다. 마지막으로 도 2d는, 스트레인드 Si 층(24)은 SiGe 층(21) 상에 에피택셜하게 성장한다.
이 웨이퍼 본딩 방법은 공정의 복잡성을 겪는다. 절연체 상의 본딩된 SiGe는 대게 매우 두껍고, 따라서 SiGe의 박막화는 스트레인드 Si 배치 전에 요구되고, 무시될 수 없는 공정이다. 덧붙여, SiGe 상의 스트레인드 Si 공정은 O와 C를 잔류시키는 이상적이지 않은 계면을 남길 수 있고, 이는 장치 성능과 산출량에 영향을 미친다.
제2 웨이퍼 본딩 방법은 절연체 상에 스트레인드 Si/SiGe을 직접 본딩하는 단계를 포함한다. 이러한 제2 웨이퍼 본딩 방법은 미국 특허 제6,603,156호에 기술되어 있고 도 3a 내지 도 3e에 도시되어 있다. 도 3a에 도시된 바와 같이, 제1 실리콘 기판(30) 상에 완화된 SiGe 층(31)을 성장시키는 단계로 시작된다. 다음, 도 3b에 도시된 바와 같이, 스트레인드-Si 층(32)은 스트레인-유도 SiGe 층(31) 상에 형성된다. 이후, 도 3c에 도시된 바와 같이, 제1 기판은 벌크 실리콘(33)과 절연층(34)을 포함하는 제2 기판에 본딩된다. 보다 구체적으로, 2개의 구조는 절연층(34)이 스트레인드 Si 층(32)과 제2 기판(33) 사이에 있도록 본딩되고, 도 3d에 도시된 바와 같이, 스트레인드 Si 층(32)은 절연층(34)에 직접 접촉된다. 이후, 초기 스트레인-유도 층(31)은 스트레인드 Si 층(32)의 표면에 노출되어 제거되고, 스트레인드-Si-온-절연체(SSOI) 구조를 산출한다. 스트레인-유도 층(31)은 CMP, 웨이퍼 클리빙(스마트 컷), 또는 화학 에칭에 의해 제거될 수도 있다. Si에 대해 선택 적인 HHA (hydrogen peroxide, hydrofluoric acid, and acetic acid;과산화수소, 플루오르화수소산, 아세트산)등의 화학적 에칭 처리는 SiGe 층(31)이 완전 제거되어 스트레인드-Si 층(32) 앞에서 그 에칭 처리가 정지하도록 수행된다.
이 두 번째 웨이퍼 본딩 방법은 첫 번째 웨이퍼 본딩 방법에 의해 필요로 되는 것과 같은 SiGe의 박막화 단계와 SiGe 상의 스트레인드-Si 성장에 의해 남겨지는 계면을 제거한다. 미국 특허 번호 제6,603,156호는 또한 SiGe 가 보통 CMOS 과정을 복잡하게 하기 때문에, 스트레인드-Si 와 절연체 사이에 SiGe 없는 구조가 유리하다는 것을 가르친다. 그러나 절연체 위의 직접 위치하는 스트레인드-Si에 있어서, 스트레인드 층의 임계 두께 때문에 Si의 두께는 제한된다. 예를 들면, 스트레인이 1% 인 스트레인드 Si는 약 100 Å의 두께로 제한되고, 고온 과정 단계 동안 결점들이 스트레인드-Si 안에 형성될 수도 있다. 더 높은 스트레인을 가진 Si 의 임계 두께는 한층 적다. 만약 현재의 CMOS 기술이 SOI 구조를 위한 다양한 Si 두께를 요구한다면, 스트레인드층의 임계 두께를 초과하지 않고 요구되는 총 Si/SiGe 두께를 가진 스트레인드 SOI 나 SGOI 구조를 형성하는 방법이 당업계에서 요구되어 진다.
스트레인드 Si/SiGe-온-절연체 구조를 형성하는 전술한 종래 기술의 방법의 문제점은 본 발명의 방법의 사용을 통해 완화시킬 수 있으며, SiGe 버퍼는 스트레인드 층과 절연체 사이에 추가되어, 스트레인드 층의 임계 두께를 초과하지 않고 필요한 총 Si/SiGe 두께를 얻을 수 있다.
보다 구체적으로, 본 발명은 절연층 위에 스트레인드 Si1 - yGey 층을 형성하는 방법을 개시한다. 방법은, 제1 결정 반도체 기판 상에 완화된 Si1 - xGex 층을 형성하는 단계와; 상기 완화된 Si1 - xGex 층 상에 스트레인드 Si1 - yGey 층을 형성하는 단계와; 상기 스트레인드 실리콘층 상에 Si1 - zGez 층을 형성하는 단계와; 상기 완화된 Si1 - xGex 층 상에 수소 부유 결함층을 형성하는 단계와; 절연층을 갖는 제2 결정 반도체 기판을 마련하는 단계와; 상기 제1 기판 상의 상기 Si1 - zGez 층의 상부면을 상기 제2 기판 상의 상기 절연층에 본딩하는 단계와; 상기 수소 부유 결함층에서 상기 완화된 Si1 - xGex 층을 분리하여, 상기 절연층을 갖는 상기 제2 기판, 상기 절연층 상에 Si1 - zGez 층, 상기 Si1 - zGez 층 상에 상기 스트레인드 Si1 - yGey 층, 상기 스트레인드 Si1-yGey 층 상에 상기 완화된 Si1 - xGex 층 일부를 포함하는 구조를 형성하는 단계; 및 상기 완화된 Si1 - xGex 층 일부를 제거하는 단계를 포함한다.
본 발명의 신규 특징이라고 여겨지는 특성 및 본 발명의 특징적인 요소는 청구범위에 상세히 기술되어 있다. 도면은 예시의 목적일 뿐 실축된 것이 아니다. 또한, 도면에서 동일 소자는 동일한 도면 부호로 나타냈다. 본 발명 자체, 추가의 목적들 및 그 장점들은 첨부 도면과 관련한 이하의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있을 것이다.
도 1a 내지 도 1c는 열혼합법을 사용하여 스트레인드 Si/SiGe-온-절연체 구조를 형성하기 위한 종래 방법을 도시한다.
도 2a 내지 도 2d는, 절연체 상에 완화된 SiGe 본딩과 이후 스트레인드 Si/SiGe을 성장을 포함하는, 제1 웨이퍼 본딩 방법을 이용하여 스트레인드 Si/SiGe-온-절연체 구조를 형성하기 위한 종래의 방법을 도시한다.
도 3a 내지 도 3e는, 절연체 상에 스트레인드 SiGe 직접 본딩을 포함하는, 제2 웨이퍼 본딩 방법을 이용하여 스트레인드 Si/SiGe-온-절연체 구조를 형성하기 위한 종래의 방법을 도시한다.
도 4a 내지 도 4f는 스트레인드 Si/SiGe-온-절연체 구조를 형성하기 위한 본 발명의 바람직한 실시예의 방법을 도시하였다.
이제 본 발명을 첨부된 도면을 참조하여 설명할 것이다. 도면에 있어서, 구조의 다양한 양태는 본 발명의 설명과 예시를 좀더 명확하게 하기 위해 간략한 방법으로 도시하고 개략화하여 나타내었다. 예를 들어, 도는 실축하기 위한 목적이 아니다. 덧붙여, 구조의 다양한 양태의 수직 단면도를 직사각형으로 예시하였다. 그러나, 당업자는 이러한 양태의 실제적 구조가 보다 자세히 되는 특징을 내포하고 있음을 명백히 알 수 있을 것이다. 또한, 그 발명은 임의의 특정 형태의 구성으로 제한되는 것이 아니다.
본 발명의 방법의 바람직한 실시예가 도 4a 내지 도 4f에 예시되었다. 도 4a 에 도시된 바와 같이, 이 방법은 제1 결정 반도체 기판(40) 상에 완화된 Si1 - xGex 층(41)을 형성하는 것으로 시작된다. 제1 결정 반도체 기판(40)은 기판 상에 에픽택셜 층을 형성하기 위한 적절한 임의의 단결정 재료일 수도 있다. 그러한 적절한 단결정 재료의 예로는 바람직하게는 Si를 갖는, Si, SiGe, SiGeC 및 SiC를 포함한다.
층(41)의 상부면은 대체로 완화(relaxed)되거나 완전히 완화되었을 것이다. 여기서 완화는 여기에 참조로서 내포된 미국 특허 제 5,659,187에 기술된 바와 같은 변형된 프랭크 리드 메커니즘(Frank-Read mechanism)에서 기인될 수도 있다. 층(41)은 상대적으로 두껍게 그레이디드된 SiGe 층을 성장시킨후 총 두께가 1 ㎛를 초과하는 일정 농도 SiGe 층을 형성하며, SiGe은 완전히 또는 부분적으로 완화되고, 후에 CMP 평활화로 형성된다. 다른 방법으로는, 층(41)은 약 500 내지 3000 Å 의 두께를 갖는 중간 두께 SiGe 층을 성장시켜서 형성되고, 후에 He 주입 및 어닐링되고, 필요에 따라 CMP 평활화가 진행된다.
층(41)의 Ge의 농도 x는 약 0.05에서 약 1.0까지의 범위일 수 있고, 바람직하게는 약 0.15 내지 약 0.40의 범위이다.
다음, 도 4b에 도시된 바와 같이, 층(41)의 상부면에서 스트레인드 Si1 - yGey 층(42)이 에픽텍셜 성장하고, 이후 스트레인드 층(42)의 상부면에서 Si1 - zGez 층(43)이 성장한다. 층(42)의 Ge의 농도 y는 0에서 0.05까지의 범위일 수 있다. 층(42)의 농도 y는 층(41)의 농도 x미만이어야 하고, 층(41)은 층(42)보다 더 큰 격자 상수 를 갖으며, 그럼으로써, 축방향 인장 하에서 스트레인드 층(42)을 형성한다. 바람직한 실시예에서, 층(42)의 농도 y는 0이 되어서, 층(42)은 스트레인드-Si 층이다. 층(42)은 바람직하게는 약 50 Å 내지 300 Å의 두께를 갖는다. 층(42)의 두께는 필름에서의 스트레인과 관련되어 있다. 더 높은 스트레인에 의해, 층(42)의 두께는 필름에서의 층구조의 결점을 회피하기 위해서는 더 얇아야 한다.
Si1 - zGez 층(43)은 Ge의 농도 z 및 공정의 필요에 따라 스트레인되거나 언스트레인드 될 것이다. 보다 구체적으로는, 농도 z는 약 0.05 내지 약 1.0의 범위일 것이고, 보다 바람직하게는 약 0.10 내지 약 0.30일 것이며, 층(42)의 Ge의 농도 y보다 작을 수도 있고 초과할 수도 있다. Si1 - zGez 층(43)의 두께는 층(42, 43)의 총 두께는 특정 CMOS 기술 요구에 의해 필요로 되는 바에 따른다. 바람직한 실시예에서, 층(43)은 약 50 Å 내지 약 600 Å의 두께, 보다 바람직하게는 약 100 Å 내지 약 300 Å의 두께를 가질 수 있다.
Si1 - zGez 층(43)은 바람직하게는 애피택시 챔버로부터 웨이퍼를 빼내지 않고,스트레인드 Si1 - yGey 층(42)의 성장에 따라 에픽텍셜 성장할 수도 있어서, Si1 - zGez 층(43)과 스트레인드 Si1 - yGey 층(42)사이의 계면은 깨끗해진다.
다음, 도 4c에 도시된 바와 같이, 수소 주입 단계는 수소 풍부 결함층(44)을 형성하기 위해 수행된다. 보다 구체적으로, 층(41)은 약 5×1016 내지 약 1×1017 ion/㎠ 의 투여에서 약 10KeV 내지 약 200KeV의 에너지로 주입될 수도 있는, 이온 충격 또는 수소 이온의 주입으로 이루어진다. 수소 주입은 SiGe의 주요 결정학적 평면에 거주하는 수소-포함 SiGe 점결함(point defect)과 평면 균열(micro crack)을 포함하는 수소 부유 층(44)의 형성하는 결과를 가져온다. 수소 이온의 에너지는 층(41)의 상부표면의 아래, 바람직하게는, 약 100㎚ 내지 1000㎚의 깊이, 층(41)의 피크 투여에 위치하도록 선택된다. 수소 풍부 결함층(41)은 수소의 피크 투여 위치에서 형성될 것이다.
수소 풍부 결함층(44)이 형성된 후에, 층(40, 41, 42, 43)을 포함하는 제1 구조는 도 4d에 도시한 바와 같이, 층(45, 46)을 포함하는 제2 구조에 본딩된다. 보다 구체적으로는, 기판(46)을 포함하는 제2 구조 및 절연층(45)을 포함한다. 기판(46)에 대한 적절한 재료는, 바람직하게는 단결정 실리콘을 포함하는, 단결정 실리콘, 폴리실리콘, SiGe, GaAs, 및 그외에 Ⅲ-Ⅴ반도체를 포함한다. 절연층(45)은 규소 산화물(SiO2), 질화 규소(SiN), 및 산화 알루미늄(Al2O3)을 포함하는 적절할 재료로 형성될 수 있지만, 산질화규소(silicon oxynitride). 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 및 도펀트 산화 알루미늄을 포함하는 그 외의 전기 절연체가 사용될 수도 있다. 특히 SiO2 가 절연층(45)에 사용되는 것이 좋다. 절연층(45)과 기판(46)의 개별의 두께는 본 발명에서 중요한 것은 아니지만, 절연층(45)의 두께는 약 1㎛까지가 적당하다.
제1 구조는 임의의 적절한 웨이퍼 본딩 기술을 사용하여 제2 구조에 본딩할 수도 있다. 종래의 웨이퍼 본딩은, 바람직하게는 층(43)의 상부면은 CMP 공정에 의 해 연마되어 평활한 상부면을 제공한다. 이러한 연마는 수소 풍부 결함층(44)의 형성 전 후에 수행될 수도 있다. 이후, 도 4c에 도시한 바와 같이, 층(43)의 상부면이 아래가 되도록 뒤집어서 층(45)의 상부면에 접촉하도록 한다. 층(43)과 층(45)의 표면 사이의 본딩은 약 2시간에서 약 50시간의 시간 기간 동안, 약 50℃ 내지 약 500℃의 온도의 어닐링에 의해 강화될 수도 있다.
이후, 층(41)은 층(43, 45) 사이에서 기계적 본딩을 방해하지 않고, 임의의 적절한 기술에 의해 수소 풍부 결함층(44)에서 분리한다. 예를 들어, 층(41)은 바람직하게는 약 200℃ 내지 약 600℃의 온도에서, 어닐링에 의해 2개의 부분으로 나눠질 수도 있다. 분리 후에, 남아있는 구조는 도 4e에 도시한 바와 같이, 기판(46), 절연층(45), Si1 - zGeZ 층(43), 스트레인드 Si1 - yGey 층(42), 및 완화된 Si1 - zGeZ 층(41) 일부를 포함한다.
수 초[급속 열처리(rapid thermal annealing)을 사용하여]에서 3시간의 범위의 시간 동안 500℃ 내지 900℃ 사이의 온도에서 선택적 본드 강화 어닐링을 수행하는 것이 가능하다. 이러한 어닐링의 목적은 연결된 계면에서의 본딩의 강화 뿐만 아니라 층(41)의 나머지 부분의 후속하는 선택적 제거에 저촉되는 임의의 잔여 수소의 제거이다.
마지막으로, 층(41)의 나머지 부분은 임의의 적절한 방법 바람직하게는 스트레인드층(42) 상에서, HHA 등을 이용하여 선택적인 에칭으로 제거된다. 결과적으로 구조는, 도 4f에 도시한 바와 같이, 기판(46), 절연층(45), Si1 - zGeZ 버퍼층(43), 스 트레인드 Si1 - yGey 층(42)을 포함한다. 2개의 필름이 동일 에피택시 공정으로 성장하기 때문에 스트레인드 Si1 - yGey 층(42) 및 Si1 - zGeZ 버퍼층(43) 사이의 계면은 깨끗하다.
본 발명의 처리 공정은 웨이퍼 본딩 전에 스트레인드 Si1 - yGey 층(42)의 상부에 Si1 - zGeZ 버퍼층(43)에 부가하는, 미국 특허 제6,603,156에 기술된 방법과 유사한 것이다. 그 결과로, 미국 특허 제6,524,935호에 개시된 바와 유사하게, 절연체 구조상에 SiGe 상에 스트레인드 Si/SiGe를 획득하며, 간단하지 않은 SiGe 박화 단계를 요구하지 않고, 스트레인드 층(42)과 근본층(43) 사이에 오염된 계면도 갖지 않는다.
본 발명의 특정 바람직한 실시예 및 그외의 대체 예와 관련하여 상세히 기술하였지만, 다수의 대체예, 수정예 및 변형예가 전술한 설명의 관점에서 당업자에게 명백해질 것이다. 따라서, 첨부된 청구의 범위는 본 발명의 실제 범위 및 정신에 포함되는 모든 그러한 대체예, 수정예 및 변형예를 포함하는 것을 목적으로 한다.
본 발명은 스트레인드 실리콘 또는 실리콘 게르마늄(Si/SiGe)층을 포함하는 집적 회로(IC) 구조의 유용한 제조 과정을 제공한다.
Claims (20)
- 절연층 상에 스트레인드 Si1 - yGey 층을 형성하는 방법으로서,완화된 Si1 - xGex 층(41)을 갖는 제1 기판(40)을 마련하는 단계와;상기 완화된 Si1 - xGex 층(41) 상에 스트레인드 Si1 - yGey 층(42)을 형성하는 단계와;상기 스트레인드 Si1 - yGey 층(42) 상에 Si1 - zGez 층(43)을 형성하는 단계와;상기 완화된 Si1 - xGex 층(41)에 결함층(44)을 형성하는 단계와;상부에 절연층(45)을 갖는 제2 기판(46)을 마련하는 단계와;상기 제1 기판 상에 상기 Si1 - zGez 층(43)의 상부면과 상기 제2 기판(46) 상에 상기 절연층(45)을 본딩하는 단계와;상기 절연층(45), 상기 절연층(45) 상에 Si1 - zGez 층(43), 상기 Si1 - zGez 층(43) 상에 상기 스트레인드 Si1 - yGey 층(42), 상기 스트레인드 Si1 - yGey 층(42) 상에 상기 완화된 Si1 - xGex 층 일부를 갖는 상기 제2 기판(46)을 포함하는 구조를 형성하기 위해 상기 결함층(44)에서 상기 완화된 Si1 - xGex 층(41)을 분리하는 단계를 포함하는 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 제1 기판(40)은 Si, SiGe, SiGeC 및 SiC로 이루어진 그룹으로부터 선택되는 재료를 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 완화된 Si1 - xGex 층(41)은,SiGe의 계단형 층을 형성하는 단계와;상기 SiGe의 계단형 층 상에 SiGe의 일정 농도 SiGe 층을 성장시키는 단계;CMP(chemical mechanical polishing; 화학 기계적 연마)를 사용하여 SiGe의 상기 일정 농도 SiGe 층을 평활화하는 단계에 의해 형성되는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 완화된 Si1 - xGex 층(41)은SiGe의 층을 성장시키는 단계와;상기 SiGe의 층에 He를 주입하는 단계와;상기 SiGe의 층을 어닐링하는 단계에 의해 형성되는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 완화된 Si1 - xGex 층(41)은 약 0.05 내지 약 1.0의 Ge 농도 x를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 완화된 Si1 - xGex 층(41)은 약 0.15 내지 약 0.40의 Ge 농도 x를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 스트레인드 Si1 - yGey 층(42)은 에피텍셜 성장하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 스트레인드 Si1 - yGey 층(42)은 0 내지 0.05의 Ge 농도 y를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제8항에 있어서, 상기 스트레인드 Si1 - yGey 층(42)은 0의 Ge 농도 y를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 Ge 농도 y는 상기 Ge 농도 x 미만인 것인 스트레인드 Si1-yGey 층의 형성 방법.
- 제1항에 있어서, 상기 Si1 - zGez 층(43)은 에피텍셜 성장하는 것인 스트레인드 Si1-yGey 층의 형성 방법.
- 제1항에 있어서, 상기 Si1 - zGez 층(43)은 약 0.05 내지 약 1.0의 Ge 농도 z를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제12항에 있어서, 상기 Si1 - zGez 층(43)은 약 0.10 내지 0.30의 Ge 농도 z를 갖는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 결함층(44)은 상기 완화된 Si1 - xGex 층(41)에 수소 이온을 주입하여 형성되는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 제2 기판(46)은 단결정 실리콘, 폴리실리콘, SiGe 및 GaAs을 포함하는 그룹으로부터 선택되는 재료를 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 절연층(45)은 산화 규소, 질화 규소, 및 산화 알루미늄, 산질화 규소(silicon oxynitride), 산화 하프늄(HfO2), 산화 질코니움(ZrO2), 및 도펀트된 산화 알루미늄을 포함하는 그룹으로부터 선택되는 재료를 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 본딩 단계 이전에, 상기 Si1 - zGez 층(43)의 상부면을 연마하는 단계를 더 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 Si1 - zGez 층(43)의 상부면을 상기 절연층(45)에 본딩하는 방법으로서, 약 2시간 내지 약 50시간의 시간 동안 약 50℃ 내지 약 500℃의 온도에서 어닐링하는 단계를 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방법.
- 제1항에 있어서, 상기 결함층(44)에서 상기 완화된 Si1 - xGex 층(41)은, 약 200℃ 내지 약 600℃의 온도에서 어닐링하는 단계에 의해 분리되는 것인 스트레인드 Si1-yGey 층의 형성 방법.
- 제1항에 있어서, 과산화수소(hydrogen peroxide), 불산(hydrogen peroxide) 및 아세트산(acetic acid)을 사용하는 에칭 단계에 의해 상기 완화된 Si1 - xGex 층(41) 일부를 제거하는 단계를 더 포함하는 것인 스트레인드 Si1 - yGey 층의 형성 방 법.
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