KR20070032471A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계와, 상기 홈의 표면 상에 게이트절연막을 형성하는 단계와, 상기 홈 내에 마스크패턴의 높이까지 제1폴리실리콘막을 형성하는 단계와, 상기 제1폴리실리콘막의 상부 일부 두께를 산화시키는 단계와, 상기 산화된 제1폴리실리콘막 부분의 중앙부를 식각하여 상기 산화된 제1폴리실리콘막 부분의 양측 가장자리를 잔류시킴과 아울러 산화되지 않은 제1폴리실리콘막 부분을 노출시키는 단계와, 상기 노출된 제1폴리실리콘막 부분을 포함한 결과물의 전면 상에 제2폴리실리콘막, 금속계막, 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막, 금속계막 및 제2폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2는 종래 기술의 문제점을 설명하기 도면.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 4는 본 발명의 잇점을 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 반도체기판 310 : 게이트산화막

320a : 제1폴리실리콘막 320a' : 식각정지용 산화막

320b : 제2폴리실리콘막 330 : 텅스텐실리사이드막

340 : 하드마스크질화막 350 : 게이트

360 : 재산화막 M1 : 산화막

M2 : 폴리실리콘막 R : 홈

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 게이트 오정렬에 기인하는 소자 특성의 불균일성 문제를 방지함과 아울러 채널의 길이를 증가시킬 수 있는 방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(channel length)는 감소하고 있고, 접합영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.

이로 인해, 소오스/드레인 영역 간의 간섭(charge sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(threshold voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 발생한다. 또한, 접합영역의 전계(Electric field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.

이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 1a을 참조하면, 반도체기판(100) 상에 게이트 형성 영역을 노출시키는 폴 리실리콘 재질의 마스크패턴(M)을 형성한 후, 상기 마스크패턴(M)을 식각장벽으로 이용해서 노출된 기판 부분을 리세스하여 홈(R)을 형성한다.

도 1b를 참조하면, 마스크패턴을 제거한 상태에서, 상기 홈(R)이 형성된 기판(100) 상에 게이트산화막(110), 폴리실리콘막(120), 텅스텐실리사이드막(130) 및 하드마스크질화막(140)을 차례로 형성한 후, 상기 막들(140, 130, 120, 110)을 식각하여 리세스 게이트(150)들을 형성한다.

도 1c를 참조하면, 상기 게이트(150)를 형성하기 위한 식각 공정시 발생한 결함(damage), 곧, 게이트산화막(110)을 포함한 게이트(150) 측벽에 발생한 결함이 회복되도록, 그리고, 후속공정에서 수행될 LDD(Lightly Doped Drain) 형성을 위한 이온주입에 의한 결함이 방지되도록, 상기 게이트(150)가 형성된 기판 결과물을 산화 분위기에서 열처리한다. 이러한 산화 공정을 재산화(reoxidation) 혹은 라이트 산화(light oxidation) 공정이라 하며, 상기 산화 공정의 결과, 반도체기판(100)의 표면과 게이트산화막(110), 폴리실리콘막(120) 및 텅스텐실리사이드막(130)의 측벽에 재산화막(160)이 형성된다.

이후, 도시하지는 않았으나, 상기 게이트(150)를 둘러싸도록 결과물 전면 상에 스페이서용 버퍼산화막을 형성한 후, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.

이와 같이, 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너 형(planar type) 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(short channel effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 소망하는 문턱전압 을 확보할 수 있기 때문에 리프레쉬 특성을 개선할 수 있다.

그러나, 전술한 종래 기술에서는, 도 2에 도시된 바와 같이, 게이트(150)들이 소망하는 위치에서 벗어나는 게이트 오정렬(gate missalign)이 발생했을 때, 홈(R) 내부의 폴리실리콘막(120) 부분 까지 식각되는 현상이 발생하는데, 이 경우 후속하는 재산화 공정시 홈(R) 내부에도 산화막(160)이 형성되어 결과적으로 채널영역에 대응하는 게이트산화막의 두께가 불균일해지므로, 소자의 전기적 특성이 불균일해지는 문제가 발생한다.

상기한 문제점을 억제하기 위하여, 홈(R)의 폭 대비 기판 상부 게이트 부분의 폭을 증가시키는 방법을 생각해 볼 수 있지만, 만약 홈(R)의 폭을 감소시키면 채널의 유효 길이가 감소하게 되고, 한편, 기판 상부의 게이트 부분의 폭을 증가시키면 게이트(150)간 간격이 좁아져 추후 층간절연막 등을 증착할 때 갭-필(Gap-fill) 특성이 나빠질 뿐 아니라, 게이트 사이의 기판 상에 형성하는 랜딩플러그(landing flug)와 접합영역간의 접촉면적이 감소하여 콘택저항이 증가하는 문제점이 유발된다. 그러므로, 소자의 전기적 특성 개선을 위해서는 홈(R)의 폭 대비 기판 상부 게이트 부분의 폭을 오히려 감소시켜야 한다. 그러나, 이 경우 전술한 게이트 오정렬에 기인하는 홈(R) 내부 폴리실리콘막(120)의 손실(loss) 현상이 심각해진다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 게이트 오정렬에 기인하 는 소자 특성의 불균일화를 방지함과 아울러 채널의 길이를 증가시키고 콘택저항을 개선할 수 있는 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계; 상기 홈의 표면 상에 게이트절연막을 형성하는 단계; 상기 홈 내에 마스크패턴의 높이까지 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막의 상부 일부 두께를 산화시키는 단계; 상기 산화된 제1폴리실리콘막 부분의 중앙부를 식각하여 상기 산화된 제1폴리실리콘막 부분의 양측 가장자리를 잔류시킴과 아울러 산화되지 않은 제1폴리실리콘막 부분을 노출시키는 단계; 상기 노출된 제1폴리실리콘막 부분을 포함한 결과물의 전면 상에 제2폴리실리콘막, 금속계막, 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막 및 제2폴리실리콘막을 식각하여 게이트를 형성하는 단계;를 포함한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 반도체기판(300) 상에 산화막(M1)과 폴리실리콘막(M2)의 적층막으로 구성되며, 기판(300)의 게이트 형성 영역을 노출시키는 마스크패턴을 형성한다. 여기서, 도시하지는 않았지만, 상기 마스크패턴의 형성을 위해 통상 패터닝된 하드마스크용 질화막이 이용된다. 한편, 상기 마스크패턴의 산화막(M1)은 질화막 또는 산화막과 질화막의 적층막으로 대체될 수 있다.

그런다음, 상기 폴리실리콘막(M2)과 산화막(M1)의 적층막으로 구성된 마스크패턴을 식각장벽으로 이용해서 기판(300)의 게이트 형성 영역을 리세스하여 홈(R)을 형성한다.

도 3b를 참조하면, 마스크패턴의 폴리실리콘막 부분을 습식 세정을 통해 제거한 상태에서, 상기 홈(R)의 표면 상에 열산화법에 의한 게이트산화막(310)을 형성한다. 그런다음, 상기 게이트산화막(310)을 포함한 결과물 전면 상에 홈(R)을 매립하도록 제1폴리실리콘막(320a)을 증착하고, 상기 제1폴리실리콘막(320a)을 산화막(M1)이 노출될 때까지 전면 식각한다. 이때, 산화막(M1) 상에 제1폴리실리콘막(320a)이 잔류되지 않도록 하여 이후 게이트간 전기적 쇼트(short)가 발생하는 것을 방지한다.

도 3c를 참조하면, 상기 제1폴리실리콘막(320a)의 상부 일부 두께를 산화시켜 식각정지용 산화막(320a')을 형성시킨다.

도 3d를 참조하면, 상기 제1폴리실리콘막이 산화된 부분인 식각정지용 산화막(320a')의 중앙부를 식각하여 상기 식각정지용 산화막(320a')의 양측 가장자리 부분을 잔류시킴과 아울러 산화되지 않은 제1폴리실리콘막(320a) 부분을 노출시킨다.

도 3e를 참조하면, 상기 노출된 제1폴리실리콘막(320a) 부분을 포함한 결과물 전면 상에 제2폴리실리콘막(320b), 텅스텐실리사이드막(330) 및 하드마스크질화막(340)을 차례로 증착한 후, 상기 막들(340, 330, 320b)을 식각하여 리세스 게이트(350)들을 형성한다. 여기서, 상기 텅스텐실리사이드막(330)은 게이트의 저저항을 구현하기 위한 금속계막의 한 종류이며, 본 발명에서는 텅스텐실리사이드막을 사용하였지만 필요에 따라 텅스텐실리사이드막 대신에 다른 금속실리사이드막이나 텅스텐과 같은 금속막을 사용할 수도 있다.

이와 같이, 본 발명에서는 홈(R) 내에 형성된 제1폴리실리콘막(320a)의 양측 가장자리 상부에 상기 홈(R)의 폭 보다 좁은 간격을 갖는 식각정지용 산화막(320a')이 위치하고 있으므로, 도 4에 도시된 바와 같이, 어느 정도의 게이트 오정렬이 발생하더라도 식각정지용 산화막(320a')이 제1폴리실리콘막(320a)의 식각을 차단하는 역할을 한다. 그러므로, 본 발명은 게이트 형성을 위한 식각 공정시 공정 마진(overlay margin)을 개선할 수 있고, 게이트 오정렬에 따른 홈(R) 내 폴리실리콘막의 손실에 기인하는 소자의 전기적 특성 불균일화를 방지할 수 있다.

아울러, 본 발명은 식각정지용 산화막(320a')이 그 아래의 제1폴리실리콘막(320a)의 노출 면적을 줄여주므로 게이트(350)의 폭 자체를 종래에 비해 감소시킬 수 있어서, 게이트(350)간 간격을 종래 보다 증가시킬 수 있다. 이에 따라, 후속에서 게이트(350) 사이의 기판(300) 상에 랜딩플러그를 형성할 때, 그 형성 공정이 종래 보다 용이하므로 랜딩플러그와 접합영역간 접촉 불량을 방지할 수 있어서, 콘택저항을 개선할 수 있다.

또한, 본 발명은, 이미 언급한 바와 같이, 식각정지용 산화막(320a')에 의해 게이트 형성을 위한 식각 공정시 공정 마진(overlay margin)이 개선되므로, 기판(300)에 형성시키는 홈(R)의 폭을 증가시킬 수도 있는데, 이 경우, 리세스 채널의 유효 길이를 더욱 증가시켜 소자의 리프레시 특성 등 전기적 특성을 개선시킬 수 있다.

도 3f를 참조하면, 상기 게이트(350)가 형성된 기판 결과물을 산화 분위기에서 열처리하는 재산화 공정을 수행하여, 산화막(M1) 및 식각정지용 산화막(320a')의 표면과 제2폴리실리콘막(320b) 및 텅스텐실리사이드막(330)의 측벽에 재산화막(360)을 형성시킨다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자를 제조함에 있어서, 기판을 리세스하여 형성시킨 홈의 폭 보다 좁은 간격을 갖는 식각정지용 산화막을 홈 내에 형성된 제1폴리실리콘막의 양측 가장자리 상부에 형성시킴으로써, 게이트 형성을 위한 식각 공정시 공정 마진(overlay margin)을 개선할 수 있다. 이 에 따라, 본 발명은 게이트 오정렬에 기인하는 폴리실리콘막의 손실로 인한 소자의 전기적 특성 불균일화를 방지할 수 있다.

아울러, 본 발명은 기판의 리세스 폭 대비 기판 상에 형성하는 게이트의 폭을 감소시킬 수 있어서, 랜딩플러그 형성 공정이 종래 보다 용이해지고 리세스 채널의 유효 길이가 증가된다. 그러므로, 랜딩플러그와 접합영역간 접촉 불량을 방지하여 콘택저항을 개선할 수 있고, 리프레쉬 특성 등 소자의 특성을 더욱 개선할 수 있다.

Claims (1)

1. 반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;

   상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계;

   상기 홈의 표면 상에 게이트절연막을 형성하는 단계;

   상기 홈 내에 마스크패턴의 높이까지 제1폴리실리콘막을 형성하는 단계;

   상기 제1폴리실리콘막의 상부 일부 두께를 산화시키는 단계;

   상기 산화된 제1폴리실리콘막 부분의 중앙부를 식각하여 상기 산화된 제1폴리실리콘막 부분의 양측 가장자리를 잔류시킴과 아울러 산화되지 않은 제1폴리실리콘막 부분을 노출시키는 단계;

   상기 노출된 제1폴리실리콘막 부분을 포함한 결과물의 전면 상에 제2폴리실리콘막, 금속계막, 하드마스크막을 차례로 형성하는 단계; 및

   상기 하드마스크막, 금속계막 및 제2폴리실리콘막을 식각하여 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

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