KR20070022763A - Non-volatile memory with erase gate on isolation zones - Google Patents

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KR20070022763A
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샤이즈크 로베르투스 티 에프 반
두렌 미치엘 제이 반
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 비휘발성 메모리 장치 및 그의 제조 방법에 관한 것이다. 상기 비휘발성 메모리 장치는 플로팅 게이트(16), 제어 게이트(19), 및 분리형 소거 게이트(10)를 포함한다. 상기 소거 게이트(10)는 기판 내에 제공된 격리 영역들(2)에 제공된다. 이 때문에, 상기 소거 게이트(10)는 셀 크기를 증가시키지 않는다. 상기 소거 게이트(10)와 상기 플로팅 게이트(16) 사이의 정전 용량은 상기 제어 게이트(19)와 상기 플로팅 게이트(16) 사이의 정전 용량에 비해 작다. 충전된 소거 게이트(10)는 상기 소거 게이트(10)와 상기 플로팅 게이트(16) 사이의 산화층을 통한 파울러-노드드하임 터널링에 의해 소거된다.

Figure 112006093612607-PCT00001

The present invention relates to a nonvolatile memory device and a manufacturing method thereof. The nonvolatile memory device includes a floating gate 16, a control gate 19, and a removable erase gate 10. The erase gate 10 is provided in the isolation regions 2 provided in the substrate. For this reason, the erase gate 10 does not increase the cell size. The capacitance between the erase gate 10 and the floating gate 16 is smaller than the capacitance between the control gate 19 and the floating gate 16. Charged erase gate 10 is erased by Fowler-nodeheim tunneling through an oxide layer between the erase gate 10 and the floating gate 16.

Figure 112006093612607-PCT00001

Description

반도체 장치, 비휘발성 메모리 및 반도체 제조 방법{NON-VOLATILE MEMORY WITH ERASE GATE ON ISOLATION ZONES}Semiconductor device, nonvolatile memory and semiconductor manufacturing method {NON-VOLATILE MEMORY WITH ERASE GATE ON ISOLATION ZONES}

본 발명은 비휘발성 메모리 장치 및 그의 제조 및 동작 방법에 관한 것으로, 더욱 상세하게는, 기판 내의 격리 영역들에 위치하는 소거 게이트를 포함하는 비휘발성 장치 및 그의 제조 및 동작 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a nonvolatile memory device and a method of manufacturing and operating the same, and more particularly, to a nonvolatile device including a erase gate positioned in isolation regions in a substrate and a method of manufacturing and operating the same.

비휘발성 메모리는 휴대용 전화, 라디오, 및 디지털 카메라와 같은 다양한 상업 및 군사 전자 장치 및 장비에 사용되고 있다. 이와 같은 전자 장치 시장에서는 저 동작 전압, 저 전력 소모, 및 감소된 칩 크기를 갖는 장치에 대한 계속적인 요구가 있어 왔다.Nonvolatile memory is used in a variety of commercial and military electronic devices and equipment such as portable telephones, radios, and digital cameras. There is a continuing need in the electronic device market for devices having low operating voltage, low power consumption, and reduced chip size.

플래쉬 메모리 또는 플래쉬 메모리 셀은 제어 게이트와 채널 영역 사이의 하나 또는 다수의 플로팅 게이트들을 갖는 MOSFET를 포함하며, 플로팅 게이트(들) 및 제어 게이트는 유전체 층에 의해 분리되어 있다. 제조 기술의 개선에 따라, 플로팅 게이트의 크기가 약 100㎚ 까지 감소하였다. 이러한 장치들은 전자들 또는 정공들이 산화 장벽을 통한 터널링에 의해 플로팅 게이트에 주입되는, 소형 EEPROM 셀들이다. 플로팅 게이트에 저장된 전하들은 장치 임계 전압을 변화시킨다. 이러한 방식으로 데이터가 저장된다. 상기 제어 게이트는 상기 플로팅 게이트의 퍼텐셜을 제어한다. 상기 플로팅 게이트와 상기 제어 게이트 상의 지역적인 중첩에 관한 플로팅 게이트에 대한 제어 게이트의 커플링 비율은 상기 플래쉬 메모리의 리드/라이트 속도에 영향을 미친다. 또한 상기 커플링 비율이 좋으면 좋을수록, 즉, 높으면 높을수록, 상기 메모리 셀의 요구된 동작 전압을 더욱 많이 감소될 수 있다.The flash memory or flash memory cell includes a MOSFET having one or more floating gates between the control gate and the channel region, where the floating gate (s) and the control gate are separated by a dielectric layer. With improvements in manufacturing techniques, the size of the floating gate has been reduced to about 100 nm. Such devices are small EEPROM cells, in which electrons or holes are injected into the floating gate by tunneling through the oxide barrier. The charges stored in the floating gate change the device threshold voltage. In this way data is stored. The control gate controls the potential of the floating gate. The coupling ratio of the control gate to the floating gate relative to the local overlap on the floating gate and the control gate affects the read / write speed of the flash memory. Also, the better the coupling ratio, ie, the higher, the more the required operating voltage of the memory cell can be reduced.

비록 비휘발성 플로팅 게이트의 셀 크기가 다년간 지속적으로 감소됨에도 불구하고, 프로그래밍 및 소거에 필요한 전압들은 동일한 비율로 조정되지 않았다. 그래서, 비휘발성 메모리의 추가적인 스케일링에 대한 주요 목표의 하나는 프로그램 및 소거 전압들의 저하이다. 현재에는, 파울러-노르드하임 터널링 동작 모드에서의 15 내지 20 V 까지의 프로그램/소거 전압의 발생은 저 공급 전압으로 인하여 특히 매몰형 비휘발성 메모리의 적용에는 점점 더 어려워졌다. 이것은 고전압 발생에 필요한 면적을 증가시키고, 어레이 효율을 감소시킨다. 따라서, 소스 측면 인젝션과 같은 저 전압 프로그램 방법은 더욱 더 중요하게 되었다. 불행하게도, 대부분의 경우에, 고 전압이 소거용으로 여전히 필요하다.Although the cell size of the nonvolatile floating gate has been continuously decreasing for many years, the voltages required for programming and erasing have not been adjusted to the same ratio. So, one of the main goals for further scaling of non-volatile memory is the drop in program and erase voltages. Currently, the generation of program / erase voltages from 15 to 20 V in the Fowler-Nordheim tunneling mode of operation has become increasingly difficult due to the low supply voltage, especially for the application of buried nonvolatile memories. This increases the area required for high voltage generation and reduces array efficiency. Thus, low voltage programming methods such as source side injection have become even more important. Unfortunately, in most cases, high voltage is still needed for erase.

상기 문제를 해결하기 위한 알려진 방법의 하나는 추가 소거 게이트의 사용이다. 플래쉬 EEPROM 구조의 특정 형태는 제어 게이트 외에 분리형 소거 게이트를 이용한다. 이러한 분리형 소거 게이트를 이용함으로써, 상기 소거 게이트와 상기 플로팅 게이트 사이의 추가적인 정전 커플링이 존재하게 되고 상기 소거 게이트는 터널 유전체를 통하여 상기 플로팅 게이트에 정전 용량적으로 결합되어 전자들이 상기 제어 게이트, 소거 게이트, 소스 및 드레인에 인가된 전압의 정확한 결합에 기초하여, 상기 플로팅 게이트로부터 상기 터널 유전체를 통하여 상기 소거 게이트로 이동할 수 있도록 한다. 하지만, 이러한 특정한 형태의 플래쉬 EEPROM 구조의 경우에, 소거 게이트는 플로팅 게이트와 소거 게이트 사이의 커플링을 증가시켜 소거 전압을 감소시키는데 이용된다. 증가된 커플링에 의한 소거 전압 감소의 개념은 반드시 셀 크기를 증가시키고 공정을 복잡하게 하고, 이는 비휘발성 메모리를 축소하는 경우, 단점이 된다.One known method for solving this problem is the use of additional erase gates. Certain forms of flash EEPROM structures use separate erase gates in addition to control gates. By using such a separate erase gate, there is an additional electrostatic coupling between the erase gate and the floating gate and the erase gate is capacitively coupled to the floating gate through a tunnel dielectric so that electrons can be removed from the control gate, erase. Based on the exact combination of voltages applied to the gate, source and drain, it is possible to move from the floating gate through the tunnel dielectric to the erase gate. However, in the case of this particular type of flash EEPROM structure, the erase gate is used to reduce the erase voltage by increasing the coupling between the floating gate and the erase gate. The concept of erase voltage reduction due to increased coupling necessarily increases cell size and complicates the process, which is a disadvantage when shrinking non-volatile memory.

미합중국 특허 US 5,343,063은 프로그램 가능한 롬(PROM) 셀 구조 및 이를 제조하는 방법에 관한 것으로, 더욱 상세하게는 소거가능한 PROM (EPROM), 전기적으로 소거 가능한 PROM (EEPROM), 및 플래쉬 EEPROM 셀 구조에 관한 것이다. 상기 장치는 분리-채널형이고, 플로팅 게이트의 바닥면은 소스와 드레인 확산부 사이의 채널 거리 부분을 가로질러 연장된다. 상기 플로팅 게이트의 바닥면은 게이트 산화물에 의해 기판으로부터 분리되고, 어느 다른 필드 효과 트랜지스터 게이트로서 동작한다. 즉, 플로팅 게이트 상의 퍼텐셜은 전자들이 상기 소스와 상기 드레인 사이의 게이트 산화 층 아래에 상기 기판 채널을 가로질러 이동이 허용되는 지를 결정한다. 상기 채널의 나머지 부분은 제어 게이트의 바닥면에 의해 제어되는 전도도를 가지고, 사실상 플로팅 게이트에 의해 형성된 것과 직렬 연결된 분리형으로 제어된 전계 효과 트랜지스터이다.US Pat. No. 5,343,063 relates to a programmable ROM (PROM) cell structure and a method for manufacturing the same, more particularly to an erasable PROM (EPROM), an electrically erasable PROM (EEPROM), and a flash EEPROM cell structure. . The device is of a separate-channel type and the bottom surface of the floating gate extends across the channel distance portion between the source and drain diffusions. The bottom surface of the floating gate is separated from the substrate by a gate oxide and acts as any other field effect transistor gate. That is, the potential on the floating gate determines whether electrons are allowed to move across the substrate channel under the gate oxide layer between the source and the drain. The remainder of the channel is a discretely controlled field effect transistor having conductivity controlled by the bottom surface of the control gate and in fact connected in series with that formed by the floating gate.

미합중국 특허 US 5,343,063에서, 유전체의 두꺼운 층이 먼저 반도체 기판 표면에 증착되고난 후, 상기 기판 표면이 상기 트렌치들의 바닥에 보여질 때까지 평행으로 연장된 트렌치들이 상기 유전체 내에서 에칭된다. 그 후, 상기 유전체의 다른 층 및 전기 전도 폴리실리콘을 형성함으로써, 개별 메모리 셀 장치가 상기 트렌치 내에 형성된다. 상기 트렌치들 사이의 나머지 유전체는 상기 메모리 셀들을 전기적으로 격리하는 역할을 한다.In US Pat. No. 5,343,063, a thick layer of dielectric is first deposited on a semiconductor substrate surface, and then trenches extending in parallel until the substrate surface is visible at the bottom of the trenches are etched in the dielectric. A separate memory cell device is then formed in the trench by forming another layer of the dielectric and electrically conductive polysilicon. The remaining dielectric between the trenches serves to electrically isolate the memory cells.

도 1에는 미합중국 특허 US 5,343,063에 기재된 실시예가 도시되어 있다. 상기 셀 구조는 개별 플로팅 게이트들(127 및 129), 및 연장된 제어 게이트들(137 및 139)이 반도체 기판의 표면 상 두꺼운 필드 산화층(141)내의 인접한 트렌치들 내에 제공된다. 상기 플로팅 게이트들(127 및 129) 사이, 및 상기 제어 게이트들(137 및 139) 사이에, 산화층(157)이 제공된다. 소거 게이트들(145, 147, 및 149)은 각각의 두꺼운 산화층(141)에 매몰되고, 소거 게이트들(145, 147, 및 149)이 삽입된 두꺼운 산화 스트립(141)의 반대 측면 상의 트렌치들 내의 플로팅 게이트들(127 및 129)에 결합된다. 상기 소거 게이트(147)은 예를 들면, 각 소거 게이트 산화 층들(151 및 153)에 의해 플로팅 게이트들(127 및 129)에 결합된다.1 shows an embodiment described in US Pat. No. 5,343,063. The cell structure is provided with separate floating gates 127 and 129 and extended control gates 137 and 139 in adjacent trenches in the thick field oxide layer 141 on the surface of the semiconductor substrate. An oxide layer 157 is provided between the floating gates 127 and 129 and between the control gates 137 and 139. Erase gates 145, 147, and 149 are buried in each thick oxide layer 141, and in trenches on the opposite side of the thick oxide strip 141 into which erase gates 145, 147, and 149 are inserted. Coupled to floating gates 127 and 129. The erase gate 147 is coupled to the floating gates 127 and 129 by, for example, respective erase gate oxide layers 151 and 153.

하지만, 미합중국 특허 US 5,343,063에 기재된 장치 및 방법은 단점을 갖는다. 미합중국 특허 US 5,343,063의 개념은 고 저항을 갖는 매몰된 비트라인들을 사용한다는데 있다. 이것은 비트라인들의 접촉이 종종 요구되는 것을 의미한다. 따라서, 효율이 많이 감소한다는 것을 통하여 다수의 공간이 메모리 셀 내에 요구된다. 또한, 제어 게이트 폴리실리콘 내에 슬릿들을 형성하기 위하여 사용되고, 플로팅 게이트 폴리실리콘을 에칭하기 위한 스페이서의 사용에 필요한 방법이 리소 그래피의 성능과 동일한 작은 크기를 갖는 구조를 얻고 플로팅 게이트를 에칭하는데는 적합하지 않고, 이 경우 큰 토포그래피 때문에, 방해받게 된다. 또한, 산화 라인들을 갖는 절연 방법은 큰 토포그래피로 인하여 STI와 같은 표준 CMOS 절연과는 호환할 수 없다. 이것을 통하여, 미합중국 특허 US 5,343,063에 기재된 셀 구조는 매몰형 메모리에 적합하지 않다. 예를 들면, 큰 메모리 셀 어레이가 STI 및 표준 CMOS 처리를 포함하지 않는 경우, STI 처리는 CMP 중에 문제를 일으킨다. However, the apparatus and methods described in US Pat. No. 5,343,063 have disadvantages. The concept of US Pat. No. 5,343,063 is to use buried bit lines with high resistance. This means that contact of the bit lines is often required. Therefore, a large amount of space is required in the memory cell through the efficiency is greatly reduced. Furthermore, the method used to form the slits in the control gate polysilicon, and the method required for the use of spacers for etching the floating gate polysilicon, is not suitable for obtaining a structure having the same size as that of lithography and for etching the floating gate. In this case, because of the large topography. In addition, the isolation method with oxide lines is incompatible with standard CMOS isolation, such as STI, due to the large topography. Through this, the cell structure described in US Pat. No. 5,343,063 is not suitable for the buried memory. For example, if a large memory cell array does not include STI and standard CMOS processing, STI processing causes problems during CMP.

본 발명의 목적은 종래 장치들의 단점을 극복하기 위한 것으로, 작은 크기를 갖는 분리된 소거 게이트를 갖는 비휘발성 메모리 장치 및 그의 제조 및 동작 방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to overcome the disadvantages of conventional devices, and to provide a nonvolatile memory device having a separate erase gate having a small size, and a method of manufacturing and operating the same.

상기 목적은 본 발명에 따른 방법 및 장치에 의해 달성된다.This object is achieved by the method and the device according to the invention.

본 발명의 제 1 양상에 의하면, According to the first aspect of the present invention,

기판 표면을 갖는 기판; A substrate having a substrate surface;

상기 기판 표면에 위치하고 상기 기판으로부터 이격된 외면을 갖는 적어도 2개의 격리 영역; At least two isolation regions located on the substrate surface and having an outer surface spaced apart from the substrate;

상기 2개의 격리 영역 사이 및 2개의 격리 영역를 적어도 부분적으로 중첩하여, 상기 기판 상으로 연장하는 플로팅 게이트; A floating gate extending over the substrate, at least partially overlapping between the two isolation regions and the two isolation regions;

소거 게이트; 및 An erase gate; And

상기 플로팅 게이트 위의 제어 게이트를 포함하고, A control gate over said floating gate,

상기 소거 게이트들은 상기 격리 영역 중 하나의 외면 상에 형성되는 반도체 장치가 제공된다.The erase gates are provided on the outer surface of one of the isolation regions.

본 발명에 따른 비휘발성 메모리 장치의 장점은 셀 크기를 증가시키지 않는다는 것이다. 소거 게이트와 플로팅 게이트 사이의 정전 용량은 제어 게이트와 플로팅 게이트 사이의 정전 용량에 비해 작다. 충전된 플로팅 게이트는 소거 게이트와 상기 플로팅 게이트 사이의 산화층을 통한 파울러-노르드하임 터널링(Fowler-Nordheim tunneling)에 의해 소거될 수 있다.An advantage of the nonvolatile memory device according to the present invention is that it does not increase the cell size. The capacitance between the erase gate and the floating gate is small compared to the capacitance between the control gate and the floating gate. The charged floating gate can be erased by Fowler-Nordheim tunneling through an oxide layer between the erase gate and the floating gate.

격리 영역들은 예를 들면 얕은 트렌치 격리 (shallow trench isolation; 이하 'STI'라 함) 영역일 수 있고, 로컬 산화 오프 실리콘(local oxidation of silicon; 이하 'LOCOS'라 함) 영역들 위에 위치하는 것이 바람직하다. 상기 격리 영역들의 크기는 LOCOS 영역들의 크기 보다 작게 형성되어, 셀 크기의 감소를 가능하게 함으로써, 셀 밀도가 증가될 수 있도록 한다.The isolation regions can be, for example, shallow trench isolation (STI) regions, preferably located above local oxidation of silicon (LOCOS) regions. Do. The size of the isolation regions is formed to be smaller than the size of the LOCOS regions, allowing a reduction in cell size, thereby allowing cell density to be increased.

상기 비휘발성 메모리 장치는 또한 플로팅 게이트와 제어 게이트 사이, 및 소거 게이트와 제어 게이트 사이에 억세스 게이트 및/또는 절연층을 포함한다.The nonvolatile memory device also includes an access gate and / or an insulating layer between the floating gate and the control gate and between the erase gate and the control gate.

본 발명에 의하면, 1-트랜지스트 (1-T) 및 2-트랜지스터 (2-T) 셀들 그리고 자기-정렬된 억세스 게이트를 가지거나 가지지 않은 컴팩트 셀들이 제공될 수 있다. 본 발명에 따른 반도체 장치는 상호 전기적으로 연결된 2개의 전도층들을 구비하는 억세스 게이트를 포함할 수 있다. 상기 장치는 또한 인접한 플로팅 게이트들을 분리하고 실질적으로 상기 어레이의 전체 폭에 형성되는 슬릿들을 포함한다.According to the present invention, one-transistor (1-T) and two-transistor (2-T) cells and compact cells with or without self-aligned access gate can be provided. The semiconductor device according to the present invention may include an access gate having two conductive layers electrically connected to each other. The apparatus also includes slits that separate adjacent floating gates and are formed substantially the entire width of the array.

또한, 본 발명에 따른 반도체 장치를 포함하는 비휘발성 메모리(NVM)가 개시된다. 상기 비휘발성 메모리는 예를 들면 플래쉬 메모리 또는 EEPROM일 수 있다.In addition, a nonvolatile memory (NVM) including a semiconductor device according to the present invention is disclosed. The nonvolatile memory may be, for example, a flash memory or an EEPROM.

본 발명의 제 2 양상에 의하면, 소거 게이트들, 플로팅 게이트, 및 제어 게이트를 갖는 반도체 장치를 제조하는 방법에 있어서,According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device having erase gates, floating gates, and control gates,

기판으로부터 이격되어 위치하는 외면을 갖는 적어도 2개의 격리 영역들을 구비한 기판 표면을 포함하는 상기 기판을 제공하는 단계;Providing the substrate comprising a substrate surface having at least two isolation regions having an exterior surface spaced apart from the substrate;

상기 2개의 격리 영역 사이 및 2개의 격리 영역들을 적어도 부분적으로 중첩하여, 상기 기판 상으로 연장하는 플로팅 게이트를 형성하는 단계;At least partially overlapping between the two isolation regions and the two isolation regions to form a floating gate extending onto the substrate;

상기 격리 영역들의 하나의 상기 외면 상에 소거 게이트를 형성하는 단계; 및Forming an erase gate on said outer surface of one of said isolation regions; And

상기 플로팅 게이트 위에 제어 게이트를 형성하는 단계를 포함하는 방법이 제공된다.A method is provided that includes forming a control gate over the floating gate.

본 발명에 따른 방법을 사용함으로써, 비휘발성 메모리는 작은 크기 및 소거 게이트와 플로팅 게이트 사이의 작은 정전 커플링을 갖도록 이루어질 수 있다.By using the method according to the invention, the nonvolatile memory can be made to have a small size and a small electrostatic coupling between the erase gate and the floating gate.

상기 격리 영역들은 작은 크기로 제조될 수 있기 때문에, LOCOS 영역들 위에 형성되는 STI 영역으로서 제공될 수 있다.Since the isolation regions can be made small in size, they can be provided as STI regions formed over LOCOS regions.

상기 격리 영역들의 외면 상의 소거 게이트는 제 1 전도층을 증착하고 패터닝함으로써 형성될 수 있고, 상기 제 1 전도층은 폴리실리콘 층인 것이 바람직하다. 상기 플로팅 게이트는 제 2 전도층을 증착 및 패터닝함으로써 형성될 수 있다. 상기 제 2 전도층은 또한 인접한 플로팅 게이트들을 분리하기 위하여, 슬릿들을 상기 제 2 전도층을 형성하도록 폴리실리콘 층일 수 있다. 패터닝은 슬릿들이 상기 기판의 전체 폭 위로 형성되도록 상기 슬릿을 에칭함으로써 행해질 수 있다. 상기 방법은 또한 상기 제 2 도전층의 상부에 유전체 층을 증착하는 단계; 및 상기 억세스 게이트가 형성되는 위치에서 상기 유전체 층을 부분적으로 제거하는 단계를 포함한다.An erase gate on the outer surface of the isolation regions may be formed by depositing and patterning a first conductive layer, wherein the first conductive layer is preferably a polysilicon layer. The floating gate can be formed by depositing and patterning a second conductive layer. The second conductive layer may also be a polysilicon layer to form slits for forming the second conductive layer to separate adjacent floating gates. Patterning may be done by etching the slits such that slits form over the full width of the substrate. The method also includes depositing a dielectric layer on top of the second conductive layer; And partially removing the dielectric layer at the location where the access gate is formed.

상기 제어 게이트의 형성은 플로팅 게이트 및 소거 게이트 위에 제 3 전도층을 증착하고 상기 제 3 전도층을 패터닝함으로써 행해질 수 있다. 상기 제 3 전도층은 폴리실리콘 층인 것이 바람직하다.The formation of the control gate can be done by depositing a third conductive layer over the floating gate and the erase gate and patterning the third conductive layer. Preferably, the third conductive layer is a polysilicon layer.

본 발명에 따른 방법은 상기 제어 게이트를 형성하기 전에, 플로팅 게이트 및 소거 게이트의 상부에 절연층을 제공하는 단계를 더 포함한다. 또한, 상기 방법은 억세스 게이트를 형성하는 단계를 포함한다.The method according to the invention further comprises providing an insulating layer on top of the floating gate and the erase gate prior to forming the control gate. The method also includes forming an access gate.

본 발명에 따른 일 실시예에 의하면, 상기 절연층은 상기 제어 게이트를 형성하기 전에, 상기 억세스 게이트가 형성되어야 하는 위치에서 제거될 수 있다. 이것은 비휘발성 메모리 셀의 적당한 동작을 방해하지 않는 긴 연속 비-차단된 소거 게이트들을 유도한다. 이것은 차단된 플로팅 게이트 재료는 상기 소거 게이트의 상부에 형성된 제어 게이트 재료에 의해 바이패스되어, 억세스 게이트들이 전기적으로 연속하는 구조이기 때문이다.According to an embodiment of the present invention, the insulating layer may be removed at the position where the access gate should be formed before forming the control gate. This leads to long continuous non-blocked erase gates that do not interfere with proper operation of the nonvolatile memory cell. This is because the blocked floating gate material is bypassed by the control gate material formed on top of the erase gate so that the access gates are electrically continuous.

본 발명의 이것들 및 다른 특징들, 및 장점은 본 발명의 원리를 설명하는 첨부된 도면들을 참조하여 다음의 상세한 설명으로부터 명백하게 될 것이다. 상기 설명은 본 발명의 범주를 제한하지 않으면서 단지 예로서 주어진다. 본 발명을 첨부된 도면을 참조하여 설명한다. These and other features, and advantages of the present invention will become apparent from the following detailed description with reference to the accompanying drawings which illustrate the principles of the invention. The description is given by way of example only without limiting the scope of the invention. The present invention will be described with reference to the accompanying drawings.

도 1은 종래의 비휘발성 메모리 장치를 나타낸 단면도이다.1 is a cross-sectional view of a conventional nonvolatile memory device.

도 2 내지 도 8은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 셀의 제조에서 연속 스테이지들을 나타낸 단면도들이다.2 through 8 are cross-sectional views illustrating successive stages in the manufacture of a nonvolatile memory cell according to the first embodiment of the present invention.

도 9는 도 8의 라인 A-A'을 따라 절단한 단면도이다.9 is a cross-sectional view taken along the line AA ′ of FIG. 8.

도 10은 도 8의 라인 B-B'을 따라 절단한 단면도이다.FIG. 10 is a cross-sectional view taken along the line BB ′ of FIG. 8.

도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 어레이 구성의 일 예를 나타낸 평면도이다.11 is a plan view illustrating an example of an array configuration of a nonvolatile memory device according to an embodiment of the present invention.

도 12(a) 및 도 12(b)는 각각 짧은 표준 슬릿들을 갖는 표준 2-T 셀을 나타낸 평면도 및 단면도이다.12 (a) and 12 (b) are a plan view and a cross-sectional view showing a standard 2-T cell with short standard slits, respectively.

도 13(a) 및 도 13(b)는 각각 긴 표준 슬릿들을 갖는 표준 2-T 셀을 나타낸 평면도 및 단면도이다. 13 (a) and 13 (b) are a plan view and a cross-sectional view showing a standard 2-T cell with long standard slits, respectively.

도 14(a) 및 도 14(b)는 각각 소거 게이트 처리를 갖는 표준 2-T 셀을 나타낸 평면도 및 단면도이다.14 (a) and 14 (b) are a plan view and a cross-sectional view showing a standard 2-T cell with erase gate processing, respectively.

도 15(a) 및 도 15(b)는 각각 긴 표준 슬릿들을 갖는 변형된 표준 2-T 셀을 나타낸 평면도 및 단면도이다. 15 (a) and 15 (b) are a plan view and a cross-sectional view showing a modified standard 2-T cell with long standard slits, respectively.

도 16(a) 및 도 16(b)는 각각 본 발명의 실시예에 따른 소거 게이트 처리를 갖는 변형된 표준 2-T 셀을 나타낸 평면도 및 단면도이다.16A and 16B are plan and cross-sectional views, respectively, of a modified standard 2-T cell with erase gate processing in accordance with an embodiment of the present invention.

도 17 내지 도 27은 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀의 제조에서 연속 스테이지들을 나타낸 단면도들이다.17-27 are cross-sectional views illustrating successive stages in the manufacture of a nonvolatile memory cell in accordance with another embodiment of the present invention.

다른 도면에서, 동일한 참조 부호는 동일하거나 유사한 요소를 나타낸다.In other drawings, like reference numerals refer to the same or similar elements.

본 발명은 첨부 도면을 참조하여 특정 실시예에 대하여 설명하지만, 이에 제한되지 않고 단지 청구범위에 제한된다. 설명된 도면들은 단지 개략적이고 제한하고자 하는 것은 아니다. 도면에서, 구성요소들의 크기는 확대될 수 있고 설명 목적으로 그 크기로서 도시한 것은 아니다. 용어 "포함한다"는 상세한 설명 및 청구범위에서 사용되고, 다른 구성요소 및 단계들을 배제하지는 않는다. 예를 들어 단수형 명사가 사용된 경우에도, 이것은 특별한 별도의 언급이 없는 한 복수의 명사도 포함한다.While the invention has been described in terms of specific embodiments with reference to the accompanying drawings, it is not limited thereto but only by the claims. The drawings described are only schematic and are not intended to be limiting. In the drawings, the size of components may be enlarged and are not shown as size for illustrative purposes. The term "comprises" is used in the description and claims, and does not exclude other components and steps. For example, even when singular nouns are used, this includes plural nouns unless otherwise specified.

청구항에 사용된 용어 "포함한다(comprising)"는 그후 리스트된 수단에 한정되는 것으로 해석되지 말아야하고, 다른 구성 요소들 또는 단계들을 배제하는 것은 아니다. "수단 A 및 수단 B를 포함하는 장치"라는 표면의 범주는 구성 요소 A 및 B 만으로 구성되는 장치들에 제한되지 않는다. 이것은 본 발명에 대하여, 장치의 적절한 구성 요소가 A 및 B라는 것이다.The term "comprising", as used in the claims, should not be construed as limited to the means listed subsequently, and does not exclude other components or steps. The scope of the surface "apparatus comprising means A and means B" is not limited to devices consisting solely of components A and B. This is, for the present invention, suitable components of the device are A and B.

또한, 상세한 설명 및 청구범위에서, 용어들 제1, 제2, 제3, 및 그 종류의 다른 것은 유사한 구성 요소들 사이를 구분하기 위하여 사용되고, 순차적 또는 연대 순서를 설명하는데는 불필요하다. 그래서 사용된 용어들은 적합한 상황 하에 따라 변할 수 있고 설명된 본 발명의 실시예는 설명된 것과는 다른 시퀀스로 동작할 수 있는 것으로 이해된다.In addition, in the description and claims, the terms first, second, third, and the like are used to distinguish between similar elements and are not necessary to describe a sequential or chronological order. Thus, it is understood that the terminology used may vary depending upon suitable circumstances and the embodiments of the invention described may operate in a different sequence than described.

또한, 상세한 설명 및 청구범위에서 용어 '상부', '바닥', '위', '아래' 및 "유사한 것'은 설명 목적 및 상대 위치를 설명하는데는 불필요하도록 사용된다. 사용된 용어들은 적당한 상황에서 변할 수 있고 본 발명의 실시예는 설명된 것과 다른 방향으로 동작할 수 있다.Also, in the description and in the claims, the terms 'top', 'bottom', 'up', 'down' and 'similar' are used to describe the purpose and relative position of the description as being unnecessary. And embodiments of the present invention may operate in a direction different from that described.

본 발명은 소거 게이트를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제조하는 방법을 제공한다. 본 발명에 의하면, 소거 게이트는 플로팅 게이트-투-플로팅 게이트 격리를 제공하는 슬릿들내의 STI 내에 위치하고 셀 크기를 증가시키지 않는 것이 바람직하다. 그러므로, 본 발명은 소거 게이트를 이용하여 저 소거 전압을 갖는 저 프로그램 전압 방법을 결합하는 방법을 설명하고, 증가된 셀 크기 없이 단순한 처리에 의해 저 소거 전압을 유도하는 추가 소거 게이트의 장점을 제공한다. The present invention provides a nonvolatile memory device including an erase gate and a method of manufacturing the nonvolatile memory device. In accordance with the present invention, the erase gate is preferably located within the STI in the slits providing floating gate-to-floating gate isolation and does not increase cell size. Therefore, the present invention describes a method of combining a low program voltage method with a low erase voltage using an erase gate and provides the advantage of an additional erase gate that induces a low erase voltage by simple processing without increased cell size. .

본 발명의 제 1 실시예에 의하면, 상기 STI의 상부에 위치하는 소거 게이트를 포함하는 비휘발성 메모리 셀이 설명된다. 도 2 내지 도 10은 이러한 메모리 셀의 제조에서 연속 스테이지들을 나타낸다.According to a first embodiment of the present invention, a nonvolatile memory cell including an erase gate located above the STI is described. 2-10 show successive stages in the manufacture of such a memory cell.

상기 처리는 격리 영역들(2)을 갖는 기판(1)을 제공하는 것으로 시작한다. 본 발명의 실시예들에 있어서, 용어 "기판"은 사용 가능한 또는 그 위에 장치, 회로가 형성되는 기본 재료 또는 재료들, 및 형성될 수 있는 에피택셜 층을 포함할 수 있다. 다른 실시예에 의하면, 상기 "기판"은 예를 들면, 도핑된 실리콘, 비소화 갈륨 (GaAs), 비소화 갈륨 인(GaAsP), 인듐 인화물(InP), 게르마늄(Ge) 또는 게르마늄화 실리콘(SiGe) 기판과 같은 반도체 기판을 포함한다. 상기 "기판"은 예를 들면, 반도체 기판부 외에 SiO2 층 또는 Si3N4 층과 같은 절연층을 포함할 수 있다. 그래서, 용어 "기판"은 일반적으로 관심의 층 또는 부분의 기초가 되는 층들의 요소를 한정하기 위하여 사용된다. 또한, 상기 "기판"은 층이 형성되는 어느 다른 베이스, 예를 들면, 유리, 플라스틱 또는 금속 층일 수 있다. 본 발명의 다음 설명은 단일-결정 실리콘 기판에 의해 이루어질 수 있지만, 본 발명은 이에 한정되는 것은 아니다.The process starts with providing a substrate 1 having isolation regions 2. In embodiments of the present invention, the term "substrate" may include devices or base materials or materials on which circuits are formed, and epitaxial layers that may be formed, available or thereon. According to another embodiment, the "substrate" is, for example, doped silicon, gallium arsenide (GaAs), gallium arsenide phosphorus (GaAsP), indium phosphide (InP), germanium (Ge) or germanium silicon (SiGe). A semiconductor substrate such as a substrate). The "substrate" may include, for example, an insulating layer such as a SiO 2 layer or a Si 3 N 4 layer in addition to the semiconductor substrate portion. Thus, the term "substrate" is generally used to define the element of the layers on which the layer or portion of interest is based. The "substrate" may also be any other base on which the layer is formed, for example a glass, plastic or metal layer. The following description of the invention may be made with a single-crystal silicon substrate, but the invention is not limited thereto.

격리 영역들(2)는 예를 들면, STI 영역이고, 열적으로 성장한 필드 산화 (LOCOS-Local Oxidation of Silicon) 영역일 수 있다. 하지만, STI 영역들은 LOCOS 영역들보다 작은 크기로 형성됨에 따라, LOCOS 영역들 위에 형성되는 것이 바람직하고, 셀 크기를 감소시켜, 셀 밀도를 증가시킬 수 있도록 한다. 따라서, 다음의 설명에 있어서, 단지 STI 영역들(2)만 더 고려되지만, 본 발명은 아래에 설명되고 예를 들면 더우기 LOCOS 영역을 가지도록 행해지는 처리 단계을 포함하는 것으로 이해되어야 한다.The isolation regions 2 may be, for example, STI regions and may be thermally grown LOCOS-Local Oxidation of Silicon (LOCOS) regions. However, as the STI regions are formed to be smaller in size than the LOCOS regions, they are preferably formed over the LOCOS regions, thereby reducing the cell size and increasing the cell density. Thus, in the following description, only the STI regions 2 are further considered, but it should be understood that the present invention includes processing steps that are described below and which are done for example to further have a LOCOS region.

본 발명에 의하면, 도 2에 도시된 바와 같이, STI 영역(2)이 기판(1)에 제공되어, 연속적인 메모리 셀들을 상호 격리시킨다. 2개의 STI 영역들(2) 사이에, 활성 영역(3)은 나머지 기판(1) 내에 형성된다.According to the present invention, as shown in FIG. 2, an STI region 2 is provided in the substrate 1 to isolate successive memory cells from each other. Between the two STI regions 2, the active region 3 is formed in the remaining substrate 1.

STI 영역(2)는 예를들면, Cl2 에칭제를 사용하여 예를 들면 반응성 이온 에칭(RIE) 과정의 건조 에칭 처리와 같은 종래의 포토리소그래피 및 이방성 에칭 공정에 의해 초기에 얕은 트렌치를 상기 반도체 기판(1) 내에 생성함으로써 형성된 다. 상기 얕은 트렌치는 반도체 기판(1)(도시안됨)에서 예를 들면, 약 200 내지 600㎚의 깊이로 형성된다. 예를 들면, 플라즈마 산소 애싱 및 신중 습식 세정에 의해 얕은 트렌치 한정용으로 사용되는 포토레지스트 패턴을 제거한 후, 산화 실리콘 층과 같은 절연층이 예를 들면, LPCVD(low pressure chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition) 또는 다른 과정에 의해 약 300 내지 1500㎚ 깊이로 증착된다. 그래서, 상기 얕은 트렌치는 완전히 매립된다. 상기 얕은 트렌치 내부와 다른 영역으로부터 주어진 예에서 상기 절연층, 산화 실리콘을 화학적 기계적 연마 과정(CMP) 또는 적당한 에칭제를 이용한 RIE 과정과 같은 어느 적당한 기술을 이용하여 제어함으로써, 절연체로 매립된 STI 영역(2)을 얻는다.The STI region 2 may be formed by using a Cl 2 etchant, for example, by using a conventional photolithography and anisotropic etching process such as a dry etching process of a reactive ion etching (RIE) process. It is formed by producing in the substrate 1. The shallow trench is formed in the semiconductor substrate 1 (not shown) to a depth of, for example, about 200 to 600 nm. After removing the photoresist pattern used for shallow trench confinement, for example, by plasma oxygen ashing and careful wet cleaning, an insulating layer, such as a silicon oxide layer, may be used, for example, low pressure chemical vapor deposition (LPCVD), plasma plasma (PECVD). enhanced chemical vapor deposition) or other process to deposit about 300-1500 nm deep. Thus, the shallow trench is completely buried. STI regions buried in an insulator by controlling the insulating layer, silicon oxide in any given region from the shallow trench and other regions, using any suitable technique, such as chemical mechanical polishing (CMP) or RIE with a suitable etchant. (2) is obtained.

만일 STI 영역(2) 대신에, LOCOS 격리 영역들이 기판(1) 내에 제공되면, 초기에 실리콘 니트라이드와 같은 내 산화성 마스크를 형성함으로써, 상기 LOCOS 격리 영역들이 형성되어, 실리콘 니트라이드 마스킹 패턴에 의해 보호되지 않은 상기 반도체 기판 영역들을 열 산화 과정에 노출시킨다. 그래서, LOCOS 격리 영역들은 STI 영역들의 깊이와 동일한 깊이로 형성된다. 상기 LOCOS 격리 영역을 형성한 후, 상기 내 산화성 마스크가 제거된다.If instead of the STI region 2, LOCOS isolation regions are provided in the substrate 1, the LOCOS isolation regions are formed by initially forming an oxidizing mask such as silicon nitride, by means of a silicon nitride masking pattern. The unprotected semiconductor substrate regions are exposed to a thermal oxidation process. Thus, LOCOS isolation regions are formed to the same depth as the depth of the STI regions. After forming the LOCOS isolation region, the oxidizing mask is removed.

비록 STI 영역들(2)이 LOCOS 격리 영역들(2) 위에 형성되는 것이 바람직함에도 불구하고, STI 영역들(2)에 대한 처리는 도 3에 도시된 바와 같이, 토포그래피를 상기 기판(1) 상에 도입할 수 있는 장점을 갖는다. 상기 토포그래피는 에칭 문제를 상기 비휘발성 메모리의 부가적인 처리에 도입할 수 있도록 한다. 도 3으로 부터 알 수 있는 바와 같이, STI는 상기 활성 영역(3) 옆에 도랑(4)이 생기게 할 수 있다. 상기 도랑(4)은 상기 트렌치 내의 절연층을 활성 영역(3)의 높이와 동일한 높이로 조정하기 위하여 형성된 절연층의 에칭 백 중에 형성된다. 플로팅 게이트 및 제어 게이트를 포함하는 메모리 스택은 상기 형성된 STI 토포그래피 상으로 증착되고, 상기 토포그래피는 예를 들면, 폴리실리콘 층의 등각 증착으로 인하여 남게 된다. 상기 문제는 플로팅 게이트 재료를 증착한 후, CMP를 이용함으로써 상기 STI 토포그래피의 예비 제거에 의해 극복될 수 있다. 그 후, 상기 STI 토포그래피는 다음 층(들)에 도입되지 않을 것이다.Although it is preferable that the STI regions 2 are formed over the LOCOS isolation regions 2, the processing for the STI regions 2 is performed by topography, as shown in FIG. 3. Has the advantage that can be introduced into the phase. The topography allows introducing etching problems into additional processing of the nonvolatile memory. As can be seen from FIG. 3, the STI can create a trench 4 next to the active region 3. The trench 4 is formed in the etching back of the insulating layer formed to adjust the insulating layer in the trench to the same height as the height of the active region 3. A memory stack comprising a floating gate and a control gate is deposited onto the formed STI topography, which topography remains due to, for example, conformal deposition of a polysilicon layer. The problem can be overcome by preliminary removal of the STI topography by depositing floating gate material and then using CMP. Thereafter, the STI topography will not be introduced to the next layer (s).

본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 제조에 있어서 다음 단계는 소거 게이트 형성이고 도 4에 설명되어 있다. 따라서, 바람직하게는 폴리실리콘층일 수 있고, 아래에 소거 게이트 층(5)으로 언급되어 설명될 제 1 전도층(5)이 증착된다. 소거 게이트 층(5)은 50㎚ 이하, 바람직하게는 10 내지 40㎚, 더욱 바람직하게는 20㎚의 두께를 가질 수 있다. 소거 게이트 층(5)의 최상단 상에, 약 100㎚ 두께의 절연 캡 층(6)이 제공된다. 소거 게이트(5) 및 캡 층(6)의 두께는 나중에 플로팅 게이트의 두께를 결정한다. 그러므로, 캡 층(6)의 두께는 요구된 플로팅 게이트 높이를 얻을 수 있도록 적용될 수 있다. 그래서, 만일 특별한 플로팅 게이트 높이를 원하고 소거 게이트층(5)이 더욱 얇아 지면, 캡 층(6)의 두께는 증가하여 상기 요구된 플로팅 게이트 높이를 얻는다. 상기 캡 층(6)은 다수의 층으로 이루어질 수 있다. 예를 들면, 상기 캡 층(6)은 예를들면, 10 내지 30㎚, 즉 20㎚의 두께를 갖는 산화층과 같은 얇은 제 1 캡 층(7); 및 약 80㎚의 두 께를 갖는 니트라이드층과 같은 두꺼운 제 2 캡 층(8)으로 이루어질 수 있다. 얇은 상기 제 1 캡층(7)은 바람직하게는 터널층의 두께와 동일한 두께를 가져 원하지 않은 전류가 얇은 제 1 캡 층(7)을 통하여 흐르는 것을 방지한다. 더 두꺼운 제 2 캡 층(8)은 소거 게이트 및 캡의 결합물의 요구된 높이를 제공하는 역할을 할 수 있다. 다른 실시예에 의하면, 결합된 산화/니트라이드층(6) 대신에, 니트라이드 층과 같은 단일 절연층 만으로 이루어진 캡 층(6)이 또한 사용될 수 있다. 산화층(7) 및 니트라이드층(8)을 포함하는 캡 층(6)을 형성할 다른 가능성은 상기 소거 게이트 층(5)의 증착 후 및 상기 소거 게이트 층(5)의 패터닝 전에 상기 소거 게이트 층(5)을 산화시키는 것으로, 이는 니트라이드 층(8)에 대한 후속 증착 전에 산화 증착이 불필요하다는 것을 의미한다. 후자 방법의 장점은 소거 게이트 층(5) 부분이 산화물로 변경되어 소거층용 더 얇은 폴리실리콘층을 남기는데 있다. 이것은 예를 들면, 10㎚ 범위의 두께를 갖는 소거 게이트 층(5)을 용이하게 얻도록 한다. 이것은 폴리실리콘의 증착에 의해 약 10㎚의 균일하고 얇은 폴리실리콘 층을 얻기 어렵다는데 그 장점이 있다. The next step in the manufacture of the nonvolatile memory device according to the first embodiment of the present invention is the formation of an erase gate and is described in FIG. Thus, the first conductive layer 5 may be deposited, which may preferably be a polysilicon layer, which will be described below as the erase gate layer 5. The erase gate layer 5 may have a thickness of 50 nm or less, preferably 10 to 40 nm, more preferably 20 nm. On top of the erase gate layer 5, an insulating cap layer 6 of about 100 nm thickness is provided. The thickness of the erase gate 5 and the cap layer 6 later determines the thickness of the floating gate. Therefore, the thickness of the cap layer 6 can be applied to obtain the required floating gate height. Thus, if a special floating gate height is desired and the erase gate layer 5 is thinner, the thickness of the cap layer 6 is increased to obtain the required floating gate height. The cap layer 6 may consist of a plurality of layers. For example, the cap layer 6 may comprise, for example, a thin first cap layer 7 such as an oxide layer having a thickness of 10 to 30 nm, ie 20 nm; And a thick second cap layer 8, such as a nitride layer having a thickness of about 80 nm. The thin first cap layer 7 preferably has the same thickness as that of the tunnel layer to prevent unwanted current from flowing through the thin first cap layer 7. The thicker second cap layer 8 can serve to provide the desired height of the combination of the erase gate and the cap. According to another embodiment, instead of the combined oxide / nitride layer 6, a cap layer 6 consisting of only a single insulating layer, such as a nitride layer, may also be used. Another possibility of forming a cap layer 6 comprising an oxide layer 7 and a nitride layer 8 is that the erase gate layer after deposition of the erase gate layer 5 and before patterning of the erase gate layer 5. By oxidizing (5), this means that no oxidative deposition is necessary before subsequent deposition on the nitride layer 8. The advantage of the latter method is that the portion of the erase gate layer 5 is changed to oxide, leaving a thinner polysilicon layer for the erase layer. This facilitates obtaining an erase gate layer 5 having a thickness, for example, in the range of 10 nm. This has the advantage that it is difficult to obtain a uniform and thin polysilicon layer of about 10 nm by deposition of polysilicon.

그 후, 포토레지스 층과 같은 마스크 층이 예를 들면, 스핀 코팅 또는 다른 적당한 기술에 의해 얻어지는 구조에 적용되고 노출되어 소거 게이트 마스크(9)를 형성한다. 이것은 예를 들면, 표준 포토리소그래피 또는 다른 적합한 기술에 의해 행해질 수 있다. 상기 포토 레지스트 층은 예를 들면, 수 미크론 두께를 가지고, 예를 들면, 폴리(비닐 시나메이트) 또는 노보락-기본 폴리머들과 같은 포토 레지스트로서 사용될 수 있는 어느 적당한 폴리머일 수 있다. 그 후, 마스크가 지금까지 얻어진 기판으로 패턴을 배열하도록 적용된다. 그 후, 예를 들면, UV 광에 의해 상기 마스크를 통해 상기 포토 레지스트 층에 조사된다. 상기 포토 레지스트 층에 대한 조사가 (포지티브 레지스트의 경우) 포토 레지스트의 조사부 또는 (네가티브 레지스트의 경우) 포토 레지스트의 비-조사부에 의해 이루어지고, 사용된 포토레지스트의 형식에 따라 제거된다. 상기 단계 후의 결과는 도 4에 도시되어 있다. 소거 게이트(10)는 주어진 기술 또는 당업자에 널리 알려진 트릭들, 또는 이것들 보다 작은 것을 이용하는 반도체 장치 제조 중에 형성될 수 있는 가장 작은 기하학적 특징의 치수인 임계 치수(critical dimension; 이하 CD라 함)를 가질 수 있다. 더 작은 CD에 대한 가능성은 소거 게이트 마스크(9)의 나머지 부분의 치수를 수축하기 위하여, 레지스트 수축(예를 들면, UV 베이크) 또는 레지스트 애쉬 (예를들면, O2-플라즈마)를 이용하여 레지스트를 현상한 후, 소거 게이트 마스크(9)를 형성할 때 이루어진다. 특히, 레지스트 수축은 서브-리소그래피 치수를 얻는데 믿을만하고 매우 값싸며 용이한 방법이다. 상기 CD는 상기 기술에 의해 30 내지 50㎚ 치수로 감소될 수 있다. 더 작은 치수는 위상-쉬프트 리소그래피에 의해 얻어질 수 있다.Thereafter, a mask layer, such as a photoresist layer, is applied and exposed to the structure obtained by, for example, spin coating or other suitable technique to form the erase gate mask 9. This can be done, for example, by standard photolithography or other suitable technique. The photoresist layer may be any suitable polymer having a thickness of, for example, several microns, and may be used as photoresist, for example, poly (vinyl cinnamate) or novolak-based polymers. Thereafter, a mask is applied to align the pattern with the substrate thus far obtained. Thereafter, the photoresist layer is irradiated through the mask by, for example, UV light. Irradiation to the photoresist layer is made by means of irradiation of photoresist (for positive resist) or non-irradiation of photoresist (for negative resist) and removed depending on the type of photoresist used. The results after this step are shown in FIG. 4. The erase gate 10 has a critical dimension (hereinafter referred to as CD) that is the dimension of the smallest geometrical feature that can be formed during semiconductor device fabrication using a given technique or tricks well known to those skilled in the art, or smaller than these. Can be. The possibility for smaller CDs is to use resist shrink (eg UV bake) or resist ash (eg O 2 -plasma) to shrink the dimensions of the rest of the erase gate mask 9. After developing, the erase gate mask 9 is formed. In particular, resist shrinking is a reliable, very inexpensive and easy way to obtain sub-lithographic dimensions. The CD can be reduced to 30-50 nm dimensions by the technique. Smaller dimensions can be obtained by phase-shift lithography.

그 후, 상부에 캡 층(6)을 갖는 소거 게이트 층(5)의 패터닝은 소거 게이트 마스크(9)에서 처럼 현상된 포토 레지스트 층을 이용함으로써 행해진다. 상기 에칭 단계 중에, 소거 게이트 층(5) 및 캡 층(6)은 소거 게이트 마스크(9)(도 5)의 범위 외에서 제거되고, 이러한 방식에 의해 상부에 제 1 캡(11) 및 제 2 캡(12)을 갖는 소거 게이트(10)가 형성된다. 상기 실시예에 의하면, 제 1 캡(11)은 산화 캡 이고 제 1 캡(12)은 니트라이드 캡일 수 있다. 만일 하나의 재료만이 상기 캡 층(6)용으로 사용되면, 나머지 캡(도시안됨)이 소거 게이트(10)의 상부에 남는다. 그 후, 포토레지스트 층의 나머지 부분들은 통상적으로 유기 용매에 의해 제거된다. 소거 게이트의 크기 감소에 대한 다른 예는 캡 층(6)의 레지스트 스트립 후, 소거 게이트 층(5)의 단 등방성 오버-에칭일 수 있다. 그 후, 캡 층(6)은 소거 게이트 층(5)을 에칭하기 위한 후속 에칭용 하드 마스크로서 사용될 수 있다.Thereafter, patterning of the erase gate layer 5 with the cap layer 6 thereon is performed by using a photoresist layer developed as in the erase gate mask 9. During the etching step, the erase gate layer 5 and the cap layer 6 are removed outside the range of the erase gate mask 9 (FIG. 5), and in this manner the first cap 11 and the second cap on top. An erase gate 10 having a 12 is formed. According to this embodiment, the first cap 11 may be an oxidation cap and the first cap 12 may be a nitride cap. If only one material is used for the cap layer 6, the remaining cap (not shown) remains on top of the erase gate 10. Thereafter, the remaining portions of the photoresist layer are typically removed by an organic solvent. Another example of a reduction in the size of the erase gate may be a monoisotropic over-etch of the erase gate layer 5 after the resist strip of the cap layer 6. The cap layer 6 can then be used as a hard mask for subsequent etching to etch the erase gate layer 5.

추가 단계에서, 터널 산화물(13)은 기판(1)의 활성 영역에 성장된다. 터널 산화물(13)은 6 내지 15㎚, 바람직하게는 8㎚의 두께를 가질 수 있다. 상기 산화 단계 중에, 소거 게이트 산화물(14)은 자유 표면들, 예를 들면 소거 게이트(10)의 측면들에 형성된다. 고 도핑된 소거 게이트 층(5)의 폴리실리콘은 저 도핑된 단결정 실리콘 기판(1) 보다 고 산화 율을 가지므로, 소거 게이트 산화물(14)은 터널 산화물(13) 보다 더 두꺼울 것이다. 나중에, 상기 소거 게이트 산화물(14)는 플로팅 게이트와 소거 게이트(10) 사이의 절연을 형성하고, 소거 중 터널링용으로 사용된다. 상기 단계들의 결과는 도 5에 도시되어 있다.In a further step, tunnel oxide 13 is grown in the active region of the substrate 1. The tunnel oxide 13 may have a thickness of 6 to 15 nm, preferably 8 nm. During the oxidation step, erase gate oxide 14 is formed on free surfaces, for example on the sides of erase gate 10. Since the polysilicon of the high doped erase gate layer 5 has a higher oxidation rate than the low doped single crystal silicon substrate 1, the erase gate oxide 14 will be thicker than the tunnel oxide 13. Later, the erase gate oxide 14 forms an insulation between the floating gate and the erase gate 10 and is used for tunneling during erase. The result of these steps is shown in FIG.

도 6에 도시된 다음 단계에서, 제 2 전도층이 증착된다. 상기 실시예에 의하면, 상기 제 2 전도층은 예를 들면 폴리실리콘일 수 있고, 플로팅 게이트 층(15)로 언급된다. 추후 단계에서, 플로팅 게이트는 상기 플로팅 게이트 층(15)으로부터 형성된다.In the next step shown in FIG. 6, a second conductive layer is deposited. According to this embodiment, the second conductive layer may be polysilicon, for example, referred to as floating gate layer 15. In a later step, a floating gate is formed from the floating gate layer 15.

그 후, 상기 플로팅 게이트 층(15)은 예를 들면, 폴리-CMP에 의해 소거 게이트(10)의 상부 상의 캡의 상부, 예를 들면, 이 실시예에서는 니트라이드 캡인 제 2 캡(12)을 연마함으로써 제거된다. 연마 후, 상기 소거 게이트(10)의 상부의 캡의 일부는 제거될 수 있다. 즉, 소거 게이트(10)의 상부의 제 2 캡(12)은 제거될 수 있다. 주어진 예의 경우에, 상기 제 2 캡(12)이 니트라이드 캡인 경우, 상기 제거는 예를들면, H3PO4으로의 투입(immersion)에 의해 행해진다. 이 실시예에서, 산화 캡인 제 1 캡(11)은 정지 층으로 작용한다. 이러한 방식에 의하여, 상기 플로팅 게이트(16)은 도 7에 도시된 바와 같이 형성된다. 이 경우, 상기 캡 층(6)은 두꺼운 니트라이드 층 만을 포함하고, 상기 니트라이드 캡 층(6)의 일부 만이 플로팅 게이트 층(15)의 폴리-CMP 후에 제거될 수 있다. 하지만, 이것은 실제로는 불필요하다. 이 경우, 캡 층(6)의 재료, 예를 들면 니트라이드는 제거되고, 플로팅 게이트(16)/제어 게이트 스택 또는 억세스 게이트의 후속 에칭 중에 소거 게이트 어택(attack)의 위험이 감소된다. 한편, 제어 게이트와 플로팅 게이트(16)의 커플링은 측벽 커플링의 부족으로 인하여 감소되어 프로그램 중 제어 게이트에 필요한 고전압을 일으킨다.The floating gate layer 15 then replaces the top of the cap on top of the erase gate 10 by, for example, poly-CMP, for example a second cap 12 which is a nitride cap in this embodiment. It is removed by grinding. After polishing, a portion of the cap on top of the erase gate 10 may be removed. That is, the second cap 12 of the upper portion of the erase gate 10 may be removed. In the case of the given example, when the second cap 12 is a nitride cap, the removal is done by immersion, for example into H 3 PO 4 . In this embodiment, the first cap 11, which is an oxidation cap, acts as a stop layer. In this way, the floating gate 16 is formed as shown in FIG. In this case, the cap layer 6 comprises only a thick nitride layer, and only a part of the nitride cap layer 6 can be removed after the poly-CMP of the floating gate layer 15. However, this is not really necessary. In this case, the material of the cap layer 6, for example nitride, is removed and the risk of erase gate attack during subsequent etching of the floating gate 16 / control gate stack or access gate is reduced. On the other hand, the coupling of the control gate and floating gate 16 is reduced due to the lack of sidewall coupling resulting in the high voltage required for the control gate during programming.

그 후, 플로팅 게이트(16)의 폴리실리콘의 주입이 행해진다. 원칙적으로, 상기 주입은 또한 상기 제 2 캡(12)의 제거 전에 행해질 수 있다. 하지만, 이 실시예에 의하면, 상기 제 2 캡(12)을 제거한 후에 플로팅 게이트(16)의 폴리실리콘을 주입하는 것이 바람직하다. 왜냐하면, 주어진 예에 있어서, 제 2 캡(12)은 니트라이드 캡이고, 상기 니트라이트 캡(12)을 먼저 제거하는 것은 니트라이드 에칭용으로 사용된 H3PO4에 의한 n+ 도핑된 플로팅 게이트 폴리실리콘의 어택을 방지한 다. 상기 니트라이드 에칭 단계 중 플로팅 게이트 폴리실리콘의 어택은 또한 인시츄로 도핑된 폴리실리콘이 사용되는 경우에 발생할 수 있다. 상기 플로팅 게이트 층(15)를 연마하고 상기 제 2 캡(12)을 제거한 후의 결과는 도 7에 도시되어 있다. 플로팅 게이트들(16)은 소거 게이트(10)의 상부 위로 연장된 추가 측벽들(17)을 포함함을 알 수 있다. 상기 추가 측벽들(17)은 나중에 형성될 플로팅 게이트(16) 및 상기 제어 게이트 사이의 커플링에 추가될 것이다.Thereafter, polysilicon is injected into the floating gate 16. In principle, the injection can also be done before removal of the second cap 12. However, according to this embodiment, it is preferable to inject polysilicon of the floating gate 16 after removing the second cap 12. Because, in the given example, the second cap 12 is a nitride cap, and removing the nitride cap 12 first is an n + doped floating gate with H 3 PO 4 used for nitride etching. Prevents attack of polysilicon. Attack of the floating gate polysilicon during the nitride etch step may also occur when polysilicon doped in situ is used. The result after polishing the floating gate layer 15 and removing the second cap 12 is shown in FIG. 7. It can be seen that the floating gates 16 include additional sidewalls 17 extending over the top of the erase gate 10. The additional side walls 17 will be added to the coupling between the floating gate 16 and the control gate to be formed later.

추가 처리 중에, 유전체 층(18)은 도 7에 도시된, 현재 까지 얻어진 바와 같은 완전한 구조의 상부에 증착된다. 이것은 도 8에 도시되어 있다. 추가 설명에 의하면, 유전체 층(18)은 인터폴리-유전체(interpoly-dielectric layer;이하 IPD라 함)(18)로 언급된다. 상기 IPD(18)은 다수의 절연 재료, 예를 들면 옥사이드 니트라이드 옥사이드 (ONO) 층을 포함하고, 종래 기술에 의해 형성되거나 성장될 수 있다. 상기 ONO 층은 이산화 실리콘의 연속층들, 질화 실리콘, 및 이산화 실리콘을 포함하는 것이 바람직하다. 상기 ONO 층의 전체 유전 두께는 약 10 내지 50㎚ 범위인 것이 일반적이다. 하지만, 상기 IPD는 또한 더욱 진보된 재료, 예를 들면 HfO2 또는 Al2O5로부터 형성될 수 있다. 상기 재료들은 동일한 두께에 대하여 ONO 보다 높은 k-값을 가지고, 고 정전용량을 가지고, 그에 따라 ONO에 대하여 고 제어 게이트-투-플로팅 게이트 커플링을 나타낸다. 상기 IPD 층(18) 상에는 폴리실리콘 층이며 제어 게이트 층(10)으로 언급되는 제 2 전도층(19)이 증착된다. 상기 제어 게이트 층(19)은 예를 들면, LPCVD 과정에 의해 약 50 내지 400㎚ 사이의 두께로 증착된다. 상기 제어 게이트 층(19)의 도핑은 증착 중에 비소 또는 인과 같은 적당한 도펀트 불순물의 첨가에 의하여, 또는 도펀트, 예를 들면 내인성 폴리 실리콘 층에 인가되는 비소, 인, 또는 붕소 이온들을 이용한 이온 주입 과정에 의하여 인 시츄로 행해질 수 있다. 상기 제어 게이트 층(19) 상부에 추가 캡 층(20)이 증착된다. 상기 추가 캡 층(20)은 예를 들면 니트라이드 층일 수 있고, 40 내지 200 사이, 바람직하게는 10㎚의 두께를 가질 수 있다.During further processing, dielectric layer 18 is deposited on top of the complete structure as obtained to date, shown in FIG. This is shown in FIG. For further explanation, the dielectric layer 18 is referred to as an interpoly-dielectric layer (hereinafter referred to as IPD) 18. The IPD 18 includes a plurality of insulating materials, for example oxide nitride oxide (ONO) layers, and can be formed or grown by conventional techniques. The ONO layer preferably comprises continuous layers of silicon dioxide, silicon nitride, and silicon dioxide. The overall dielectric thickness of the ONO layer is typically in the range of about 10-50 nm. However, the IPD can also be formed from more advanced materials, for example HfO 2 or Al 2 O 5 . The materials have higher k-values than ONO for the same thickness, have high capacitance, and thus exhibit high control gate-to-floating gate coupling for ONO. On the IPD layer 18 is deposited a second conductive layer 19, referred to as control gate layer 10, which is a polysilicon layer. The control gate layer 19 is deposited to a thickness between about 50 and 400 nm, for example, by an LPCVD process. Doping of the control gate layer 19 may be carried out by the addition of a suitable dopant impurity such as arsenic or phosphorus during deposition, or during ion implantation using arsenic, phosphorus, or boron ions applied to the dopant, for example an endogenous polysilicon layer. By in situ. An additional cap layer 20 is deposited over the control gate layer 19. The additional cap layer 20 may be a nitride layer, for example, and may have a thickness between 40 and 200, preferably 10 nm.

다음으로, 각각 상기 추가 캡 층(20), 제어 게이트 층(19), 상기 IPD(18), 및 상기 플로팅 게이트(16)를 포함하는 게이트 스택들(23)이 에칭된다. 상기 스택 에칭 중에, 추후에 상기 억세스 게이트(22)를 형성할 수 있기 위하여, 상기 소거 게이트(10)의 상부에 예로서 산화 캡인 주어진 제 1 캡(11)이 제거되지 않아야 하고, 적어도 완전히 제거되지 않아야 한다. 지금까지의 결과는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 워드라인 방향의 단면은 나타낸 도 8에 도시되어 있다.Next, gate stacks 23 comprising the additional cap layer 20, the control gate layer 19, the IPD 18, and the floating gate 16 are etched, respectively. During the stack etching, in order to be able to form the access gate 22 later, a given first cap 11, for example an oxide cap, on top of the erase gate 10 should not be removed and at least not completely removed. Should not. The results thus far are shown in FIG. 8, which is a cross section in the word line direction of the nonvolatile memory device according to the first embodiment of the present invention.

그 후, 스페이서들(21)은 상기 플로팅 게이트(16)/IPD(18)/제어 게이트(19) 스택들(23) 옆에 형성될 수 있다 (도 8의 라인 A-A'을 따라 절단한 단면도인 도 9). 상기 스페이서들(21)은 예를 들면 에칭 절연 재료, 예를 들면 TEOS 또는 HTO와 같은 산화물을 증착하고 난 후, 에칭함으로써 형성될 수 있다. 상기 스페이서 에칭은 또한 터널 산화 층(13)의 노출된 부분들, 예를 들면 게이트 스택들(23)에 의해 덮혀지지 않고 기판(1) 높이로 끝나는 부분들을 제거한다. 상기 방법에 의해, 스택된 게이트 또는 이중 게이트 스택이 형성된다. 바람직하게는, 상기 장치 는 세정되어, 게이트 스택(23)이 존재하는 경우에 실리콘 기판(1)의 표면을 노출시킨다. 그 후, 억세스 게이트 산화물(27)과 같은 억세스 게이트 절연물은 상기 기판(1) 상에 성장된다.Spacers 21 may then be formed next to the floating gate 16 / IPD 18 / control gate 19 stacks 23 (cut along line A-A 'in FIG. 8). 9 is a cross-sectional view. The spacers 21 may be formed by, for example, depositing an etching insulating material, for example an oxide such as TEOS or HTO, and then etching. The spacer etch also removes the exposed portions of the tunnel oxide layer 13, for example those that are not covered by the gate stacks 23 and end up at the substrate 1 height. By this method, a stacked gate or double gate stack is formed. Preferably, the device is cleaned to expose the surface of the silicon substrate 1 when the gate stack 23 is present. Thereafter, an access gate insulator such as an access gate oxide 27 is grown on the substrate 1.

다음 단계에서, 인 시츄(in-situ) 도핑되거나 또는 주입에 의해 도핑되거나 또는 두가지의 결합으로 도핑된 폴리실리콘 층일 수 있는 제 4 도전층(도시안됨)이 증착된다. 상기 제 4 도전층은 예를 들면, 450㎚의 두께 또는 다른 두께를 가질 수 있지만, 게이트 스택(23)의 높이 보다 더 큰 것이 바람직하다. 상기 제 4 도전층의 두께는 예를 들면, CMP에 의해 상기 게이트 스택(23)의 높이와 동일한 크기 또는 상기 게이트 스택(23) 이상으로 감소된다. 다른 기술이 또한 이용되어 제 4 도전층의 여분 부분들을 제거한다. 만일 다결정 실리콘이 상기 제 4 도전층에 적용되면, 상기 게이트 스택들(23)의 추가 캡 층(20)이 예를 들어 실리콘 니트라이드로 구성되는 것이 바람직하다. 상기 게이트의 CMP 및/또는 (백) 에칭 중에 정지층으로 사용되어 상기 제어 게이트(91)의 스택을 방지할 수 있다.In the next step, a fourth conductive layer (not shown) is deposited, which may be a polysilicon layer that is doped in-situ, doped by implantation, or doped in two combinations. The fourth conductive layer may, for example, have a thickness of 450 nm or other thickness, but is preferably larger than the height of the gate stack 23. The thickness of the fourth conductive layer is reduced by, for example, the same size as the height of the gate stack 23 or more than the gate stack 23 by CMP. Another technique is also used to remove extra portions of the fourth conductive layer. If polycrystalline silicon is applied to the fourth conductive layer, it is preferred that the additional cap layer 20 of the gate stacks 23 consist of silicon nitride, for example. It can be used as a stop layer during CMP and / or (back) etching of the gate to prevent stacking of the control gate 91.

그 후, 마스크(도시안됨)은, 도 9에 도시된 바와 같이, 나중에 억세스 게이트들(22)이 형성되는 경우 2개의 게이트 스택들(23) 사이에 제 4 도전층의 일부를 덮기 위하여 적용된다. 상기 마스크는 상기 비휘발성 메모리 장치를 처리하기 위하여 사용되는 재료에 비추어 적합한 어느 재료에 의해 형성될 수 있다. 상기 마스크는 억세스 게이트(22)가 존재하지 않는 어떤 장소에 위치한 제 4 도전층을 에칭하는데 사용된다. 상기 에칭은 상기 억세스 게이트(27), 상기 스페이서들(21), 상기 추가 캡 층(20), 및 캡 층(6), 예를 들면 제 1 캡(11)의 나머지 부분에 대하 여는 선택적으로 행해진다. 상기 제 4 도전층을 에칭하고 상기 마스크를 제거한 후, 상기 구조는 도 9 및 도 10에 도시된 바와 같은 형태를 가진다. 도 9 및 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치가 구성을 나타낸 단면도로서, 도 9는 도 8의 라인 A-A'을 따라 절단한 단면도이고, 도 10은 도 8의 라인 B-B'을 따라 절단한 단면도이다.A mask (not shown) is then applied to cover a portion of the fourth conductive layer between the two gate stacks 23 when the access gates 22 are later formed, as shown in FIG. 9. . The mask may be formed of any suitable material in view of the material used to process the nonvolatile memory device. The mask is used to etch the fourth conductive layer located at some place where the access gate 22 is not present. The etching is performed selectively to the access gate 27, the spacers 21, the additional cap layer 20, and the rest of the cap layer 6, for example the first cap 11. All. After etching the fourth conductive layer and removing the mask, the structure has a shape as shown in FIGS. 9 and 10. 9 and 10 are cross-sectional views illustrating a structure of a nonvolatile memory device according to an exemplary embodiment of the present invention. FIG. 9 is a cross-sectional view taken along the line A-A 'of FIG. 8, and FIG. 10 is a line B of FIG. 8. A cross section taken along -B '.

상기 실시예에서 설명된 바와 같이, 억세스 게이트 마스크는 억세스 게이트(22)를 패터닝하는데 사용된다. 하지만, 자기-정렬된 접근이 또한 사용될 수 있다.As described in the above embodiment, an access gate mask is used to pattern the access gate 22. However, a self-aligned approach can also be used.

셀 형성은 MDD 및 HDD 오프셋 스페이서들과 같이 당업자에게 널리 알려진 MDD 주입, 실리시데이션(silicidation) 및 백엔드(backend) 처리와 같은 표준 처리에 의해 종료된다.Cell formation is terminated by standard processing such as MDD implantation, silicidation and backend processing, which are well known to those skilled in the art, such as MDD and HDD offset spacers.

도 11은 본 발명에 따른 다수의 비휘발성 장치를 포함하는 어레이 구성(30), 예를 들면, 각 셀용의 분리형 소스-측면 선택 트랜지스터를 갖는 공통 소스 NOR의 평면도를 나타낸다. 상기 어레이 구성(30)은 소거 게이트(10), 플로팅 게이트/제어 게이트 스택(23) 및 STI 영역들(2)을 포함한다. 또한, 비트라인 컨택(24) 및 소스 컨택(25)의 위치가 도 11에 도시되어 있다. 도 11에 도시된 장치들의 크기는 스케일은 아니다. 도 11의 목적은 단지 설명이고, 본 발명은 제한하는 것은 아니다.Figure 11 shows a plan view of a common configuration NOR having an array configuration 30, for example a separate source-side select transistor for each cell, comprising a plurality of nonvolatile devices in accordance with the present invention. The array configuration 30 includes an erase gate 10, a floating gate / control gate stack 23, and STI regions 2. In addition, the locations of the bitline contacts 24 and the source contacts 25 are shown in FIG. 11. The size of the devices shown in FIG. 11 is not to scale. The purpose of FIG. 11 is for illustration only, and the present invention is not limited.

그래서, 본 발명에 따른 방법의 제 1 실시예에 의하면, STI 또는 LOCOS 또는 유사한 영역과 같은 격리 영역(2)의 상부에 위치한 소거 게이트(10)를 포함하는 비 휘발성 메모리 장치를 이룰 수 있다. 상기 소거 게이트(10)는 폴리-산화물 또는 소거 게이트 산화물(14)과 같은 절연물에 의해 플로팅 게이트(16)로부터 분리된다. 상기 절연물(14)은 상대적으로 작고, 소거 게이트(10)와 플로팅 게이트(16) 사이의 정전 커플링이 작다. 결과로서, 소거 게이트(10)에 인가된 양 전압이 절연물, 예를 들면, 소거 게이트 산화물(14)에 큰 필드를 일으키고, 상기 플로팅 게이트(16)로부터 소거 게이트 산화물(14)을 통한 상기 소거 게이트(10)로의 전자의 파울러-노르드하임 터널링을 일으킨다. 이러한 방법에 의해, 소거 전압은 감소될 수 있고, 또한 상기 소거 게이트(10) 상의 양 전압이 (제어 게이트(19) 상의 음 전압 대신) 소거용으로 사용되어, 양 전압에 대한 셀의 동작을 가능하게 하고, 크기의 장점 및 주변 회로의 복잡성을 가지도록 한다.Thus, according to the first embodiment of the method according to the present invention, it is possible to achieve a nonvolatile memory device comprising an erase gate 10 located on top of an isolation region 2, such as an STI or LOCOS or similar region. The erase gate 10 is separated from the floating gate 16 by an insulator such as poly-oxide or erase gate oxide 14. The insulator 14 is relatively small and the electrostatic coupling between the erase gate 10 and the floating gate 16 is small. As a result, a positive voltage applied to the erase gate 10 causes a large field in the insulator, for example erase gate oxide 14, from the floating gate 16 through the erase gate oxide 14 to the erase gate. Causes Fowler-Nordheim tunneling of electrons to (10). By this method, the erase voltage can be reduced, and the positive voltage on the erase gate 10 is also used for erasing (instead of the negative voltage on the control gate 19), enabling operation of the cell with respect to the positive voltage. It has the advantage of size and complexity of peripheral circuit.

본 발명에 따른 메모리 셀은 드레인 상에 3 내지 6V, 억세스 게이트(22)상의 1 내지 2V, 및 제어 게이트(19) 상의 6 내지 10 V를 갖는 소스 측면 주입(source side injection; 이하 'SSI'라 함)을 갖도록 프로그래밍될 수 있다. 상기 SSI는 효과적이고 저 전력 프로그래밍 방법이고, 병합된 제어 게이트/프로팅 게이트 스택(23) 및 억세스 게이트(22)를 갖는 모든 셀 개념에 사용될 수 있다. 또는 채널 고온 전자(CHE) 프로그래밍은 드레인 상에 3 내지 6V 및 제어 게이트(19) 상의 8 내지 12 V를 갖도록 사용될 수 있다. 이론상으로, 제어 게이트(22)를 갖지 않은 다른 어레이 구성이 채널 핫 전자 프로그래밍용으로 사용될 수 있다.The memory cell according to the present invention is a source side injection (SSI) having 3 to 6V on the drain, 1 to 2V on the access gate 22 and 6 to 10V on the control gate 19. Can be programmed. The SSI is an effective and low power programming method and can be used for any cell concept with a merged control gate / floating gate stack 23 and an access gate 22. Alternatively, channel high temperature electron (CHE) programming can be used to have 3-6V on the drain and 8-12V on the control gate 19. In theory, other array configurations without the control gate 22 can be used for channel hot electronic programming.

소거 게이트(10)와 플로팅 게이트(16) 사이의 저 커플링 때문에, 상기 소거 게이트(10)의 전압은 상기 소거 게이트(10)와 상기 플로팅 게이트(16) 사이의 소거 게이트 산화물(14) 양단에 고 전기장을 일으킨다. 소거 게이트(10) 상의 6 내지 12 V의 전압에 의하여, 상기 플로팅 게이트(16)로부터 상기 소거 게이트(10)로의 파울러-노르드하임 터널링이 가능하다. 상기 소거 게이트(10)가 없는 종래 장치가 이용되는 경우, 파울러-노르드하임 소거는 15 V 내지 20 V 사이의 전압을 필요로 한다. 상기 더 높은 전압은 상기 플로팅 게이트 및 상기 제어 게이트사이의 100% 커플링으로 인한 전압 손실 때문이다. 이 경우에, 일반적으로, 상기 제어 게이트(19)와 상기 플로팅 게이트(16) 사이의 커플링은 약 50 내지 60 %이다.  Because of the low coupling between the erase gate 10 and the floating gate 16, the voltage of the erase gate 10 is across the erase gate oxide 14 between the erase gate 10 and the floating gate 16. It generates a high electric field. The voltage of 6-12 V on the erase gate 10 enables Fowler-Nordheim tunneling from the floating gate 16 to the erase gate 10. If a conventional apparatus without the erase gate 10 is used, the Fowler-Nordheim erase requires a voltage between 15 V and 20 V. The higher voltage is due to the voltage loss due to 100% coupling between the floating gate and the control gate. In this case, in general, the coupling between the control gate 19 and the floating gate 16 is about 50-60%.

하지만, 상기한 소거 게이트 개념의 단점은 소거 게이트(22)가 접촉된 플로팅 게이트 폴리를 갖는 제어 게이트/플로팅 게이트 스택에 의해 형성되는, 이산 2-트랜지스터 셀들에 직접적으로 적합하지는 않을 수 있다. 이 경우, 플로팅 게이트 전도 재료, 예를 들면 폴리실리콘에 의해 제조될 수 있는 소거 게이트(22)는 절단된다. 또한, 상기 방법은 자기-정렬된 억세스 게이트(22)을 갖는 컴팩트 셀들을 제조하는데 매우 적합하지는 않다. 왜냐하면, 상기 STI(2) 상의 소거 게이트(10)이 모두 높은 경우, 억세스 게이트(22)가 상기 소거 게이트(10)와 나란히 형성되어, 인접한 평행 억세스 게이트(22)의 단락을 초래한다. 자기-정렬된 억세스 게이트를 갖는 컴팩트 셀들을 제조하기 위하여, 억세스 게이트(22)가 없이 도 9에 도시된 상황으로부터 시작함으로써, 억세스 게이트(22)가 스페이서들을 이용하여 모든 수직 측벽들에 대하여, 예를 들면 제어 게이트/플로팅 게이트 스택(23)의 양 측면들에 자동적으로 형성될 수 있다. 또한, 상기 소거 게이트(10)가 수직 측벽들을 가짐에 따라, 억세스 게이트 폴리실리콘은 상기 측벽들에 존재한다. 이것은 억세 스 게이트-억세스 게이트 단락을 일으킨다. 그러므로, 전기적인 단락은 소스 컨택들(25)의 양 측면에 억세스 게이트(22)로부터 억세스 게이트(22)로의 상기 소거 게이트(10)를 따라 형성된 폴리실리콘 자국을 포함한다. 제 2 실시예에 의하면, 종래의 2-T 셀들을 제조하기 위한 제 1 실시예의 소거 게이트 개념을 이용하는 방법에 설명된다. 도 12(a)는 종래의 2-T 셀들을 포함하는 어레이(30)의 일부를 나타낸 평면도이고, 도 12(b)는 동일한 워드 라인 상의 인접한 플로팅 게이트들(16)이 슬릿 마스크(26)에 의해 분리된 종래의 2-T 셀을 나타낸 단면도이다. 도 13(a) 및 도 13(b)에 도시된 바와 같이, 상기 슬릿 마스크(26)는 또한 억세스 게이트(22)로서 역할을 하는 상기 플로팅 게이트 재료를 절단하므로, 상기 슬릿 마스크(26)는 억세스 게이트 영역으로 연장되지 않는다. 물론, 이러한 차단된 억세스 게이트(22)을 갖는 어레이(30)이 사용될 수 없다.However, a disadvantage of the erase gate concept described above may not be directly suitable for discrete two-transistor cells, in which the erase gate 22 is formed by a control gate / floating gate stack having a floating gate poly in contact. In this case, the erase gate 22, which can be made by a floating gate conductive material, for example polysilicon, is cut off. In addition, the method is not very suitable for manufacturing compact cells with self-aligned access gates 22. Because, when the erase gates 10 on the STI 2 are all high, the access gates 22 are formed in parallel with the erase gates 10, resulting in a short circuit of adjacent parallel access gates 22. In order to fabricate compact cells with self-aligned access gates, starting from the situation shown in FIG. 9 without access gate 22, access gate 22 uses spacers for all vertical sidewalls, eg For example, it can be automatically formed on both sides of the control gate / floating gate stack (23). In addition, as the erase gate 10 has vertical sidewalls, an access gate polysilicon is present on the sidewalls. This causes an access gate-access gate short. Therefore, the electrical short includes polysilicon marks formed along the erase gate 10 from the access gate 22 to the access gate 22 on both sides of the source contacts 25. According to a second embodiment, a method using the erase gate concept of the first embodiment for manufacturing conventional 2-T cells is described. 12 (a) is a plan view of a portion of an array 30 including conventional 2-T cells, and FIG. 12 (b) shows that adjacent floating gates 16 on the same word line are connected to a slit mask 26. FIG. It is sectional drawing which shows the conventional 2-T cell isolate | separated by. As shown in FIGS. 13A and 13B, the slit mask 26 also cuts the floating gate material, which serves as an access gate 22, so that the slit mask 26 has access. It does not extend to the gate region. Of course, the array 30 with such a blocked access gate 22 cannot be used.

만일 2-T 셀은 소거 게이트(10)와 결합하면, 상기 소거 게이트(10)는 반드시 연속 비-차단된 장 거리인 것이 바람직하다. 정확하게는, 도 13(b)와 동일한 방법에 의하면, 2-T 셀에서의 플로팅 게이트들(10)의 사용은 도 14(a) 및 도 14(b)에 도시된 바와 같이, 연결되지 않은 억세스 게이트들(22)을 유도한다. 도 14(a)는 소거 게이트-처리를 하는 표준 2-T 셀을 포함하는 어레이의 일부를 나타낸 평면도이고, 도 14(b)는 소거 게이트-처리를 하는 표준 2-T 셀을 나타낸 단면도이다. 소거 게이트(10)은 억세스 게이트(22)를 절단하고, 따라서 소거 게이트-개념이 본 발명의 제 1 실시예의 표준 2-T 접근과는 호환할 수 없다는 것으로 결론이 내려진다.If the 2-T cell is coupled with the erase gate 10, the erase gate 10 is preferably a continuous non-blocked long distance. To be precise, according to the same method as in Fig. 13 (b), the use of floating gates 10 in the 2-T cell is not connected, as shown in Figs. 14 (a) and 14 (b). Induce the gates 22. FIG. 14A is a plan view showing a portion of an array including a standard 2-T cell performing erase gate processing, and FIG. 14B is a cross sectional view showing a standard 2-T cell performing erase gate processing. The erase gate 10 cuts off the access gate 22, so it is concluded that the erase gate-concept is incompatible with the standard 2-T approach of the first embodiment of the present invention.

상기 문제를 극복하기 위한 해결책은 본 발명의 실시예로서 도 15 및 도 16 에 설명되어 있다. 도 15에는 인접한 플로팅 게이트들(16) 사이에 장 슬릿들(26)을 가지지만 소거 게이트를 가지지 않는 변형된 2-T 셀을 포함한 어레이의 일부가 도시되어 있다. 하지만, 상기 셀들은 단 슬릿들을 갖는 것으로 제조될 수 있지만, 이 것은 불필요하게 복잡하게 할 수 있다. 상기 변형된 2-T 셀들은 다음과 같이 형성될 수 있다.A solution for overcoming the above problem is described in FIGS. 15 and 16 as an embodiment of the present invention. FIG. 15 shows a portion of an array including a modified 2-T cell having long slits 26 but no erase gate between adjacent floating gates 16. However, although the cells can be manufactured with short slits, this can be unnecessarily complicated. The modified 2-T cells may be formed as follows.

상기 변형된 2-T 셀들을 형성하는 제 1 단계는 표준 2-T 셀의 형성과 동일하다. 이것은 기판(1)에 STI 영역들과 같은 격리 영역들(2)에 제공되어 연속 메모리 셀들이 상호 격리되도록 한다는 것을 의미한다. 활성 영역(3)은 2개의 STI 영역들(2) 사이의 기판(1)의 나머지 부분에 형성된다. 그 후, 기판 주입이 예를 들면 희생 산화층을 통하여 행해지고, 그 후 상기 희생 산화층은 제거된다. 추가 단계에 있어서, 터널 산화물(13)은 기판(1)의 활성 영역(3)으로 성장된다. 플로팅 게이트 재료 층이 상기 터널 산화물(13) 상에, 적용, 예를 들면, 증착된다. 그 후, 플로팅 게이트 슬릿들은 에칭되어 인접한 플로팅 게이트들을 분리하고, 상기 STI 산화물 상의 스톱들(stops)을 에칭한다. 상기 플로팅 게이트 슬릿 마스크(26)는 전체 어레이(30)을 덮는 긴 라인들로 구성된다. 그 후, IPD 층(18), 예를 들면, 10 내지 20㎚, 바람직하게는 15㎚의 EOT를 갖는 ONO 스택이 증착된다. The first step of forming the modified 2-T cells is the same as forming a standard 2-T cell. This means that the substrate 1 is provided in isolation regions 2 such as STI regions so that the continuous memory cells are isolated from each other. The active region 3 is formed in the remaining part of the substrate 1 between the two STI regions 2. Subsequently, substrate implantation is carried out, for example, via a sacrificial oxide layer, after which the sacrificial oxide layer is removed. In a further step, tunnel oxide 13 is grown into the active region 3 of the substrate 1. A floating gate material layer is applied, for example deposited, on the tunnel oxide 13. The floating gate slits are then etched to separate adjacent floating gates and etch stops on the STI oxide. The floating gate slit mask 26 consists of long lines covering the entire array 30. Thereafter, an IPD layer 18 is deposited, for example an ONO stack with an EOT of 10-20 nm, preferably 15 nm.

상기 IPD 형성 후, 상기 IPD 층(18)은 그 위치에서 선택적으로 제거되어야 하고, 그 후에는 상기 억세스 게이트(22)가 형성된다. 상기 IPD 층(18)은 예를 들면 습식 또는 건식 에칭에 의해 제거됨에 따라, 상기 IPD가 측벽들로부터 완전히 제거될 필요는 없다. 신뢰성 이유 때문에, 상기 IPD 층(18)의 부분을 제거하기 위 한 포토레지스트 적용 전에, 상기 IPD 층(18)의 상부에 폴리실리콘과 같은 적당한 재료의 얇은 완충층을 증착시키는 것이 유리하다. 이러한 방법에 의하면, 신뢰성의 위험 요소일 수 있는 상기 IPD 층(18)의 상부에 직접 레지스트 처리를 할 필요는 없다. 선택적으로, 상기 완충층은 심지어 상기 IPD 에칭용 하드 마스크로서 사용될 수 있다. 상기 IPD 에칭 단계 및 상기 레지스트 제거 후, 표준 2-T 셀용에서와 같이 나머지 처리는 제어 게이트 층(19)의 증착으로 다시 시작된다. 제어 게이트/플로팅 게이트 스택은 에칭되어 상기 제어 게이트/플로팅 게이트 및 교류 라인들을 형성한다. 나중에 플로팅 게이트 컨택들이 형성되는 경우에 제어 게이트 재료 및 IPD가 제거된다. 측벽 산화가 행해지고 난 후, MDD 주입, HDD 오프셋 스페이서 형성, 및 HDD 주입이 수행된다. 그 후, 상기 기판에서의 노출된 활성 영역들 및 노출된 전도층들(제어 게이트 및 플로팅 게이트)이 설리시데이트되고(salicidated), 추가 백-엔드 처리가 행해진다. 상기 방법에 의하면, 변형된 2-T 셀 또는 변형된 억세스 게이트(22)를 갖는 2-T가 (소거 게이트가 없는) 도 15(a) 및 도 15(b) 및 (소거 게이트를 갖는) 도 16(a) 및 도 16(b)에 도시된 바와 같이 형성될 수 있다.After the IPD formation, the IPD layer 18 must be selectively removed at that location, after which the access gate 22 is formed. As the IPD layer 18 is removed by, for example, wet or dry etching, the IPD need not be completely removed from the sidewalls. For reliability reasons, it is advantageous to deposit a thin buffer layer of a suitable material, such as polysilicon, on top of the IPD layer 18 prior to photoresist application to remove portions of the IPD layer 18. According to this method, there is no need to perform resist treatment directly on top of the IPD layer 18, which can be a risk factor of reliability. Optionally, the buffer layer can even be used as a hard mask for the IPD etch. After the IPD etching step and the resist removal, the rest of the process begins again with the deposition of the control gate layer 19 as for a standard 2-T cell. The control gate / floating gate stack is etched to form the control gate / floating gate and alternating lines. Later, when floating gate contacts are formed, the control gate material and the IPD are removed. After sidewall oxidation is performed, MDD implantation, HDD offset spacer formation, and HDD implantation are performed. Thereafter, exposed active regions and exposed conductive layers (control gate and floating gate) in the substrate are salicidated and further back-end processing is performed. According to the method, a 2-T cell with a modified 2-T cell or modified access gate 22 is shown in FIGS. 15 (a) and 15 (b) and (with an erase gate) (without an erase gate). It may be formed as shown in 16 (a) and 16 (b).

본 발명의 제 2 실시예에 따른 변형된 2-T 셀에 있어서, 연속적으로 긴 소거 게이트(10)는 도 16(a) 및 도 16(b)에 도시된 바와 같이, 상기 2-T 셀의 적합한 동작을 방해하지 않는다. 그 이유는 차단된 플로팅 게이트 전도층(16)이 소거 게이트(10)의 상부에 위치한 제어 게이트(19)에 의해 바이패스되어 억세스 게이트(22)가 연속성을 갖도록 한다. 그래서, 본 발명의 제 2 실시예에 의하면, 긴 슬릿 들(26)에도 불구하고, 변형된 2-T 접근의 장점으로서, 상기 억세스 게이트(22)는 전기적으로 연속적이고, 장치의 오동작을 방지한다.In the modified 2-T cell according to the second embodiment of the present invention, the continuously long erase gate 10 is formed as shown in FIGS. 16 (a) and 16 (b). Does not interfere with proper operation. The reason is that the blocked floating gate conductive layer 16 is bypassed by the control gate 19 located on top of the erase gate 10 so that the access gate 22 has continuity. Thus, according to the second embodiment of the present invention, despite the long slits 26, as an advantage of the modified 2-T approach, the access gate 22 is electrically continuous and prevents malfunction of the device. .

본 발명의 제 1 및 제 2 실시예에 의하면, 소거 게이트(10)는 상기 STI(2) 상의 비트라인 방향에 형성되어 인접한 플로팅 게이트들(16)를 분리하는 종래 슬릿들을 대신한다. 본 발명의 제 3 실시예에 의하면, 소거 게이트(10)는 또한 비트라인 방향에 형성되지만, 대신 STI(2)에 위치되어 있다. 이하에, 제 3 실시예에 따른 비휘발성 메모리 장치의 제조 중 후속 처리 단계가 설명된다. 하지만, 이것은 웰 주입용 희생 산화물과 같은 당업자에게 널리 알려진 거친 처리 플로우이고, 상세 설명은 생략한다. 제 3 실시예의 개념은 자기-정렬된 억세스 게이트를 갖는 컴팩트 셀들의 형성과 호환할 수 있는 제 1 및 제 2 실시예와는 반대이다.According to the first and second embodiments of the present invention, an erase gate 10 is formed in the bit line direction on the STI 2 to replace conventional slits separating adjacent floating gates 16. According to the third embodiment of the present invention, the erase gate 10 is also formed in the bit line direction, but instead is located in the STI 2. In the following, subsequent processing steps during the manufacture of the nonvolatile memory device according to the third embodiment are described. However, this is a rough processing flow that is well known to those skilled in the art, such as sacrificial oxide for well injection, and details are omitted. The concept of the third embodiment is opposite to the first and second embodiments, which are compatible with the formation of compact cells with self-aligned access gates.

제 1 단계에서, 제 1 실시예에서 설명된 실리콘 혹은 다른 적합한 기판일 수 있는 기판(1) 상에 하드 마스크(31)가 증착된다. 이는 도 17에 도시되어 있다. 그 후에, 상기 하드 마스크(31)는 상기 비휘발성 메모리 장치의 활성 영역(3)을 형성한다(도 18). 상기 제 1 단계는 표준 단계, 예를 들면 직접-STI 모듈을 제공하는 단계이다. 바람직하게는, 상기 하드 마스크(31)는 패드 산화물 상에 형성된 니트라이드를 포함할 수 있다.In a first step, a hard mask 31 is deposited on the substrate 1, which may be silicon or another suitable substrate described in the first embodiment. This is illustrated in FIG. 17. After that, the hard mask 31 forms the active region 3 of the nonvolatile memory device (Fig. 18). The first step is to provide a standard step, for example a direct-STI module. Preferably, the hard mask 31 may include nitride formed on the pad oxide.

다음 단계에서, 상기 하드 마스크(31)는 상기 기판(1)내의 트렌치들 또는 슬릿들(32)를 에칭하는데 사용된다. 상기 방법에 의하여, 도 18에 도시된 바와 같이, 활성 영역들(3)은 기판(1)내에 형성된다. 상기 트렌치들 또는 슬릿들(32)은 비휘발성 메모리 장치의 필드 영역을 형성한다. 지금까지, 본 발명에 따른 공정은 표준 STI 공정에서 행해지는 바와 같이, 보통 공정을 계속한다.In the next step, the hard mask 31 is used to etch trenches or slits 32 in the substrate 1. By this method, as shown in FIG. 18, active regions 3 are formed in the substrate 1. The trenches or slits 32 form a field region of a nonvolatile memory device. To date, the process according to the invention continues the process normally, as is done in standard STI processes.

추가 단계에서, 상기 트렌치들 또는 슬릿들(32)은 도 19에 도시된 바와 같이, 완전히는 아니고 부분적으로 절연층(33)에 의해 매립된다. 상기 절연층(33)은 예를 들면, 열적으로 성장 및 증착된 산화물들의 결합물일 수 있다. 상기 단계에서, 표준 STI로부터 벗어나는 방법이 시작된다. 표준 STI 공정에 있어서, 상기 트렌치들(32)은 모두 산화물에 의해 매립된다. 상기 절연층(33)은 10㎚ 내지 50㎚의 두께를 가지는 것이 바람직하다. 한편, 상기 절연층(33)은 상기 트렌치들(32)의 측벽들(34)을 따라 어느 기생 트랜지스터 작용을 방지하기에 충분하게 두꺼워야 한다. 한편, 상기 절연층(33)은 또한 완전한 트렌치(32)를 매립하지 않도록 충분히 얇아야 한다. 그러므로, 상기 절연층(33)으로 매립된 상기 트렌치들(32)은 상기 기판(1) 내에 STI 영역들(2)을 형성한다. 부가 처리에 있어서, 소거 게이트들(10)은 아래에 설명되는 바와 같이, 상기 STI 영역(2) 내에 형성될 것이다.In a further step, the trenches or slits 32 are buried by the insulating layer 33 but not completely, as shown in FIG. 19. The insulating layer 33 may be, for example, a combination of thermally grown and deposited oxides. In this step, a method of departure from the standard STI is started. In a standard STI process, the trenches 32 are all buried by oxide. The insulating layer 33 preferably has a thickness of 10nm to 50nm. On the other hand, the insulating layer 33 should be thick enough to prevent any parasitic transistor action along the sidewalls 34 of the trenches 32. On the other hand, the insulating layer 33 should also be thin enough so as not to bury the complete trench 32. Therefore, the trenches 32 embedded in the insulating layer 33 form STI regions 2 in the substrate 1. In addition processing, erase gates 10 will be formed in the STI region 2, as described below.

상기 절연층(33)을 증착한 후, 도 20에 도시된 바와 같이, 제 1 전도층(5)이 증착되어 상기 트렌치들(32)의 나머지를 매립한다. 상기 제 1 전도층(5)은 예를 들면 인 시츄로 도핑된 폴리실리콘일 수 있고, 부가적으로는 소거 게이트 층(5)으로 언급된다. 그 후, 소거 게이트들은 상기 소거 게이트 층(5)으로부터 형성된다.After depositing the insulating layer 33, as shown in FIG. 20, a first conductive layer 5 is deposited to fill the remainder of the trenches 32. The first conductive layer 5 may for example be polysilicon doped in situ, additionally referred to as an erase gate layer 5. Thereafter, erase gates are formed from the erase gate layer 5.

이어서, 평탄화 단계, 예를 들면, CMP 단계가 수행되어 지금까지 얻어진 상기 비휘발성 메모리 장치의 표면을 평탄화한다. 이 단계에서, 상기 하드 마스크(31)는 CMP 정지(stop)로서 사용될 수 있다. 상기 단계는 상기 트렌치들(32)에서이 특정 층 스택으로 조절되어야 한다. CMP 단계 후의 결과는 도 21에 도시되어 있다. 상기 CMP 단계 후, 상기 하드 마스크(31)는 예를 들면, 에칭에 의해 제거될 수 있다. 상기 하드 마스크(31)의 제거 전에, 상기 트렌치(32) 내의 상기 소거 게이트 층(5) 및 산화물을 활성 표면(35)의 높이와 동일한 높이로 에칭하는 전면(blanket) 에칭이 수행되어 최종 토포그래피를 감소시킨다. 그 결과는 도 22에 도시되어 있다. 상기 STI 영영들(2)에 있는 전도 재료 라인들은 소거 게이트들(36)을 형성한다. Subsequently, a planarization step, for example, a CMP step, is performed to planarize the surface of the nonvolatile memory device thus far obtained. In this step, the hard mask 31 can be used as a CMP stop. The step should be adjusted to this particular layer stack in the trenches 32. The results after the CMP step are shown in FIG. 21. After the CMP step, the hard mask 31 may be removed by, for example, etching. Prior to removal of the hard mask 31, a blanket etch is performed to etch the erase gate layer 5 and the oxide in the trench 32 to the same height as the height of the active surface 35, resulting in a final topography. Decreases. The result is shown in FIG. Conductive material lines in the STI regions 2 form erase gates 36.

상기한 공정은 표준 STI 공정을 기초로 하여 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치를 어떻게 처리하는 지를 나타내는 일 예일 뿐이다. 예를 들면, 상기 STI 영역들(2) 상에서의 추가적인 CMP-정지 타일들(tiles)을 갖는 다른 더욱 진보된 STI 공정들이 이용되어 도 22에 도시된 바와 같은 구조를 형성할 수 있다.The above process is just one example showing how to process the nonvolatile memory device according to the third embodiment of the present invention based on the standard STI process. For example, other more advanced STI processes with additional CMP-stop tiles on the STI regions 2 can be used to form the structure as shown in FIG. 22.

상기 공정 중 상기 스테이지에서, 웰 주입, VT 조정 주입, 및 안티-펀치쓰루 주입이 당업자에게 널리 알려진 바와 같이, 수행될 수 있다 (도시안됨). 상기 주입을 수행하는데 이용되는 희생층, 예를 들면, 희생 산화층을 제거한 후, 산화층과 같은 절연층이 열 산화에 의해 성장된다. 이것은 터널 산화물(13)이 활성 영역(3)의 상부에 형성되도록 한다. 터널 산화물(13)은 예를 들면 7 내지 12㎚의 두께를 가진다. 또한, 동일한 산화 단계가 산화층, 이른바 폴리 산화물 또는 소거 게이트 산화물(14)이 소거 게이트(36)의 상부에 성장되도록 한다(도 23). 상기 소거 게이트 산화물(14)의 폴리-산화물은 터널 산화물(13) 보다 더 두껍다. 왜냐하면, 고 도핑된 소거 게이트 폴리실리콘이 저 도핑된 단 결정 실리콘 기판(1) 보다 더 높은 산화율을 가지기 때문이다.At this stage in the process, well implantation, V T adjusted implantation, and anti-punchthrough implantation can be performed (not shown), as is well known to those skilled in the art. After removing the sacrificial layer, for example, the sacrificial oxide layer used to perform the implantation, an insulating layer such as an oxide layer is grown by thermal oxidation. This allows the tunnel oxide 13 to form on top of the active region 3. The tunnel oxide 13 has a thickness of, for example, 7-12 nm. In addition, the same oxidation step causes the oxide layer, so-called poly oxide or erase gate oxide 14, to be grown on top of the erase gate 36 (FIG. 23). The poly-oxide of the erase gate oxide 14 is thicker than the tunnel oxide 13. This is because the highly doped erase gate polysilicon has a higher oxidation rate than the low doped single crystal silicon substrate 1.

다음 단계에서, 제어 게이트/플로팅 게이트 스택이 종래의 방법에 따라 제조될 수 있다. 먼저, 제 2 도전층(15)이 도 23의 구조의 상부에 증착된다. 이것은 도 24에 도시되어 있다. 상기 제 2 도전층(15)는 예를 들면, 폴리실리콘일 수 있다. 부가적인 설명에 있어서, 제 2 도전층(15)는 플로팅 게이트 층(15)으로 언급된다. 상기 플로팅 게이트 층(15)은 CVD 과정에 의해 약 50 내지 400㎚ 두께로 증착되는 것이 바람직하다. 상기 플로팅 게이트 층(15)의 도핑은 증착중에, 내인성 폴리실리콘 층에 인가된 인 또는 보론 이온을 이용하여, 예를 들면 비소 또는 인의 실란 주위에의 첨가에 의하여, 또는 이온 주입 과정에 의하여, 인 시츄로 행해질 수 있다. 상기 플로팅 게이트 층(15)의 패터닝은 보통 노광 단계에 의해 행해질 수 있다. 레지스트 층(도시안됨)은 상기 플로팅 게이트 층(15)의 상부에 적용되고 상기 플로팅 게이트 층(15)의 일부는 노출된다. 이어서, 비 노출 부분들 (또는 사용된 레지스터의 종류에 따라 노출된 부분들)은 세정되고, 레지스트의 어느 패턴 뒤에 남아, 나머지 레지스트 층에 의해 덮혀지지 않은 층들이 에칭될 수 있도록 한다. 에칭 후, 상기 레지스트의 나머지 부분은 제거된다. 상기 방법에 의하여, 플로팅 게이트들이 도 25에 도시된 바와 같이, 슬릿들(26)에 의해 상호 격리되도록 형성된다. In the next step, the control gate / floating gate stack can be manufactured according to conventional methods. First, a second conductive layer 15 is deposited on top of the structure of FIG. This is shown in FIG. The second conductive layer 15 may be, for example, polysilicon. In further description, the second conductive layer 15 is referred to as the floating gate layer 15. The floating gate layer 15 is preferably deposited to a thickness of about 50 to 400 nm by CVD. The doping of the floating gate layer 15 may be carried out by phosphorus or boron ions applied to the endogenous polysilicon layer during deposition, for example, by the addition of arsenic or phosphorus around the silane, or by ion implantation, May be done in situ. The patterning of the floating gate layer 15 can be done by a normal exposure step. A resist layer (not shown) is applied on top of the floating gate layer 15 and a portion of the floating gate layer 15 is exposed. Subsequently, the unexposed portions (or exposed portions depending on the type of resistor used) are cleaned and remain behind any pattern of resist so that layers not covered by the remaining resist layer can be etched. After etching, the rest of the resist is removed. By this method, floating gates are formed to be isolated from each other by slits 26, as shown in FIG.

다음 단계에서, 도 26에 도시된 바와 같이, IPD 층(18)이 적당한 기술에 의하여, 도 25의 구조의 상부에 적용, 예를 들면 성장 또는 증착된다. 상기 IPD 층(18)은 예를 들면 약 15㎚의 EOT 층을 갖는 ONO 층인 것이 바람직하다. 하지만, 상기 IPD는 또한 HfO2 Al2O5와 같은 더욱 진보된 재료에 의해 형성될 수 있다. 상기 재료들은 동일한 두께에 대하여 ONO 보다 높은 k-값을 가지고, 고 정전용량을 가지고, 그에 따라 ONO에 대하여 고 제어 게이트-투-플로팅 게이트 커플링을 나타낸다. 상기 IPD 층(18) 상에는 제 3 전도층(19)이 증착된다. 그 후, 제어 게이트는 상기 제 3 전도층(19)으로부터 형성된다. 상기 제 3 전도층(19)은 폴리실리콘 층인 것이 바람직하고, 다음의 설명에서, 상기 제 3 전도층(19)은 상기 제어 게이트 층(19)으로 언급된다. 상기 제어 게이트 층(19)은 LPCVD 공정에 의해 약 50 내지 400㎚의 두께로 증착된다. 상기 제어 게이트 층(19)의 도핑은 증착중에, 내인성 폴리실리콘 층에 인가된 도펀트, 예를 들면 비소, 인 또는 보론 이온을 이용하여, 예를 들면 비소 또는 인과 같은 적당한 도펀트 불순물의 실란 주위에의 첨가에 의하여, 또는 이온 주입 과정에 의하여, 인 시츄로 행해질 수 있다. In the next step, as shown in FIG. 26, an IPD layer 18 is applied, eg grown or deposited, on top of the structure of FIG. 25 by suitable techniques. The IPD layer 18 is preferably an ONO layer having, for example, an EOT layer of about 15 nm. However, the IPD can also be formed by more advanced materials such as HfO 2 Al 2 O 5 . The materials have higher k-values than ONO for the same thickness, have high capacitance, and thus exhibit high control gate-to-floating gate coupling for ONO. A third conductive layer 19 is deposited on the IPD layer 18. Thereafter, a control gate is formed from the third conductive layer 19. The third conductive layer 19 is preferably a polysilicon layer, and in the following description, the third conductive layer 19 is referred to as the control gate layer 19. The control gate layer 19 is deposited to a thickness of about 50-400 nm by LPCVD process. The doping of the control gate layer 19 is carried out during deposition, using a dopant applied to the endogenous polysilicon layer, for example, arsenic, phosphorus or boron ions, around a silane of suitable dopant impurities such as, for example, arsenic or phosphorus. By addition, or by ion implantation process, it can be done in situ.

선택적으로, 스택 에칭은 당업자에게 널리 알려진 적당한 에칭 기술에 의해 행해질 수 있다. 컴팩트 폴리-CMP 셀들에 대하여, 니트라이드 캡 층(도시안됨)이 제어 게이트 층(19)의 상부에 증착된다.Alternatively, stack etching may be done by any suitable etching technique well known to those skilled in the art. For compact poly-CMP cells, a nitride cap layer (not shown) is deposited on top of the control gate layer 19.

도 27은 비휘발성 메모리 장치의 워드라인 방향을 따라 취한 단면도이다. 상기 평면도는 제 3 실시예의 접근에서의 소거 게이트(10) 및 플로팅 게이트(16) 사이의 측면 중첩 외에는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치에 대한 도 11에 도시된 평면도와 동일하다.27 is a cross-sectional view taken along a word line direction of a nonvolatile memory device. The top view is the same as the top view shown in FIG. 11 for the nonvolatile memory device according to the first embodiment of the present invention except for the side overlap between the erase gate 10 and the floating gate 16 in the approach of the third embodiment. .

본 발명의 제 1 실시예에 설명된 접근과는 달리, 상기 소거 게이트(10)는 STI 영역(2)에 완전히 잠김에 따라, 새로운 토포그래피를 생성하지 않는다. 이것은 1-T및 2-T 뿐만 아니라, 자기-정렬된 억세스 게이트들을 갖는 또는 가지지 않는 컴팩트 셀들이 도 27의 제어 게이트/플로팅 게이트/소거 게이트 스택으로부터 제조될 수 있는 것을 의미한다. 그러므로, 본 발명의 제 3 실시예에 따른 방법은 1-T, 2-T, 및 자기-정렬된 억세스 게이트들을 갖는 또는 가지지 않는 컴팩트 플로팅 게이트 셀에 적용될 수 있다. 2-T 및 컴팩트 셀들의 경우, 비록 이것은 상기 억세스-투-플로팅 커플링으로 인하여 컴팩트 셀에서의 소거 동작의 효율을 감소시킴에 불구하고, 소거 중에 예를 들면 상기 억세스 게이트(22)를 양의 값으로 바이어싱함으로써, 소거 동작 중에 억세스 게이트(22)와 상기 소거 게이트(10) 사이의 소거 게이트 산화물(14)의 전기적인 차단이 발생하기 않도록 주의하여야 한다. 이것은 소거 게이트(10)와 플로팅 게이트(16) 사이의 오 동작이 터널링 영역을 변화시키지 않는다는 것에 주목하여야 한다. 좌측 및 우측에서의 변화는 상호 상쇄된다. 하지만, 플로팅 게이트(16) 또는 소거 게이트(10)의 CD 변화는 터널링 영역에 직접적인 영향을 미친다. 이것은 단지 선형 효과임에 따라, 반면에 상기 터널 전류는 소거 게이트(10) 및 상기 플로팅 게이트(16) 사이의 전압 차이에 지수적으로 의존하고, 이것은 큰 VT 확산을 일으키지는 않는다.Unlike the approach described in the first embodiment of the present invention, as the erase gate 10 is completely locked to the STI region 2, it does not create new topography. This means that not only 1-T and 2-T, but also compact cells with or without self-aligned access gates can be fabricated from the control gate / floating gate / erase gate stack of FIG. 27. Therefore, the method according to the third embodiment of the present invention can be applied to compact floating gate cells with or without 1-T, 2-T, and self-aligned access gates. For 2-T and compact cells, although this reduces the efficiency of the erase operation in the compact cell due to the access-to-floating coupling, for example, the access gate 22 may be positively erased during erase. By biasing by value, care must be taken to ensure that no electrical interruption of the erase gate oxide 14 between the access gate 22 and the erase gate 10 occurs during the erase operation. It should be noted that this malfunction between the erase gate 10 and floating gate 16 does not change the tunneling region. Changes on the left and right cancel each other out. However, CD changes in the floating gate 16 or erase gate 10 directly affect the tunneling region. This is only a linear effect, while the tunnel current is exponentially dependent on the voltage difference between the erase gate 10 and the floating gate 16, which does not cause large V T diffusion.

본 발명에 따른 비휘발성 메모리 장치에 형성된 것과 같이 소거 게이트들(10 및 36)가 셀 크기가 추가되지 않는다는 것을 언급하는 중요하다. 왜냐하면, 이것 은 STI 영역들(2)에 위치되기 때문이다. 상기 STI 영역들(2)이 인접 플로팅 게이트들(16)을 분리하는데 반드시 필요하다.It is important to note that the erase gates 10 and 36, as formed in the nonvolatile memory device according to the present invention, do not add cell size. This is because it is located in the STI regions 2. The STI regions 2 are necessary to separate adjacent floating gates 16.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.As described above, although the present invention has been described with reference to limited embodiments and drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the claims below, but also by those equivalent to the claims.

Claims (14)

기판 표면을 갖는 기판(1);A substrate 1 having a substrate surface; 상기 기판 표면에 위치하고 상기 기판(1)으로부터 이격된 외면을 갖는 적어도 2개의 격리 영역(2 및 33);At least two isolation regions (2 and 33) located on the substrate surface and having an outer surface spaced apart from the substrate (1); 상기 2개의 격리 영역(2 및 33) 사이 및 2개의 격리 영역(2 및 33)을 적어도 부분적으로 중첩하여, 상기 기판(1) 상으로 연장하는 플로팅 게이트(16);A floating gate (16) extending over the substrate (1) at least partially overlapping between the two isolation regions (2 and 33) and the two isolation regions (2 and 33); 소거 게이트들(10 및 36); 및Erase gates 10 and 36; And 상기 플로팅 게이트(16) 위의 제어 게이트(19)를 포함하고, A control gate 19 over the floating gate 16, 상기 소거 게이트들(10 및 36)은 상기 격리 영역(2 및 33) 중 하나의 외면 상에 형성되는 The erase gates 10 and 36 are formed on an outer surface of one of the isolation regions 2 and 33. 반도체 장치.Semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 격리 영역(2)는 STI 영역인 The isolation region 2 is an STI region 반도체 장치.Semiconductor device. 제 1 항에 있어서, The method of claim 1, 억세스 게이트(22)를 더 포함하는 Further comprising an access gate 22 반도체 장치.Semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 반도체 장치는 2-T 메모리 셀인 The semiconductor device is a 2-T memory cell 반도체 장치. Semiconductor device. 제 4 항에 있어서, The method of claim 4, wherein 상기 반도체 장치는 상호 전기적으로 연결된 2개의 전도층을 갖는 억세스 게이트(22)를 포함하는 The semiconductor device includes an access gate 22 having two conductive layers electrically connected to each other. 반도체 장치.Semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 반도체 장치는 컴팩트 셀인 The semiconductor device is a compact cell 반도체 장치.Semiconductor device. 제 1 항에 기재된 반도체 장치를 포함하는 Including the semiconductor device of Claim 1 비휘발성 메모리 장치.Nonvolatile Memory Device. 제 4 항에 기재된 반도체 장치를 포함하는 Including the semiconductor device of Claim 4 비휘발성 메모리 장치.Nonvolatile Memory Device. 제 8 항에 있어서, The method of claim 8, 플로팅 게이트들은 상기 기판에서 제1 방향으로 연장되고, 상기 비휘발성 메모리 장치는 상기 제1 방향에 수직하는 제2 방향으로 상호 인접하게 위치하는 플로팅 게이트들(16)을 분리하는 슬릿들(26)을 포함하고, 상기 슬릿들(26)은 상기 제1 방향에서 어레이의 실질적인 전체 폭에 대해 연장하는The floating gates extend in a first direction on the substrate, and the nonvolatile memory device separates the slits 26 separating the floating gates 16 positioned adjacent to each other in a second direction perpendicular to the first direction. And the slits 26 extend over a substantially full width of the array in the first direction. 비휘발성 메모리 장치.Nonvolatile Memory Device. 소거 게이트들(10 및 36), 플로팅 게이트(16), 및 제어 게이트(19)를 갖는 반도체 장치를 제조하는 방법에 있어서,In the method of manufacturing a semiconductor device having erase gates (10 and 36), floating gate (16), and control gate (19), 기판(1)으로부터 이격되어 위치하는 외면을 갖는 적어도 2개의 격리 영역 들(2 및 33)을, 기판 표면을 포함하는 상기 기판(1)에 제공하는 단계;Providing at least two isolation regions (2 and 33) having an outer surface spaced apart from the substrate (1) to the substrate (1) comprising a substrate surface; 상기 2개의 격리 영역(2 및 33) 사이 및 2개의 격리 영역(2 및 33)을 적어도 부분적으로 중첩하여, 상기 기판(1) 상으로 연장하는 플로팅 게이트(16)를 형성하는 단계;At least partially overlapping between the two isolation regions (2 and 33) and the two isolation regions (2 and 33) to form a floating gate (16) extending onto the substrate (1); 상기 격리 영역들(2)의 하나의 상기 외면 상에 소거 게이트(10 및 36)를 형성하는 단계; 및Forming erase gates (10 and 36) on one outer surface of said isolation regions (2); And 상기 플로팅 게이트(16) 위에 제어 게이트를 형성하는 단계를 포함하는 Forming a control gate over the floating gate 16. 반도체 제조 방법.Semiconductor manufacturing method. 제 10 항에 있어서, The method of claim 10, 격리 영역(2)을 상기 기판(1)에 제공하는 상기 단계는 STI 영역을 제공하는 단계를 포함하는 The step of providing an isolation region 2 to the substrate 1 comprises providing an STI region. 반도체 제조 방법.Semiconductor manufacturing method. 제 10 항에 있어서, The method of claim 10, 플로팅 게이트(16)를 형성하는 상기 단계는 도전층(15)를 증착하고 상기 도전층(15)내의 슬릿들(26)을 에칭하여 인접한 플로팅 게이트들을 분리하는 단계를 포함하는 The step of forming the floating gate 16 includes depositing a conductive layer 15 and etching the slits 26 in the conductive layer 15 to separate adjacent floating gates. 반도체 제조 방법.Semiconductor manufacturing method. 제 12 항에 있어서, The method of claim 12, 상기 슬릿들(26)이 기판(1)의 실질적인 전체 폭 위에 대해 연장하도록, 상기 슬릿들(26)을 에칭하는 단계가 수행되는 Etching the slits 26 is performed such that the slits 26 extend over substantially the entire width of the substrate 1 반도체 제조 방법.Semiconductor manufacturing method. 제 12 항에 있어서, The method of claim 12, 상기 반도체 장치는 억세스 게이트(22)를 더 포함하고, The semiconductor device further includes an access gate 22, 상기 방법은, The method, 상기 전도층(15)의 상부 상에 유전체 층을 증착하는 단계; 및Depositing a dielectric layer on top of the conductive layer (15); And 상기 제어 게이트를 형성하기 전에, 상기 억세스 게이트가 형성될 위치에 있는 상기 유전체 층을 적어도 부분적으로 제거하는 단계를 더 포함하는 Prior to forming the control gate, at least partially removing the dielectric layer at a location where the access gate is to be formed. 반도체 제조 방법.Semiconductor manufacturing method.
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