KR20060062791A - Nonvolatible memory device and method for fabricating the same - Google Patents

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KR20060062791A KR1020040101747A KR20040101747A KR20060062791A KR 20060062791 A KR20060062791 A KR 20060062791A KR 1020040101747 A KR1020040101747 A KR 1020040101747A KR 20040101747 A KR20040101747 A KR 20040101747A KR 20060062791 A KR20060062791 A KR 20060062791A
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이창훈
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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판에 소정 깊이로 매몰되어 형성된 제 1 트렌치 및 제 2 트렌치, 반도체 기판과 절연되고 제 1 트렌치 상에 컨포말하게 형성된 메모리 트랜지스터, 제 1 트렌치와 제 2 트렌치 사이에 위치하고, 메모리 트랜지스터와 반도체 기판 사이에 개재된 터널 산화막, 메모리 트랜지스터와 이격되고, 반도체 기판과 절연되어 제 2 트렌치 상에 컨포말하게 형성된 선택 트랜지스터, 제 1 트렌치와 제 2 트렌치 사이에 위치하고, 터널 산화막 하부의 반도체 기판 내에 형성된 플로팅 정션 영역, 플로팅 정션 영역과 이격되며 메모리 트랜지스터의 일측벽에 정렬되어 반도체 기판 내에 형성된 소스 영역 및 플로팅 정션 영역과 이격되며 선택 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 드레인 영역을 포함한다. A nonvolatile memory device and a method of manufacturing the same are provided. The nonvolatile memory device is positioned between a first trench and a second trench formed by being buried in a semiconductor substrate to a predetermined depth, a memory transistor insulated from the semiconductor substrate and conformally formed on the first trench, and between the first trench and the second trench, A tunnel oxide film interposed between the memory transistor and the semiconductor substrate, a select transistor spaced apart from the memory transistor, insulated from the semiconductor substrate and conformally formed on the second trench, positioned between the first trench and the second trench, Floating junction region formed in the semiconductor substrate, spaced apart from the floating junction region and aligned with one side wall of the memory transistor spaced apart from the source region and floating junction region formed in the semiconductor substrate and aligned with one side wall of the selection transistor and formed in the semiconductor substrate It includes.

EEPROM, 트렌치, 채널 길이 EEPROM, Trench, Channel Length

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatible memory device and method for fabricating the same}Nonvolatile memory device and method for manufacturing the same {Nonvolatible memory device and method for fabricating the same}

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다.1 is a layout view of a nonvolatile memory device according to an embodiment of the present invention.

도 2는 도 1의 A-A'선에 따라 절단된 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 과정을 순차적으로 나타낸 단면도이다. 3 to 9 are cross-sectional views sequentially illustrating a manufacturing process of a nonvolatile memory device according to an embodiment of the present invention.

<도면의 주요 부분에 관한 부호의 설명> <Explanation of symbols on main parts of the drawings>

100: 반도체 기판 120: 플로팅 정션 영역100: semiconductor substrate 120: floating junction region

132: 제 1 트렌치 134: 제 2 트렌치132: first trench 134: second trench

140: 게이트 산화막 142: 터널 산화막140: gate oxide film 142: tunnel oxide film

152a: 플로팅 게이트 152b: 제 1 선택 게이트152a: floating gate 152b: first selection gate

154a, 154b: 층간 절연막 156a: 컨트롤 게이트154a, 154b: interlayer insulating film 156a: control gate

156b: 제 2 선택 게이트 160: 메모리 트랜지스터156b: second selection gate 160: memory transistor

170: 선택 트랜지스터 180: 소스 영역170: selection transistor 180: source region

190: 드레인 영역 210: 비트 라인 190: drain region 210: bit line

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 단위셀 크기의 축소로 인해 비휘발성 메모리 소자의 특성이 저하되는 것을 억제할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device and a method of manufacturing the same that can suppress the deterioration of the characteristics of the nonvolatile memory device due to the reduction of the unit cell size will be.

전기적으로 소거가 가능한 EEPROM(Electrically erasable programmable read only memory) 소자는 포울러-노드하임(Fowler-Nordheim) 터널링 현상에 의해 얇은 절연층, 즉 SiO2와 같은 터널 산화막을 통한 전자의 이동에 의하여 플로팅 게이트에 전하가 저장되고 이 저장된 전하의 양에 따라 트랜지스터가 온 또는 오프되는 소자를 말한다. Electrically EEPROM (Electrically erasable programmable read only memory) device is erasable is included ulreo-Nordheim (Fowler-Nordheim) a thin insulating layer by a tunneling phenomenon, that is the floating gate by the movement of electrons through the tunnel oxide film such as SiO 2 Refers to a device in which charges are stored and transistors are turned on or off depending on the amount of stored charges.

그리고 EEPROM 소자 중에서 특히, FLOTOX 타입의 소자는 셀을 선택하기 위한 선택 트랜지스터(Select transistor)와 데이터를 저장하기 위한 메모리 트랜지스터(Memory transistor)가 하나의 메모리 셀을 구성한다. In particular, among the EEPROM devices, in the FLOTOX type device, a selection transistor for selecting a cell and a memory transistor for storing data constitute one memory cell.

이러한 EEPROM 소자는 메모리 용량이 증가함에 따라 단위셀 크기의 축소(Shrink)가 요구되고 있다. 그러나, EEPROM 소자의 단위셀을 축소시킬 경우 단위셀의 축소와 비례해 EEPROM 소자의 채널 길이가 감소한다는 문제점이 있다. Such EEPROM devices are required to shrink in unit cell size as memory capacity increases. However, when the unit cell of the EEPROM device is reduced, the channel length of the EEPROM device is reduced in proportion to the reduction of the unit cell.

이와 같이, EEPROM 소자의 채널 길이가 감소되면 트랜지스터의 문턱 전압(Threshold voltage)이 감소되는 숏 채널 효과(Short channel effect)가 발생하고, 이에 따라 소스 영역과 드레인 영역 사이에 강한 전기장이 형성되어 드리프트성 전 류가 야기되는 펀치 쓰루우(Punch through) 현상이 발생한다는 문제점이 있다. 이러한 문제점들은 최종적으로 EEPROM 소자의 특성을 저하시킨다는 문제점이 있다. As such, when the channel length of the EEPROM device is reduced, a short channel effect is generated in which the threshold voltage of the transistor is reduced, thereby forming a strong electric field between the source region and the drain region. There is a problem in that a punch through phenomenon occurs that causes current. These problems ultimately deteriorate the characteristics of the EEPROM device.

본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 소자의 단위셀 크기의 축소로 인해 비휘발성 메모리 소자의 특성이 저하되는 것을 억제할 수 있는 비휘발성 메모리 소자를 제공하는데 있다. An object of the present invention is to provide a nonvolatile memory device capable of suppressing the deterioration of characteristics of the nonvolatile memory device due to the reduction in the unit cell size of the nonvolatile memory device.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 비휘발성 메모리 소자를 제조하는 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing such a nonvolatile memory device.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the present invention is not limited to the above-mentioned problem, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판에 소정 깊이로 매몰되어 형성된 제 1 트렌치 및 제 2 트렌치, 반도체 기판과 절연되고 제 1 트렌치 상에 컨포말하게 형성된 메모리 트랜지스터, 제 1 트렌치와 제 2 트렌치 사이에 위치하고, 메모리 트랜지스터와 반도체 기판 사이에 개재된 터널 산화막, 메모리 트랜지스터와 이격되고, 반도체 기판과 절연되어 제 2 트렌치 상에 컨포말하게 형성된 선택 트랜지스터, 제 1 트렌치와 제 2 트렌치 사이에 위치하고, 터널 산화막 하부의 반도체 기판 내에 형성된 플로팅 정션 영역, 플로팅 정션 영역과 이격되며 메모리 트랜지스터의 일측벽에 정렬되어 반도체 기판 내에 형성된 소스 영역 및 플로팅 정션 영역과 이격되며 선택 트랜지스터의 일측벽에 정렬되어 반도체 기판 내에 형성된 드레인 영역을 포함한다. In order to achieve the above technical problem, a nonvolatile memory device according to an embodiment of the present invention may be insulated from a first trench and a second trench formed in a semiconductor substrate at a predetermined depth and conformally formed on the first trench. A formed memory transistor, a tunnel oxide film disposed between the first trench and the second trench, the tunnel oxide film interposed between the memory transistor and the semiconductor substrate, the selection transistor spaced apart from the memory transistor, and insulated from the semiconductor substrate and conformally formed on the second trench Located between the first trench and the second trench, the floating junction region formed in the semiconductor substrate under the tunnel oxide layer, spaced apart from the floating junction region, aligned with one side wall of the memory transistor, and spaced apart from the source region and floating junction region formed in the semiconductor substrate. Aligned on one side wall of select transistor A drain region formed in the semiconductor substrate.

상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은 반도체 기판 내에 불순물을 도핑하여 고농도 불순물 영역을 형성하는 단계, 고농도 불순물 영역 양측에 소정 깊이로 매몰된 제 1 트렌치 및 제 2 트렌치를 형성하는 단계, 제 1 트렌치 상에 반도체 기판과 절연되게 위치하는 메모리 트랜지스터와 제 2 트렌치 상에 반도체 기판과 절연되게 위치하는 선택 트랜지스터를 형성하는 단계 및 메모리 트랜지스터의 일측벽과 선택 트랜지스터의 일측벽에 정렬되어 메모리 트랜지스터와 선택 트랜지스터 사이에 위치하는 저농도 불순물 영역과, 메모리 트랜지스터의 타측벽에 정렬되는 소스 영역과 선택 트랜지스터의 타측벽에 정렬되는 드레인 영역을 반도체 기판 내에 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention to form a high concentration impurity region by doping an impurity in a semiconductor substrate, the first buried to a predetermined depth on both sides of the high concentration impurity region Forming a trench and a second trench, forming a memory transistor positioned insulated from the semiconductor substrate on the first trench, and forming a select transistor positioned insulated from the semiconductor substrate on the second trench, and one side wall of the memory transistor; Forming a low concentration impurity region aligned between one side wall of the selection transistor and positioned between the memory transistor and the selection transistor, a source region aligned with the other side wall of the memory transistor, and a drain region aligned with the other side wall of the selection transistor, in the semiconductor substrate; It includes.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전 문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조 및 동작에 대해 설명하면 다음과 같다.Referring to FIGS. 1 and 2, the structure and operation of a nonvolatile memory device according to an embodiment of the present invention will be described below.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다.1 is a layout view of a nonvolatile memory device according to an embodiment of the present invention.

도 2는 도 1의 A-A'선에 따라 절단된 단면도이다.FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 트렌치(132, 134), 메모리 트랜지스터(160), 선택 트랜지스터(170), 플로팅 정션 영역(120), 소스 영역(180) 및 드레인 영역(190)을 포함한다. 1 and 2, a nonvolatile memory device according to an embodiment of the present invention may include trenches 132 and 134, a memory transistor 160, a select transistor 170, a floating junction region 120, And a source region 180 and a drain region 190.

반도체 기판(100)은 활성 영역(102)과 필드 영역(104)을 구비한다. 반도체 기판(100)의 활성 영역(102)에는 소정 깊이(약 130 ~ 170Å)로 매몰된 제 1 트렌치(132)와 제 2 트렌치(134)가 이격되어 형성된다. 이러한 제 1 트렌치(132)와 제 2 트렌치(134)의 하부 가장자리는 라운드 형태를 갖는다. 따라서 반도체 기판의 활성 영역(102)은 일정한 굴곡을 갖게 된다. The semiconductor substrate 100 includes an active region 102 and a field region 104. In the active region 102 of the semiconductor substrate 100, first trenches 132 and second trenches 134 buried to a predetermined depth (about 130 to 170 microns) are spaced apart from each other. Lower edges of the first trench 132 and the second trench 134 have a round shape. Therefore, the active region 102 of the semiconductor substrate has a constant curvature.

그리고 제 1 트렌치(132)와 제 2 트렌치(134) 사이의 반도체 기판(100) 상에 얇은 두께의 터널 산화막(142)이 형성되며, 터널 산화막(142)을 제외한 반도체 기판(100) 상에는 터널 산화막(142)보다 두꺼운 게이트 산화막(140)이 트렌치(132, 134)들의 형상을 따라 컨포말하게 형성된다. A thin tunnel oxide film 142 is formed on the semiconductor substrate 100 between the first trench 132 and the second trench 134, and the tunnel oxide film is formed on the semiconductor substrate 100 except for the tunnel oxide film 142. A gate oxide layer 140 thicker than 142 is conformally formed along the shapes of the trenches 132 and 134.                     

다음으로 반도체 기판(100) 상에는 게이트 산화막(140)에 의해 절연되는 메모리 트랜지스터(160)와 선택 트랜지스터(170)가 이격되어 형성된다. 이 때, 메모리 트랜지스터(160)와 선택 트랜지스터(170)는 반도체 기판(100) 상에 형성된 제 1 트렌치(132)와 제 2 트렌치(134) 상에 각각 형성되고 트렌치들(132, 134)의 형상을 따라 컨포말하게 형성된다.Next, the memory transistor 160 and the selection transistor 170 insulated by the gate oxide layer 140 are spaced apart from each other on the semiconductor substrate 100. In this case, the memory transistor 160 and the selection transistor 170 are formed on the first trench 132 and the second trench 134 formed on the semiconductor substrate 100, respectively, and have the shapes of the trenches 132 and 134. Conformally formed along.

그리고 메모리 트랜지스터(160)는 플로팅 게이트(152a), 층간 절연막(154a) 및 컨트롤 게이트(156a)의 적층 구조로 형성되며 메모리 트랜지스터(160)와 반도체 기판(100) 사이에는 터널 산화막(142)을 포함하는 게이트 산화막(140)이 위치한다. 그리고 선택 트랜지스터(170)는 제 1 선택 게이트(152b), 층간 절연막(154b) 및 제 2 선택 게이트(156b)의 적층 구조로 형성되며 선택 트랜지스터(170)와 반도체 기판(100) 사이에 게이트 산화막(140)이 위치한다. 이와 같이 형성된 메모리 트랜지스터(160)와 선택 트랜지스터(170)의 측벽에는 스페이서(200)가 형성된다.The memory transistor 160 has a stacked structure of a floating gate 152a, an interlayer insulating layer 154a, and a control gate 156a, and includes a tunnel oxide layer 142 between the memory transistor 160 and the semiconductor substrate 100. The gate oxide film 140 is positioned. The select transistor 170 is formed of a stacked structure of the first select gate 152b, the interlayer insulating layer 154b, and the second select gate 156b, and is formed between the select transistor 170 and the semiconductor substrate 100. 140 is located. Spacers 200 are formed on sidewalls of the memory transistor 160 and the selection transistor 170 formed as described above.

그리고, 반도체 기판(100)에는 3개의 정션 영역 즉, 플로팅 정션 영역(120), 소스 영역(180) 및 드레인 영역(190)이 형성된다. Three junction regions, that is, the floating junction region 120, the source region 180, and the drain region 190 are formed in the semiconductor substrate 100.

플로팅 정션 영역(120)은 고농도 불순물 영역(122)과 저농도 불순물 영역(124)으로 형성되어 있고, 반도체 기판(100)에 형성된 제 1 트렌치(132)와 제 2 트렌치(134) 사이에 형성된다. 그리고 플로팅 정션 영역(120)의 일부분이 메모리 트랜지스터(160)와 선택 트랜지스터(170)의 하부와 중첩된다. The floating junction region 120 is formed of the high concentration impurity region 122 and the low concentration impurity region 124, and is formed between the first trench 132 and the second trench 134 formed in the semiconductor substrate 100. A portion of the floating junction region 120 overlaps the lower portion of the memory transistor 160 and the selection transistor 170.

또한, 플로팅 정션 영역(120)의 고농도 불순물 영역(122)은 터널 산화막(142) 하부에 위치하고 저농도 불순물 영역(124)은 고농도 불순물 영역(122)에 접 하여 형성된다. In addition, the high concentration impurity region 122 of the floating junction region 120 is positioned under the tunnel oxide film 142, and the low concentration impurity region 124 is formed in contact with the high concentration impurity region 122.

반도체 기판(100)에 형성된 소스 영역(180)은 플로팅 정션 영역(120)과 이격되며 메모리 트랜지스터(160)의 일측벽에 정렬되어 반도체 기판(100) 내에 형성된다. 그리고 반도체 기판(100)에 형성된 드레인 영역(190)은 플로팅 정션 영역(120)과 이격되며 선택 트랜지스터(170)의 일측벽에 정렬되어 반도체 기판(100) 내에 형성된다. 그리고 이러한 소스 영역(180)과 드레인 영역(190)은 이중 정션(DD: Double Diffusion) 구조를 갖는다. The source region 180 formed in the semiconductor substrate 100 is spaced apart from the floating junction region 120 and aligned with one side wall of the memory transistor 160 to be formed in the semiconductor substrate 100. The drain region 190 formed in the semiconductor substrate 100 is spaced apart from the floating junction region 120 and is aligned with one side wall of the selection transistor 170 to be formed in the semiconductor substrate 100. The source region 180 and the drain region 190 have a double junction (DD) structure.

또한, 메모리 트랜지스터(160)와 선택 트랜지스터(170)가 형성된 반도체 기판(100) 상에는 반도체 기판(100)에 형성된 드레인 영역(190)과 전기적으로 연결되는 비트 라인(210)이 형성된다.In addition, on the semiconductor substrate 100 on which the memory transistor 160 and the selection transistor 170 are formed, a bit line 210 electrically connected to the drain region 190 formed on the semiconductor substrate 100 is formed.

이와 같은 구조를 갖는 비휘발성 메모리 소자는 3개의 정션 영역(120, 180, 190)을 제외한 반도체 기판(100)에 제 1 트렌치(132)와 제 2 트렌치(134)가 형성된다. 따라서 제 1 트렌치(132)의 하부에는 메모리 트랜지스터(160)의 채널 영역이 형성되고, 제 2 트렌치(134)의 하부에는 선택 트랜지스터(170)의 채널 영역이 형성된다. In the nonvolatile memory device having the above structure, the first trench 132 and the second trench 134 are formed in the semiconductor substrate 100 except for three junction regions 120, 180, and 190. Accordingly, the channel region of the memory transistor 160 is formed under the first trench 132, and the channel region of the selection transistor 170 is formed under the second trench 134.

따라서, 반도체 기판(100)이 평탄할 때 비휘발성 메모리 소자의 단위셀을 축소하면 채널 길이가 감소했던 것과 달리, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 비휘발성 메모리 소자의 단위 셀을 축소할 때 단위셀의 축소와 비례하여 반도체 기판(100)에 형성되는 트렌치들(132, 134)의 깊이를 증가시킴으로써 비휘발성 메모리 소자의 채널 길이를 단위셀 축소 전과 동일하게 유지시킬 수 있다. Accordingly, when the unit cell of the nonvolatile memory device is reduced when the semiconductor substrate 100 is flat, the channel length is reduced, whereas the nonvolatile memory device according to the embodiment of the present invention is a unit cell of the nonvolatile memory device. When reducing, increasing the depth of the trenches 132 and 134 formed in the semiconductor substrate 100 in proportion to the shrinking of the unit cell, the channel length of the nonvolatile memory device may be maintained the same as before the unit cell shrinking.                     

도 1 및 도 2에 도시된 바와 같이, 메모리 트랜지스터(160)와 선택 트랜지스터(170)가 하나의 셀을 구성하는 비휘발성 메모리 소자의 동작에 대해 설명하면 다음과 같다. 1 and 2, the operation of the nonvolatile memory device in which the memory transistor 160 and the selection transistor 170 constitute one cell will be described below.

먼저, 데이터 소거(Erase) 동작을 하는 경우 메모리 트랜지스터(160)의 컨트롤 게이트(156a)에 약 15~20V의 고전압을 인가하고, 드레인 영역(190)과 전기적으로 연결되는 비트 라인(210)에는 0V를 인가해준 다음, 소스 영역(180)에는 0V를 인가하거나 플로팅 시켜준다. 그리고 선택 트랜지스터(170)의 제 2 선택 게이트(156b)에 약 15~20V의 고전압을 인가하면, 비트 라인(210)과 메모리 트랜지스터(160)의 컨트롤 게이트(156a) 사이에 강한 전계가 형성되어 비트 라인(210)으로 공급된 전자 중의 일부가 터널 산화막(142)을 통해 F-N 터널(Fowler-Nordheim tunnel) 방식으로 메모리 트랜지스터(160)의 플로팅 게이트(152a)로 주입된다. 이와 같이 메모리 트랜지스터(160)의 플로팅 게이트(152a)에 전하가 축적되면 메모리 트랜지스터(160)의 문턱 전압이 높아지게 된다. 따라서 높은 문턱 전압으로 인해 채널이 형성되지 않으므로 전류가 흐르지 못하게 되어 비휘발성 메모리 소자의 소거 동작이 이루어진다. First, when the data erase operation is performed, a high voltage of about 15 to 20 V is applied to the control gate 156a of the memory transistor 160, and 0 V is applied to the bit line 210 electrically connected to the drain region 190. After applying, 0V is applied or floated to the source region 180. When a high voltage of about 15 to 20 V is applied to the second selection gate 156b of the selection transistor 170, a strong electric field is formed between the bit line 210 and the control gate 156a of the memory transistor 160 to form a bit. Some of the electrons supplied to the line 210 are injected into the floating gate 152a of the memory transistor 160 through the tunnel oxide layer 142 in a Fowler-Nordheim tunnel manner. As such, when charge is accumulated in the floating gate 152a of the memory transistor 160, the threshold voltage of the memory transistor 160 is increased. Therefore, since the channel is not formed due to the high threshold voltage, current does not flow, thereby erasing the nonvolatile memory device.

다음으로, 데이터 프로그램(Program) 동작을 하는 경우 메모리 트랜지스터(160)의 컨트롤 게이트(156a)에 0V를 인가하고 드레인 영역(190)에 전기적으로 연결되는 비트 라인(210)에 약 15~20V의 고전압을 인가한 다음, 소스 영역(180)을 플로팅 시켜준다. 그리고 선택 트랜지스터(170)의 제 2 선택 게이트(156b)에 약 15~20V의 고전압을 인가해주면 플로팅 게이트(152a)와 반도체 기판(100) 사이에 강 한 전계가 형성되어 메모리 트랜지스터(160)의 플로팅 게이트(152a)에 축적되었던 전하가 F-N 터널 방식으로 터널 산화막(142)을 통해 드레인 영역(190) 쪽으로 빠져나가게 된다. 이에 따라 메모리 트랜지스터(160)의 문턱 전압이 낮아지게 된다. 따라서 낮은 문턱 전압으로 인해 채널이 형성되어 전류가 흐르게 되므로 비휘발성 메모리 소자의 프로그램 동작이 이루어진다. Next, when a data program operation is performed, a high voltage of about 15 to 20 V is applied to a bit line 210 that is applied with 0 V to the control gate 156a of the memory transistor 160 and electrically connected to the drain region 190. After applying, the source region 180 is floated. When a high voltage of about 15 to 20 V is applied to the second selection gate 156b of the selection transistor 170, a strong electric field is formed between the floating gate 152a and the semiconductor substrate 100 to float the memory transistor 160. Charge accumulated in the gate 152a exits toward the drain region 190 through the tunnel oxide layer 142 in the FN tunnel manner. As a result, the threshold voltage of the memory transistor 160 is lowered. As a result, a channel is formed and current flows due to the low threshold voltage, thereby performing a program operation of the nonvolatile memory device.

도 3 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다. A method of manufacturing a nonvolatile memory device according to an embodiment of the present invention will be described with reference to FIGS. 3 to 9 as follows.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 공정 단계별 각각의 단면도들이다. 3 to 9 are cross-sectional views of respective steps of a manufacturing process of a nonvolatile memory device according to an exemplary embodiment of the present invention.

먼저, 반도체 기판(100) 상에 각 메모리 셀을 분리하기 위한 소자 분리 공정을 수행하여 소자 분리막을 형성한다. 이에 따라 반도체 기판(100)을 활성 영역(102)과 필드 영역(104)으로 구분할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용된다.First, an isolation layer for separating each memory cell is performed on the semiconductor substrate 100 to form an isolation layer. Accordingly, the semiconductor substrate 100 may be divided into the active region 102 and the field region 104. As a process used for the device isolation process, a local oxide of silicon (LOCOS) process or a shallow trench isolation (STI) process is used.

다음으로 도 3에 도시된 바와 같이, 반도체 기판(100)의 활성 영역(102) 상에 고농도 불순물 영역(122)을 한정하기 위한 포토레지스트 패턴(112)을 형성한다. 그리고나서 포토레지스트 패턴(112)을 이온 주입 마스크로 이용하여 반도체 기판(100)과 반대 타입의 불순물(예를 들어, n+불순물)을 반도체 기판(100)에 주입하여 고농도 불순물 영역(122)을 형성한다. 고농도 불순물 영역(122)을 형성한 다음에는 포토레지스트 패턴(112)을 제거한다. Next, as shown in FIG. 3, a photoresist pattern 112 is formed on the active region 102 of the semiconductor substrate 100 to define the high concentration impurity region 122. Then, using the photoresist pattern 112 as an ion implantation mask, impurities (for example, n + impurities) of the opposite type to the semiconductor substrate 100 are implanted into the semiconductor substrate 100 to form the high concentration impurity region 122. do. After the high concentration impurity region 122 is formed, the photoresist pattern 112 is removed.                     

다음으로 도 4에 도시된 바와 같이, 고농도 불순물 영역(122)이 형성된 반도체 기판(100) 상에 절연막(114)을 증착한다. 이 때 절연막(114)으로는 질화막(Nitride)을 사용하는 것이 바람직하다. Next, as shown in FIG. 4, an insulating film 114 is deposited on the semiconductor substrate 100 on which the high concentration impurity region 122 is formed. In this case, it is preferable to use a nitride film as the insulating film 114.

그리고나서 도 5에 도시된 바와 같이, 트렌치가 형성될 영역을 한정하는 절연막 패턴(115)을 형성한다. 절연막 패턴(115)은 절연막(114) 상에 포토레지스트 패턴(미도시)을 형성한 다음 식각하여 형성할 수 있다. 이 때 절연막 패턴(115)에 의해 고농도 불순물 영역(122) 양측의 반도체 기판(100)이 노출된다. 다음으로 포토레지스트 패턴(미도시)을 제거하고 절연막 패턴(115)에 의해 노출된 반도체 기판(100) 상에 산화막(SiO2; 116)을 형성한다. 이 때 산화막(116)은 열산화 공정에 의해 형성되고, 약 260~340Å의 두께를 갖는다. 이와 같이 형성하고 난 다음, 반도체 기판(100)에 형성된 절연막 패턴(115)과 산화막(116)을 모두 제거한다. 절연막 패턴(115)과 산화막(116)을 제거하고 나면 산화막(116)이 형성되었던 반도체 기판(100)에 약 130~170Å의 깊이로 매몰되고 하부 가장자리가 라운드 형태를 갖는 제 1 트렌치(132)와 제 2 트렌치(134)가 형성된다. 따라서 반도체 기판(100)의 고농도 불순물 영역(122) 양측에 굴곡이 형성된다. 본 발명의 일 실시예에 따라 형성되는 트렌치들(132, 134)의 깊이는 비휘발성 메모리 소자의 단위셀 축소에 비례하여 결정된다. Then, as shown in FIG. 5, an insulating film pattern 115 that defines a region where the trench is to be formed is formed. The insulating layer pattern 115 may be formed by forming and then etching a photoresist pattern on the insulating layer 114. At this time, the semiconductor substrate 100 on both sides of the high concentration impurity region 122 is exposed by the insulating layer pattern 115. Next, a photoresist pattern (not shown) is removed and an oxide film SiO 2 116 is formed on the semiconductor substrate 100 exposed by the insulating film pattern 115. At this time, the oxide film 116 is formed by a thermal oxidation process and has a thickness of about 260 to 340 kPa. After the formation, the insulating film pattern 115 and the oxide film 116 formed on the semiconductor substrate 100 are removed. After the insulating film pattern 115 and the oxide film 116 are removed, the first trench 132 is buried in the semiconductor substrate 100 where the oxide film 116 is formed to a depth of about 130 to 170 되고 and the lower edge thereof has a round shape. The second trench 134 is formed. Therefore, bending is formed on both sides of the highly doped impurity region 122 of the semiconductor substrate 100. The depths of the trenches 132 and 134 formed according to the exemplary embodiment of the present invention are determined in proportion to the unit cell reduction of the nonvolatile memory device.

다음으로 도 6에 도시된 바와 같이, 제 1 트렌치(132)와 제 2 트렌치(134)가 형성된 반도체 기판(100)을 따라 컨포말하게 게이트 산화막(140)을 형성한다. 게이 트 산화막(140)은 SiO2막으로 두께는 약 300~500Å으로 형성된다. Next, as illustrated in FIG. 6, the gate oxide layer 140 is conformally formed along the semiconductor substrate 100 on which the first trenches 132 and the second trenches 134 are formed. Gate oxide film 140 is a SiO 2 film is formed to a thickness of about 300 ~ 500Å.

게이트 산화막(140)을 형성하고 나면 게이트 산화막(140) 상에 포토레지스트 패턴(미도시)을 형성한 다음 식각하여 반도체 기판(100)의 고농도 불순물 영역(122)을 노출시켜준다. 그리고나서 도 7에 도시된 바와 같이, 고농도 불순물 영역(122)이 노출된 반도체 기판(100) 상에 게이트 산화막(140)보다 얇은 두께의 터널 산화막(142)을 형성한다. 이 때, 터널 산화막(142)은 SiO2 또는 SiON으로 형성되며, 약 50~70Å의 두께를 갖는다. 터널 산화막(142)을 형성한 다음에 게이트 산화막(140) 상에 형성되었던 포토레지스터 패턴(미도시)을 제거한다. After the gate oxide layer 140 is formed, a photoresist pattern (not shown) is formed on the gate oxide layer 140 and then etched to expose the high concentration impurity region 122 of the semiconductor substrate 100. Then, as shown in FIG. 7, a tunnel oxide layer 142 having a thickness thinner than that of the gate oxide layer 140 is formed on the semiconductor substrate 100 where the high concentration impurity region 122 is exposed. At this time, the tunnel oxide film 142 is formed of SiO 2 or SiON, and has a thickness of about 50 to 70 Å. After the tunnel oxide layer 142 is formed, a photoresist pattern (not shown) formed on the gate oxide layer 140 is removed.

다음으로 도 8에 도시된 바와 같이, 터널 산화막(142) 및 게이트 산화막(140) 상에 제 1 도전막(152), 층간 절연막(154) 및 제 2 도전막(156)을 순차적으로 적층한다. 이 때, 제 1 도전막(152)과 제 2 도전막(156)은 폴리실리콘을 사용하며, 층간 절연막(154)은 SiO2 단일막 또는 ONO(Oxide/Nitride/Oxide)막을 사용한다. 그리고 이와 같이 적층된 구조물은 반도체 기판(100)에 형성된 제 1 트렌치(132)와 제 2 트렌치(134)의 형상을 따라 컨포말하게 형성된다.Next, as shown in FIG. 8, the first conductive layer 152, the interlayer insulating layer 154, and the second conductive layer 156 are sequentially stacked on the tunnel oxide layer 142 and the gate oxide layer 140. In this case, the first conductive film 152 and the second conductive film 156 use polysilicon, and the interlayer insulating film 154 uses a SiO 2 single film or an ONO (Oxide / Nitride / Oxide) film. The stacked structure is conformally formed along the shapes of the first trench 132 and the second trench 134 formed in the semiconductor substrate 100.

이와 같이 적층된 결과물에 메모리 트랜지스터(160)와 선택 트랜지스터(170)를 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고 평탄한 게이트 산화막(140)이 노출되도록 제 1 도전막(152), 층간 절연막(154) 및 제 2 도전막(156)을 식각하여 도 9에 도시된 바와 같이, 메모리 트랜지스터(160)와 선택 트랜지스터(170)를 동시에 형성한다. 따라서 메모리 트랜지스터(160)는 제 1 트렌치(132) 상 에 플로팅 게이트(152a), 층간 절연막(154) 및 컨트롤 게이트(156a)의 적층 구조로 형성된다. 그리고 선택 트랜지스터(170)는 제 2 트렌치(134) 상에 제 1 선택 게이트(152b), 층간 절연막(154), 제 2 선택 게이트(156b)의 적층 구조로 형성된다. The first conductive layer 152 and the interlayer insulating layer are formed on the stacked resultant to form a photoresist pattern (not shown) for forming the memory transistor 160 and the selection transistor 170 and to expose the flat gate oxide layer 140. The 154 and the second conductive layer 156 are etched to form the memory transistor 160 and the selection transistor 170 simultaneously as shown in FIG. 9. Therefore, the memory transistor 160 is formed in a stacked structure of the floating gate 152a, the interlayer insulating layer 154, and the control gate 156a on the first trench 132. The select transistor 170 is formed in a stacked structure of the first select gate 152b, the interlayer insulating layer 154, and the second select gate 156b on the second trench 134.

다음으로 포토레지스트 패턴(미도시)을 이온 주입 마스크로 이용하여 노출된 게이트 산화막(140) 상으로 불순물을 이온 주입한다. 따라서 반도체 기판(100)에 저농도 불순물 영역(124), 소스 영역(180) 및 드레인 영역(190)이 형성된다. Next, impurities are implanted into the exposed gate oxide layer 140 using a photoresist pattern (not shown) as an ion implantation mask. Therefore, the low concentration impurity region 124, the source region 180, and the drain region 190 are formed in the semiconductor substrate 100.

저농도 불순물 영역(124)은 메모리 트랜지스터(160)의 일측벽과 선택 트랜지스터(170)의 일측벽에 정렬되어 메모리 트랜지스터(160)와 선택 트랜지스터(170) 사이의 반도체 기판(100) 내에 위치한다. 그리고 고농도 불순물 영역(122)과 접하도록 형성되어 고농도 불순물 영역(122)과 함께 플로팅 정션 영역(120)을 형성한다. The low concentration impurity region 124 is aligned with one side wall of the memory transistor 160 and one side wall of the selection transistor 170 and is positioned in the semiconductor substrate 100 between the memory transistor 160 and the selection transistor 170. The high concentration impurity region 122 is formed to be in contact with the high concentration impurity region 122 to form the floating junction region 120.

그리고 소스 영역(180)과 드레인 영역(190)은 이후에 고농도 불순물을 추가로 도핑하여 이중 정셩 구조로 형성된다. In addition, the source region 180 and the drain region 190 are later formed by a double doping structure by further doping a high concentration of impurities.

후속 공정으로 메모리 트랜지스터(160)와 선택 트랜지스터(170) 상에 형성되었던 포토레지스트 패턴(미도시)을 제거한 다음, 메모리 트랜지스터(160)와 선택 트랜지스터(170) 측벽에 스페이서(200)를 형성한다. 그리고나서 결과물 전면에 절연막을 도포한 뒤 드레인 영역(190)을 노출시키는 콘택홀을 형성한 다음 도전 물질을 증착하여 비트 라인(210)을 형성함으로써 도 2에 도시된 바와 같은 비휘발성 메모리 소자를 완성한다. In a subsequent process, the photoresist pattern (not shown) formed on the memory transistor 160 and the select transistor 170 is removed, and then a spacer 200 is formed on sidewalls of the memory transistor 160 and the select transistor 170. Then, an insulating film is coated on the entire surface of the resultant, a contact hole for exposing the drain region 190 is formed, and then a conductive material is deposited to form a bit line 210, thereby completing the nonvolatile memory device as shown in FIG. do.

이와 같이 완성된 비휘발성 메모리 소자는 메모리 트랜지스터(160)와 선택 트랜지스터(170) 각각의 하부에 트렌치(132, 134)가 형성되어 있어 단위셀의 소스와 드레인 사이에 형성되는 채널이 트렌치들(132, 134)의 하부에 형성된다. 따라서 반도체 기판이 평탄할 때 형성되었던 비휘발성 메모리 소자의 채널 길이보다 증가된 채널 길이를 갖는다. 그러므로 비휘발성 메모리 소자의 단위셀을 축소하여도 채널 길이는 축소 전과 동일하게 유지시킬 수 있다. In the nonvolatile memory device formed as described above, trenches 132 and 134 are formed under each of the memory transistor 160 and the select transistor 170, so that channels formed between the source and the drain of the unit cell are formed in the trenches 132. , 134 is formed at the bottom. Thus, the semiconductor substrate has an increased channel length than that of the nonvolatile memory device that was formed when the semiconductor substrate was flat. Therefore, even if the unit cell of the nonvolatile memory device is reduced, the channel length can be kept the same as before the reduction.

이상, 본 발명의 일 실시예에서 트렌치들은 메모리 트랜지스터와 선택 트랜지스터 하부에 각각 형성되는 것으로 설명하였으나, 경우에 따라 메모리 트랜지스터 및 선택 트랜지스터 둘 중 하나의 하부에만 트렌치를 형성할 수 있을 것이다. As described above, the trenches are formed under the memory transistor and the select transistor, respectively. However, in some cases, the trench may be formed under only one of the memory transistor and the select transistor.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention belongs may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. You will understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같이 본 발명의 비휘발성 메모리 소자 및 그 제조 방법에 따르면 메모리 트랜지스터 및 선택 트랜지스터 각각의 하부에 트렌치를 형성함으로써 비휘발성 메모리 소자의 채널 길이를 증가시킬 수 있다. As described above, according to the nonvolatile memory device and the method of manufacturing the same, the channel length of the nonvolatile memory device may be increased by forming trenches under each of the memory transistor and the selection transistor.

따라서 비휘발성 메모리 소자의 고집적화에 따른 단위 셀의 축소로 인해 채널 길이가 감소되어 비휘발성 메모리 소자의 특성이 저하되는 것을 억제할 수 있다는 장점이 있다. Therefore, the channel length is reduced due to the reduction of the unit cell due to the high integration of the nonvolatile memory device, thereby reducing the characteristics of the nonvolatile memory device.

Claims (10)

반도체 기판에 소정 깊이로 매몰되어 형성된 제 1 트렌치 및 제 2 트렌치;A first trench and a second trench formed by being buried in a semiconductor substrate at a predetermined depth; 상기 반도체 기판과 절연되고 상기 제 1 트렌치 상에 컨포말하게 형성된 메모리 트랜지스터;A memory transistor insulated from the semiconductor substrate and conformally formed on the first trench; 상기 제 1 트렌치와 상기 제 2 트렌치 사이에 위치하고, 상기 메모리 트랜지스터와 상기 반도체 기판 사이에 개재된 터널 산화막;A tunnel oxide layer disposed between the first trench and the second trench and interposed between the memory transistor and the semiconductor substrate; 상기 메모리 트랜지스터와 이격되고, 상기 반도체 기판과 절연되어 상기 제 2 트렌치 상에 컨포말하게 형성된 선택 트랜지스터;A selection transistor spaced apart from the memory transistor and insulated from the semiconductor substrate and conformally formed on the second trench; 상기 제 1 트렌치와 상기 제 2 트렌치 사이에 위치하고, 상기 터널 산화막 하부의 상기 반도체 기판 내에 형성된 플로팅 정션 영역; A floating junction region disposed between the first trench and the second trench and formed in the semiconductor substrate under the tunnel oxide film; 상기 플로팅 정션 영역과 이격되며 상기 메모리 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 소스 영역; 및 A source region spaced apart from the floating junction region and aligned with one side wall of the memory transistor and formed in the semiconductor substrate; And 상기 플로팅 정션 영역과 이격되며 상기 선택 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 드레인 영역을 포함하는 비휘발성 메모리 소자. And a drain region spaced apart from the floating junction region and aligned with one side wall of the selection transistor and formed in the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 트렌치 또는 상기 제 2 트렌치는 하단 가장자리가 라운드 형태를 갖는 비휘발성 메모리 소자.The first trench or the second trench is a non-volatile memory device having a rounded bottom edge. 제 2 항에 있어서,The method of claim 2, 상기 제 1 트렌치 또는 상기 제 2 트렌치는 약 130 ~ 170Å의 깊이로 형성된 비휘발성 메모리 소자.And the first trench or the second trench are formed to a depth of about 130 to 170 microns. 제 1 항에 있어서, The method of claim 1, 상기 제 1 트렌치 하부에는 상기 메모리 트랜지스터의 채널 영역이 형성되고, 상기 제 2 트렌치 하부에는 상기 선택 트랜지스터의 채널 영역이 형성되는 비휘발성 메모리 소자.The channel region of the memory transistor is formed under the first trench, and the channel region of the selection transistor is formed under the second trench. 제 1 항에 있어서,The method of claim 1, 상기 메모리 트랜지스터는 플로팅 게이트, 층간 절연막 및 컨트롤 게이트의 적층 구조로 형성된 비휘발성 메모리 소자.The memory transistor is formed of a stacked structure of a floating gate, an interlayer insulating film, and a control gate. 제 1 항에 있어서,The method of claim 1, 상기 선택 트랜지스터는 제 1 선택 게이트, 층간 절연막 및 제 2 선택 게이트의 적층 구조로 형성된 비휘발성 메모리 소자. The selection transistor is formed of a stacked structure of a first selection gate, an interlayer insulating film, and a second selection gate. 반도체 기판 내에 불순물을 도핑하여 고농도 불순물 영역을 형성하는 단계;Doping impurities into the semiconductor substrate to form a high concentration impurity region; 상기 고농도 불순물 영역 양측에 소정 깊이로 매몰된 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;Forming first trenches and second trenches buried to a predetermined depth on both sides of the high concentration impurity region; 상기 제 1 트렌치 상에 상기 반도체 기판과 절연되게 위치하는 메모리 트랜지스터와 상기 제 2 트렌치 상에 상기 반도체 기판과 절연되게 위치하는 선택 트랜지스터를 형성하는 단계; 및Forming a memory transistor insulated from the semiconductor substrate on the first trench and a select transistor insulated from the semiconductor substrate on the second trench; And 상기 메모리 트랜지스터의 일측벽과 상기 선택 트랜지스터의 일측벽에 정렬되어 상기 메모리 트랜지스터와 상기 선택 트랜지스터 사이에 위치하는 저농도 불순물 영역과, 상기 메모리 트랜지스터의 타측벽에 정렬되는 소스 영역과 상기 선택 트랜지스터의 타측벽에 정렬되는 드레인 영역을 상기 반도체 기판 내에 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. A low concentration impurity region aligned between one side wall of the memory transistor and one side wall of the selection transistor and positioned between the memory transistor and the selection transistor, a source region aligned with the other side wall of the memory transistor, and the other side wall of the selection transistor Forming a drain region in the semiconductor substrate, the drain region being aligned with the substrate. 제 7 항에 있어서, 상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계는,The method of claim 7, wherein the forming of the first trench and the second trench, 상기 고농도 불순물 영역 양측의 상기 반도체 기판 상에 상기 제 1 트렌치 및 상기 제 2 트렌치를 정의하는 절연막 패턴을 형성하는 단계;Forming an insulating layer pattern defining the first trench and the second trench on the semiconductor substrate on both sides of the high concentration impurity region; 상기 절연막 패턴에 의해 노출된 상기 반도체 기판에 산화막을 형성하는 단계; 및Forming an oxide film on the semiconductor substrate exposed by the insulating film pattern; And 상기 반도체 기판에 형성된 상기 산화막 및 상기 절연막 패턴을 제거하여 상기 제 1 트렌치 및 상기 제 2 트렌치를 완성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. And removing the oxide layer and the insulating layer pattern formed on the semiconductor substrate to complete the first trench and the second trench. 제 8 항에 있어서,The method of claim 8, 상기 산화막을 형성하는 단계는 열산화 공정에 의해 상기 산화막을 형성하는 비휘발성 메모리 소자 제조 방법.The forming of the oxide film may include forming the oxide film by a thermal oxidation process. 제 7 항에 있어서, 상기 메모리 트랜지스터 및 상기 선택 트랜지스터를 형성하는 단계는,The method of claim 7, wherein the forming of the memory transistor and the selection transistor, 상기 제 1 트렌치 및 상기 제 2 트렌치가 형성된 상기 반도체 기판 상에 게이트 산화막을 컨포말하게 형성하는 단계;Conformally forming a gate oxide film on the semiconductor substrate on which the first trench and the second trench are formed; 상기 고농도 불순물 영역이 노출되도록 상기 게이트 산화막을 식각한 다음 상기 게이트 산화막보다 얇은 터널 산화막을 형성하는 단계;Etching the gate oxide layer to expose the high concentration impurity region and then forming a tunnel oxide layer thinner than the gate oxide layer; 상기 결과물 전면에 제 1 도전막, 층간 절연막 및 제 2 도전막을 컨포말하게 순착적으로 적층하는 단계; 및Conformally and sequentially depositing a first conductive film, an interlayer insulating film, and a second conductive film on the entire surface of the resulting product; And 상기 게이트 산화막이 노출되도록 상기 결과물을 식각하여 상기 제 1 트렌치와 상기 고농도 불순물 영역 상에 위치하는 상기 메모리 트랜지스터 및 상기 제 2 트렌치 상에 위치하는 상기 선택 트랜지스터를 완성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.Etching the resultant to expose the gate oxide layer to complete the memory transistor positioned on the first trench and the high concentration impurity region and the select transistor positioned on the second trench. Manufacturing method.
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