KR100958627B1 - Flash memory device and method for manufacturing the device - Google Patents

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Abstract

플래시 메모리 소자 및 그의 제조 방법이 개시된다. 이 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계와, 식각된 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계와, 제1 폴리 실리콘을 전면 식각하여 게이트 산화막의 측변에 스페이서 형태로 플로팅 게이트를 형성하는 단계와, 플로팅 게이트를 포함하여 반도체 기판의 전면에 유전체층을 형성하는 단계와, 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계와, 게이트 산화막과 플로팅 게이트를 노출시키는 제어 게이트 마스크를 식각 마스크로 이용하여 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 셀의 커플링 비를 증가시키므로, 플래시 메모리 소자의 고 전압 소자 영역을 마진 있게 사용할 수 있도록 하고, 전압 승압 회로 같은 각종 회로가 차지하는 면적을 줄일 수 있어 전체 설계 면적을 감소시켜 칩 사이즈를 줄일 수 있도록 하고, 플로팅 게이트의 형성을 위한 마스크 공정을 단순화시킬 수 있는 효과를 갖는다.A flash memory device and a method of manufacturing the same are disclosed. The method includes etching a semiconductor substrate defined by an isolation region and an active region by a photolithography and etching process to form a gate oxide film, depositing first polysilicon on the entire upper surface of the etched semiconductor substrate, Forming a floating gate in the form of a spacer on the side of the gate oxide layer by etching the entire first polysilicon; forming a dielectric layer on the entire surface of the semiconductor substrate including the floating gate; and forming the second polysilicon on the dielectric layer And forming a control gate by etching the second polysilicon and the dielectric layer by using a control gate mask that exposes the gate oxide layer and the floating gate as an etch mask. Therefore, by increasing the coupling ratio of the cell, it is possible to marginally use the high-voltage device region of the flash memory device, and to reduce the area occupied by various circuits such as voltage boosting circuits, thereby reducing the overall design area and reducing the chip size. And the effect of simplifying the mask process for the formation of the floating gate.

플래시 메모리 소자, 커플링 비, 플로팅 게이트, 게이트 산화막, 제어 게이트 Flash memory devices, coupling ratios, floating gates, gate oxides, control gates

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and method for manufacturing the device}Flash memory device and method for manufacturing the same

본 발명은 반도체 소자에 관한 것으로서, 특히 플래시 메모리(flash memory) 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to flash memory devices and methods of manufacturing the same.

플래시 메모리(flash memory) 소자는 프로그래밍과 자외선에 의한 소거 특성을 갖는 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거의 특성을 구비한 이이피롬(EEPROM:Electrically Erasable and Programmable ROM)으로 구분되어 진다. EEPROM은 전기적으로 데이터의 프로그래밍과 소거가 가능하고, 시스템에 실장된 채로 용이하게 데이터의 고쳐 쓰기가 가능하기 때문에 시스템 측면에서 널리 사용되고 있다. EEPROM은 크게 바이트(byte) 소거형과 플래시형이 있으며, 플래시 형은 핫-일렉트론 주입형과 F-N(Fowler-Nordgein) 전류형으로 나뉘어진다.Flash memory devices are divided into EPROM (programming and ultraviolet erasing) and EEPROM (Electrically Erasable and Programmable ROM) having electrical programming and erasing. EEPROMs are widely used in terms of systems because they can be programmed and erased electrically and can be easily rewritten while being mounted in the system. EEPROM is largely divided into byte erasing type and flash type, and flash type is divided into hot-electron injection type and Fowler-Nordgein current type.

도 1은 일반적인 플래시 메모리 소자의 셀 어레이의 배치도(layout)로서, 소자 분리막(STI:Shallow Trench Isolation)(14), 활성 영역(16), 플로팅 게이트(floating gate)(18), 제어 게이트(control gate)(20) 및 드레인 콘텍(drain contact)(22)으로 구성된다. 참조부호 10과 12는 각각 워드 라인(10)(WL:Word Line) 방향과 비트 라인(BL:Bit Line) 방향을 나타낸다.FIG. 1 is a layout of a cell array of a typical flash memory device, which includes a shallow trench isolation (STI) 14, an active region 16, a floating gate 18, and a control gate. a gate 20 and a drain contact 22. Reference numerals 10 and 12 denote word line 10 (WL) direction and bit line (BL) direction, respectively.

EEPROM은 일반적으로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과 제어 게이트(20), 플로팅 게이트(18)와 두 게이트 사이를 격리시키는 절연체 즉, 유전체층으로서 이루어진다.An EEPROM is typically a transistor, realizing one bit of storage. The flash memory device having the above characteristics is formed as an insulator, that is, a dielectric layer that isolates the tunnel oxide film of the thin film formed on the silicon substrate, the control gate 20, the floating gate 18, and the two gates.

프로그래밍과 소거에 필요한 전압은 플로팅 게이트(18)에 인가되는 전압인 데, 제어 게이트(20)에 인가되는 전압의 커플링 비만큼 플로팅 게이트(18)에 전압이 인가된다. 따라서, 제어 게이트(20)에 인가되는 초기 전압은 프로그래밍과 소거에 필요한 전압보다 더 높아야 한다. 이때, 제어 게이트(20)에 인가되는 전압에 대해 플로팅 게이트(18)에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 바, 커플링 비가 증가될수록 프로그램의 효율이 증가된다. 커플링 비를 높이기 위한 다양한 방법들이 제시되어 있는데, 플로팅 게이트(18)와 제어 게이트(20) 사이의 면적을 넓힐수록 커플링 비가 증가한다고 볼 수 있다.The voltage required for programming and erasing is a voltage applied to the floating gate 18. The voltage is applied to the floating gate 18 by a coupling ratio of the voltage applied to the control gate 20. Therefore, the initial voltage applied to the control gate 20 should be higher than the voltage required for programming and erasing. In this case, the ratio of the voltage applied to the floating gate 18 with respect to the voltage applied to the control gate 20 is called a coupling ratio. As the coupling ratio increases, the efficiency of the program increases. Various methods for increasing the coupling ratio have been proposed, and as the area between the floating gate 18 and the control gate 20 increases, the coupling ratio increases.

종래의 단순 적층식 구조의 플래시 메모리 셀은 낮은 커플링 비에 의하여 고전압 프로그램 방식을 사용한다. 이 방식은, 낮은 전압을 프로그램 전압 및 소거 전압으로 승격시키는 고전압 소자를 부가적으로 요구한다. 따라서, 전압 승압 회로가 필수적으로 요구되어 전체 칩 사이즈를 증가시키는 문제점을 갖는다.Conventional flash memory cells of a simple stacked structure use a high voltage program method due to a low coupling ratio. This approach additionally requires high voltage devices that promote low voltages to program and erase voltages. Therefore, a voltage boosting circuit is indispensable and has a problem of increasing the overall chip size.

한편, 질화막을 하드 마스크로 사용하는 추가적인 패터닝 공정으로 플로팅 게이트를 형성하여 커플링 비를 증가시키는 방법이 있으나, 이 방법은 생산성 향상 측면에서 단점을 가진다.On the other hand, there is a method of increasing the coupling ratio by forming a floating gate as an additional patterning process using a nitride film as a hard mask, but this method has a disadvantage in terms of productivity.

본 발명이 이루고자 하는 기술적 과제는, 커플링 비를 증가시키고 칩 사이즈를 줄일 수 있는 플래시 메모리 소자 및 그의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a flash memory device capable of increasing the coupling ratio and reducing the chip size and a method of manufacturing the same.

상기 과제를 이루기 위한 본 발명에 의한 플래시 메모리 소자의 제조 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 반도체 기판의 상부 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계; 상기 소자 분리막을 포함하는 상기 반도체 기판의 전면에 산화막을 형성하는 단계; 상기 소자분리막 및 산화막을 포함한 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계; 상기 제1 폴리 실리콘을 전면 식각하여 상기 게이트 산화막의 측벽에 스페이서 형태로 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함하여 상기 반도체 기판의 전면에 유전체층을 형성하는 단계; 상기 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계; 상기 게이트 산화막과 상기 플로팅 게이트 및 플로팅 게이트 근처의 유전체층의 일부를 덮는 제어 게이트 마스크를 식각 마스크로 이용하여, 노출된 상기 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하며, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a flash memory device, the method comprising: forming a gate oxide layer by etching a semiconductor substrate defined by an isolation region and an active region by a photolithography and an etching process; Forming an insulating film on an entire upper surface of the semiconductor substrate including the gate oxide film; Selectively etching the insulating layer to form an isolation layer in the isolation region; Forming an oxide film on an entire surface of the semiconductor substrate including the device isolation film; Depositing first polysilicon on the entire upper surface of the semiconductor substrate including the device isolation layer and the oxide film; Etching the first poly silicon to form a floating gate in the form of a spacer on sidewalls of the gate oxide layer; Forming a dielectric layer on an entire surface of the semiconductor substrate including the floating gate; Forming a second polysilicon on top of the dielectric layer; Etching the exposed second polysilicon and the dielectric layer to form a control gate by using the gate oxide film and a control gate mask covering a portion of the dielectric layer near the floating gate and the floating gate as an etching mask, The oxide film is characterized in that the thickness of the oxide film formed on the upper portion of the device isolation film is thinner than the thickness of the oxide film formed on the semiconductor substrate.

상기 다른 과제를 이루기 위한 본 발명에 의한 플래시 메모리 소자는, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 식각하여 요철 모양으로 돌출되어 형성된 게이트 산화막; 상기 게이트 산화막들 사이의 상기 소자 분리 영역에 형성된 소자 분리막; 상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 형성된 산화막; 상기 산화막을 포함한 게이트 산화막의 측벽에 스페이서 모양으로 형성된 플로팅 게이트; 상기 게이트 산화막과 상기 플로팅 게이트의 상부에만 선택적으로 형성된 유전체층; 및 상기 유전체층의 상부에만 선택적으로 형성된 제어 게이트를 구비하며, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 한다.According to another aspect of the present invention, there is provided a flash memory device including: a gate oxide film formed by etching a semiconductor substrate defined as an isolation region and an active region to protrude into an uneven shape; An isolation layer formed in the isolation region between the gate oxide layers; An oxide film formed on an entire surface of the semiconductor substrate including the gate oxide film; A floating gate formed in a spacer shape on sidewalls of the gate oxide film including the oxide film; A dielectric layer selectively formed only over the gate oxide layer and the floating gate; And a control gate selectively formed only over the dielectric layer, wherein the oxide film is characterized in that the thickness of the oxide film formed on the device isolation film is thinner than the thickness of the oxide film formed on the semiconductor substrate.

본 발명에 의한 플래시 메모리 소자 및 그의 제조 방법은 플로팅 게이트와 제어 게이트를 단순히 적층하는 구조로 인해 낮은 커플링 비를 가지므로 고 전압 프로그램 방식을 요망하는 종래의 방식에 대비하여, 터널 산화막의 측부에 스페이서 형태로 플로팅 게이트를 형성하여 제어 게이트와 접촉하는 면적을 증가시켜 셀의 커플링 비를 증가시키므로, 저 전압이 제어 게이트에 인가되는 상황에서도 플로팅 게이트에 전자 주입 및 소거를 용이하게 하도록 하여 플래시 메모리 소자의 고 전압 소자 영역을 마진 있게 사용할 수 있도록 하고, 낮은 전압을 제어 게이트에 인가하여도 되므로 높은 전압을 형성하기 위한 전압 승압 회로 같은 각종 회로가 차지하는 면적을 줄일 수 있어 전체 설계 면적을 감소시켜 칩 사이즈를 줄일 수 있도록 하고, 플로팅 게이트를 형성하기 위해 별도의 마스크 공정을 요구하는 종래와 달리 플로팅 게이트를 스페이서의 형태로 형성하므로 플로팅 게이트의 형성을 위한 마스크 공정을 단순화시킬 수 있는 효과를 갖는다.The flash memory device and the method of manufacturing the same according to the present invention have a low coupling ratio due to the structure of simply stacking the floating gate and the control gate. By forming a floating gate in the form of a spacer, the area in contact with the control gate is increased to increase the coupling ratio of the cell, thereby facilitating electron injection and erasure in the floating gate even when a low voltage is applied to the control gate. The high-voltage device area of the device can be used marginally, and a low voltage can be applied to the control gate, thereby reducing the area occupied by various circuits such as voltage boosting circuits to form a high voltage, thereby reducing the overall design area and reducing the chip. To reduce the size of the floating gay Unlike the prior art, which requires a separate mask process to form the gate, the floating gate is formed in the form of a spacer, thereby simplifying the mask process for forming the floating gate.

이하, 본 발명에 의한 플래시 메모리(flash memory) 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, embodiments of a method of manufacturing a flash memory device according to the present invention will be described with reference to the accompanying drawings.

도 2 (a) 내지 도 13 (b)들은 본 발명의 실시예에 의한 플래시 메모리 소자의 공정 단면도들을 나타낸다. 각 도면에서, (a)는 도 1에 도시된 비트 라인(BL)(12)과 평행한 Y축 방향으로 절취한 후 X축에서 바라본 단면도를 나타내고, (b)는 워드 라인(WL)(10)과 평행한 X축 방향으로 절취한 후 Y축에서 바라본 단면도를 나타낸다.2 (a) to 13 (b) show cross-sectional views of a flash memory device according to an embodiment of the present invention. In each figure, (a) shows a cross-sectional view taken from the X-axis after cutting in the Y-axis direction parallel to the bit line (BL) 12 shown in Fig. 1, (b) shows the word line (WL) 10 The cross-sectional view seen from the Y-axis after cutting in the X-axis direction parallel to) is shown.

도 2 (a) 및 (b)를 참조하면, 실리콘 반도체 기판(40 및 42)은 활성 영역(40)과 소자 분리 영역(42)으로 정의되어 있다.Referring to FIGS. 2A and 2B, the silicon semiconductor substrates 40 and 42 are defined as the active region 40 and the device isolation region 42.

도 3 (a) 및 (b)를 참조하면, 반도체 기판(40 및 42)을 사진 및 식각 공정에 의해 식각하여 게이트 산화막(50)을 반도체 기판(40A 및 42A)의 자체에 형성한다. 즉, 도 2 (a) 및 (b)에 도시된 반도체 기판(40 및 42) 상에 게이트 산화막(50)이 형성될 영역을 노출시키는 제1 마스크 패턴(미도시)을 형성하고, 제1 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(40 및 42)을 식각하여 게이트 산화막(50)을 형성한 후, 제1 마스크 패턴을 애슁(ashing)에 의해 제거한다. 게이트 산화막(50)은 플래시 메모리의 터널 산화막에 해당한다.Referring to FIGS. 3A and 3B, the semiconductor substrates 40 and 42 are etched by a photographic and etching process to form a gate oxide film 50 on the semiconductor substrates 40A and 42A itself. That is, a first mask pattern (not shown) is formed on the semiconductor substrates 40 and 42 illustrated in FIGS. 2A and 2B to expose a region where the gate oxide film 50 is to be formed, and the first mask is formed. After the semiconductor substrates 40 and 42 are etched using the pattern as an etch mask to form the gate oxide film 50, the first mask pattern is removed by ashing. The gate oxide film 50 corresponds to the tunnel oxide film of the flash memory.

도 4 (a) 및 (b)를 참조하면, 게이트 산화막(50)을 형성한 후, 식각된 반도체 기판(40A 및 42A)의 상부 전면에 절연막(60)을 증착하여 형성한다. 예를 들어, 절연막(60)은 패드(pad) 산화막(oxide)(64)과 질화막(nitride)(62)으로 이루어질 수 있다. 이 경우, 식각된 반도체 기판(40A 및 42A)의 상부 전면에 패드 산화막(64)을 먼저 형성한 후, 패드 산화막(64)의 상부 전면에 질화막(62)을 형성한다.Referring to FIGS. 4A and 4B, after forming the gate oxide film 50, an insulating film 60 is formed on the entire upper surface of the etched semiconductor substrates 40A and 42A. For example, the insulating layer 60 may be formed of a pad oxide 64 and a nitride 62. In this case, the pad oxide film 64 is first formed on the entire upper surface of the etched semiconductor substrates 40A and 42A, and then the nitride film 62 is formed on the entire upper surface of the pad oxide film 64.

도 5 (a) 및 (b)를 참조하면, 절연막(60)과 반도체 기판(40A 및 42B)을 선택적으로 식각하여 소자 분리 영역에 트렌치(trench)(또는, moat)(70)를 형성한다. 즉, 도 4 (a) 및 (b)에 도시된 절연막(60) 상에 트렌치(70)가 형성된 영역을 노출 시키는 제2 마스크 패턴(미도시)을 형성하고, 제2 마스크 패턴을 식각 마스크로 이용하여 절연막(60)과 반도체 기판(40A 및 42A)을 식각하여 트렌치(70)를 형성한 후, 제2 마스크 패턴을 애슁에 의해 제거한다.Referring to FIGS. 5A and 5B, the insulating film 60 and the semiconductor substrates 40A and 42B are selectively etched to form trenches (or moats) 70 in the device isolation regions. That is, a second mask pattern (not shown) is formed on the insulating layer 60 shown in FIGS. 4A and 4B to expose a region where the trench 70 is formed, and the second mask pattern is used as an etching mask. After the insulating film 60 and the semiconductor substrates 40A and 42A are etched to form the trench 70, the second mask pattern is removed by ashing.

도 6 (a) 및 (b)를 참조하면, 트렌치(50)를 포함한 절연막(60)의 상부 전면에 절연 물질(80)을 갭필한다. 여기서, 절연 물질(80)은 HDP-USG(High Density Plasma - Undoped Silicate Glass) 등이 될 수 있다. 이후, 도 7 (a) 및 (b)에 도시된 바와 같이, 화학 기계적 평탄화(CMP:Chemical Mechanical Polarization) 공정에 의해 절연 물질(80)을 질화막(62)의 상부 면이 드러날 때까지 연마하여 소자 분리막(80B)을 형성한다.Referring to FIGS. 6A and 6B, an insulating material 80 is gap-filled on the entire upper surface of the insulating film 60 including the trench 50. Here, the insulating material 80 may be HDP-USG (High Density Plasma-Undoped Silicate Glass). Subsequently, as illustrated in FIGS. 7A and 7B, the insulating material 80 is polished by a chemical mechanical polarization (CMP) process until the upper surface of the nitride film 62 is exposed. The separator 80B is formed.

이후, 도 8 (a) 및 (b)에 도시된 바와 같이, 소자 분리막(80B)을 형성한 후에, 절연막(60)과, 절연막(60)의 상부에 형성된 절연 물질(80A)을 예를 들면 습식 식각 공정으로 제거한다. 이 경우, 소자 분리막(80B)은 그의 상부 일부 표면이 동시에 식각되어 리세스(recess)(81)를 갖는다. 이후, 반도체 기판(40A 및 42B)의 상부 전면에 이온을 1차적으로 주입하여 웰(92)을 형성한다. 또한, 게이트 산화막(50)에 선택적으로 이온을 2차적으로 주입하여 문턱 전압(Vth)을 위한 이온 주입 영역(90)을 형성한다. 이온 주입 영역(90)은 게이트 산화막(50)의 표면 근처를 따라 형성된다.Subsequently, as shown in FIGS. 8A and 8B, after the device isolation film 80B is formed, the insulating film 60 and the insulating material 80A formed on the insulating film 60 are, for example, illustrated. Removed by wet etching process. In this case, the device isolation film 80B has a recess 81 in which a portion of its upper surface is etched at the same time. Thereafter, ions are first implanted into the entire upper surface of the semiconductor substrates 40A and 42B to form the wells 92. In addition, the ion implantation region 90 for the threshold voltage Vth is formed by selectively implanting ions into the gate oxide film 50. The ion implantation region 90 is formed along the surface of the gate oxide film 50.

이후, 도 9 (a) 및 (b)에 도시된 바와 같이, 소자 분리막(80C)을 포함하는 반도체 기판(40A 및 42B)의 전면에 산화막(100)을 형성한다. 소자 분리막(80C)의 상부에 형성되는 산화막(100)의 두께(d2)는 반도체 기판(40A 및 42B) 상에 형성되 는 산화막(100)의 두께(d1)보다 얇다. 또는, 도 9 (a) 및 (b)에 도시된 바와 달리, 산화막(100)은 소자 분리막(80C)의 상부에는 형성되지 않을 수도 있다.Thereafter, as illustrated in FIGS. 9A and 9B, the oxide film 100 is formed on the entire surface of the semiconductor substrates 40A and 42B including the device isolation film 80C. The thickness d2 of the oxide film 100 formed on the device isolation film 80C is thinner than the thickness d1 of the oxide film 100 formed on the semiconductor substrates 40A and 42B. Alternatively, unlike FIG. 9A and FIG. 9B, the oxide film 100 may not be formed on the device isolation layer 80C.

각 도면에서, (b)도는 플로팅 게이트를 걸치면서 X축 방향으로 절취한 공정 단면도를 나타내는 반면, 도 10 (b)는 플로팅 게이트를 걸치지 않으면서 X축 방향으로 절취한 공정 단면도를 나타낸다. 도 10 (a) 및 (b)를 참조하면, 산화막(100)을 형성한 후에, 플로팅 게이트를 독립적으로 형성하기 위해, 반도체 기판(40A 및 42B)을 비트 라인(BL) 방향으로 식각한다.In each figure, (b) shows the process cross section cut | disconnected in the X-axis direction across a floating gate, while FIG. Referring to FIGS. 10A and 10B, after the oxide film 100 is formed, the semiconductor substrates 40A and 42B are etched in the bit line BL direction to independently form the floating gate.

이후, 도 11 (a) 및 (b)를 참조하면, 산화막(100)의 전면에 제1 폴리 실리콘(polysilicon)(미도시)을 증착한다. 이후, 제1 폴리 실리콘을 전면 식각(blanket etch)하여 게이트 산화막(50)의 측면에 스페이서 형태로 플로팅 게이트(110)를 형성한다.Subsequently, referring to FIGS. 11A and 11B, a first polysilicon (not shown) is deposited on the entire surface of the oxide film 100. Thereafter, the first polysilicon is etched to form a floating gate 110 in the form of a spacer on the side surface of the gate oxide layer 50.

도 12 (a) 및 (b)에 도시된 바와 같이, 플로팅 게이트(110)를 포함하여 반도체 기판(40A 및 42B)의 전면에 유전체 층(120)을 형성한다. 산화막-질화막-산화막(ONO:Oxide-Nitride-Oxide)의 형태로 유전체 층(120)을 형성할 수 있다. 후속하여, 논리 소자 공정을 수행할 수 있다.As shown in FIGS. 12A and 12B, the dielectric layer 120 is formed on the entire surface of the semiconductor substrates 40A and 42B including the floating gate 110. The dielectric layer 120 may be formed in the form of an oxide-nitride-oxide (ONO: Oxide-Nitride-Oxide). Subsequently, a logic device process can be performed.

도 13 (a) 및 (b)를 참조하면, 유전체 층(120)의 상부에 제2 폴리 실리콘(미도시)을 형성한다. 이후, 게이트 산화막(50), 플로팅 게이트(110) 및 플로팅 게이트(110) 근처의 유전체 층(120)의 일부를 덮는 제어 게이트 마스크(미도시)를 제3 마스크 패턴으로 이용하여, 노출된 층들을 식각하여 제어 게이트(130)를 형성한 후, 제3 마스크 패턴을 애슁에 의해 제거한다.Referring to FIGS. 13A and 13B, a second polysilicon (not shown) is formed on the dielectric layer 120. The exposed layers are then used as a third mask pattern using a control gate mask (not shown) that covers the gate oxide film 50, the floating gate 110, and a portion of the dielectric layer 120 near the floating gate 110. After etching to form the control gate 130, the third mask pattern is removed by ashing.

이하, 본 발명에 의한 플래시 메모리 소자의 실시예를 첨부한 도 13 (a) 및 (b)를 참조하여 다음과 같이 설명한다.Hereinafter, with reference to Figs. 13 (a) and (b) to which an embodiment of a flash memory device according to the present invention is attached, it will be described as follows.

도 13 (a) 및 (b)를 참조하면, 플래시 메모리 소자의 게이트 산화막(50)은 소자 분리 영역과 활성 영역으로 정의된 반도체 기판(40 및 42)을 식각하여 요철 모양으로 돌출되어 형성되어 있다.Referring to FIGS. 13A and 13B, the gate oxide layer 50 of the flash memory device is formed to protrude in a concave-convex shape by etching the semiconductor substrates 40 and 42 defined as device isolation regions and active regions. .

소자 분리막(80C)은 게이트 산화막들(50) 사이의 소자 분리 영역에 형성되어 있으며, 산화막(100)은 플로팅 게이트(110)와 게이트 산화막(50)의 사이, 플로팅 게이트(110)와 반도체 기판(40A 및 42B)의 사이, 유전체 층(120)와 반도체 기판(40A 및 42B)의 사이 및 유전체 층(120)과 소자 분리막(80C)의 사이에 형성되어 있다.The device isolation layer 80C is formed in the device isolation region between the gate oxide films 50, and the oxide film 100 is disposed between the floating gate 110 and the gate oxide film 50, and the floating gate 110 and the semiconductor substrate ( It is formed between 40A and 42B, between dielectric layer 120 and semiconductor substrates 40A and 42B, and between dielectric layer 120 and device isolation film 80C.

이때, 플로팅 게이트(110)는 게이트 산화막(50)의 측벽에 스페이서 모양으로 형성되어 있으며, 유전체 층(120)은 산화막(100)을 통해 게이트 산화막(50)과 플로팅 게이트(110)의 상부에 형성되어 있다. 제어 게이트(130)는 유전체 층(120)을 통해 플로팅 게이트(110)의 상부에 형성되어 있다.In this case, the floating gate 110 is formed in a spacer shape on the sidewall of the gate oxide film 50, and the dielectric layer 120 is formed on the gate oxide film 50 and the floating gate 110 through the oxide film 100. It is. The control gate 130 is formed on the floating gate 110 through the dielectric layer 120.

도 3 (a) 및 (b)에 도시된 게이트 산화막(50)을 높게 형성할 수록, 게이트 산화막(50)의 측부에 스페이서 형태로 형성되는 플로팅 게이트(110)와 제어 게이트(130)간의 접촉 면적이 증가하여 커플링 비가 더욱 증가될 수 있다. 그러나, 게이트 산화막(50)을 높게 형성할 경우, 추후 소자 분리막(80C)을 형성하기 어려울 수 있다. 따라서, 소자 분리막(80C)을 용이하게 형성할 수 있는 범위 내에서 게이트 산화막(50)을 가능한 최대한 높게 형성하여 커플링 비를 최대로 증가시킬 수 있 다.As the gate oxide film 50 shown in FIGS. 3A and 3B is formed higher, the contact area between the floating gate 110 and the control gate 130 formed in the form of a spacer on the side of the gate oxide film 50 is increased. This increase allows the coupling ratio to be further increased. However, when the gate oxide film 50 is formed high, it may be difficult to form the device isolation film 80C later. Therefore, the coupling ratio can be increased to the maximum by forming the gate oxide film 50 as high as possible within the range in which the device isolation film 80C can be easily formed.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 일반적인 플래시 메모리 소자의 셀 어레이의 배치도(layout)1 is a layout of a cell array of a typical flash memory device

도 2 (a) 내지 도 13 (b)들은 본 발명의 실시예에 의한 플래시 메모리 소자의 공정 단면도들을 나타낸다.2 (a) to 13 (b) show cross-sectional views of a flash memory device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

40, 42 : 반도체 기판 50 : 게이트 산화막40, 42: semiconductor substrate 50: gate oxide film

60 : 절연막 80C : 소자 분리막60: insulating film 80C: device isolation film

90 : 이온 주입 영역 92 : 웰90 ion implantation region 92 well

100 : 산화막 110 : 플로팅 게이트100: oxide film 110: floating gate

120 : 유전체 막 130 : 제어 게이트120 dielectric film 130 control gate

Claims (9)

소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계;Etching the semiconductor substrate defined by the device isolation region and the active region by a photolithography and etching process to form a gate oxide film; 상기 게이트 산화막을 포함한 반도체 기판의 상부 전면에 절연막을 형성하는 단계;Forming an insulating film on an entire upper surface of the semiconductor substrate including the gate oxide film; 상기 절연막을 선택적으로 식각하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계; Selectively etching the insulating layer to form an isolation layer in the isolation region; 상기 소자 분리막을 포함하는 상기 반도체 기판의 전면에 산화막을 형성하는 단계;Forming an oxide film on an entire surface of the semiconductor substrate including the device isolation film; 상기 소자분리막 및 산화막을 포함한 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계;Depositing first polysilicon on the entire upper surface of the semiconductor substrate including the device isolation layer and the oxide film; 상기 제1 폴리 실리콘을 전면 식각하여 상기 게이트 산화막의 측벽에 스페이서 형태로 플로팅 게이트를 형성하는 단계;Etching the first poly silicon to form a floating gate in the form of a spacer on sidewalls of the gate oxide layer; 상기 플로팅 게이트를 포함하여 상기 반도체 기판의 전면에 유전체층을 형성하는 단계;Forming a dielectric layer on an entire surface of the semiconductor substrate including the floating gate; 상기 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계;Forming a second polysilicon on top of the dielectric layer; 상기 게이트 산화막과 상기 플로팅 게이트 및 플로팅 게이트 근처의 유전체층의 일부를 덮는 제어 게이트 마스크를 식각 마스크로 이용하여, 노출된 상기 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하며, Etching the exposed second polysilicon and the dielectric layer to form a control gate by using the gate oxide film and a control gate mask covering a portion of the dielectric layer near the floating gate and the floating gate as an etching mask, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And the oxide film is thinner than the thickness of the oxide film formed on the semiconductor substrate. 삭제delete 제1 항에 있어서, 상기 플래시 메모리 제조 방법은The method of claim 1, wherein the flash memory manufacturing method 상기 산화막을 형성한 후에, 상기 플로팅 게이트를 독립적으로 형성하기 위해, 상기 반도체 기판을 비트 라인 방향으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.After the oxide film is formed, etching the semiconductor substrate in a bit line direction to form the floating gate independently. 제1 항에 있어서, 상기 절연막을 형성하는 단계는The method of claim 1, wherein the forming of the insulating film 상기 식각된 반도체 기판의 상부 전면에 패드 산화막을 형성하는 단계; 및Forming a pad oxide layer on an entire top surface of the etched semiconductor substrate; And 상기 패드 산화막의 상부 전면에 질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And forming a nitride film on the entire upper surface of the pad oxide film. 제1 항에 있어서, 상기 플래시 메모리 소자의 제조 방법은The method of claim 1, wherein the flash memory device is manufactured. 상기 소자 분리막을 형성한 후에, 상기 절연막을 제거하는 단계;Removing the insulating film after forming the device isolation film; 상기 반도체 기판의 상부 전면에 이온을 1차적으로 주입하여 웰을 형성하는 단계; 및Forming a well by first implanting ions into an upper front surface of the semiconductor substrate; And 상기 게이트 산화막에 선택적으로 이온을 2차적으로 주입하여 문턱 전압을 위한 이온 주입 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And selectively implanting ions into the gate oxide layer to form an ion implantation region for a threshold voltage. 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 식각하여 요철 모양으로 돌출되어 형성된 게이트 산화막;A gate oxide film formed by etching the semiconductor substrate defined by the device isolation region and the active region to protrude into an uneven shape; 상기 게이트 산화막들 사이의 상기 소자 분리 영역에 형성된 소자 분리막;An isolation layer formed in the isolation region between the gate oxide layers; 상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 형성된 산화막;An oxide film formed on an entire surface of the semiconductor substrate including the gate oxide film; 상기 산화막을 포함한 게이트 산화막의 측벽에 스페이서 모양으로 형성된 플로팅 게이트;A floating gate formed in a spacer shape on sidewalls of the gate oxide film including the oxide film; 상기 게이트 산화막과 상기 플로팅 게이트의 상부에만 선택적으로 형성된 유전체층; 및A dielectric layer selectively formed only over the gate oxide layer and the floating gate; And 상기 유전체층의 상부에만 선택적으로 형성된 제어 게이트를 구비하며,A control gate selectively formed only over the dielectric layer, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 하는 플래시 메모리 소자.And the oxide film is thinner than the thickness of the oxide film formed on the semiconductor substrate. 삭제delete 삭제delete 제 6항에 있어서,The method of claim 6, 상기 산화막은 상기 소자분리막의 상부 이외 반도체 기판 전면에 형성되는 것을 특징으로 하는 플래시 메모리 소자. The oxide film is a flash memory device, characterized in that formed on the entire surface of the semiconductor substrate other than the upper portion of the device isolation film.
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