KR20070013208A - 반도체기억장치 - Google Patents

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KR20070013208A
KR20070013208A KR1020060066808A KR20060066808A KR20070013208A KR 20070013208 A KR20070013208 A KR 20070013208A KR 1020060066808 A KR1020060066808 A KR 1020060066808A KR 20060066808 A KR20060066808 A KR 20060066808A KR 20070013208 A KR20070013208 A KR 20070013208A
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KR1020060066808A
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나오키 구로다
마사노부 히로세
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은, 대기 시 및 동작 시의 소비전력을 삭감하면서, 메모리용량의 대규모화가 가능한 반도체기억장치를 제공하는 것이다.
메모리셀 배열(110)은, 서로 인접하는 2행의 메모리셀에 대해 1개의 비율로, 소스선(SN0∼SNk)이 배치된다. 또한 각 소스선에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위를 공급하는 복수의 소스바이어스 제어회로(121)를 각 소스선에 대응시켜 배치한다. 소스바이어스 제어회로(121)에 의해, 대기기간에는 상기 소스바이어스 전위가 공급된 상태로 각 소스선을 제어함과 더불어, 액티브기간에는 상기 소스바이어스 전위가 공급된 상태로 판독대상 메모리셀과는 비접속인 소스선을 제어한다.
반도체기억장치, 메모리셀, 소스바이어스 제어회로, 비트선, 소스선

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은, 본 발명의 제 1 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 2는, 메모리셀의 반도체기판 상에서의 배치도.
도 3은, 메모리셀의 반도체기판 상에서의 또 다른 배치도.
도 4는, 본 발명의 제 1 실시예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 5는, 내부전원회로의 배치예를 나타내는 도.
도 6은, 내부전원회로의 다른 배치예를 나타내는 도.
도 7은, 본 발명의 제 1 실시예에 관한 타이밍도.
도 8은, 본 발명의 제 2 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 9는, 본 발명의 제 2 실시예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 10은, 본 발명의 제 2 실시예에 관한 타이밍도.
도 11은, 본 발명 제 2 실시예의 제 1 변형예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 12는, 본 발명 제 2 실시예의 제 1 변형예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 13은, 본 발명 제 2 실시예의 제 1 변형예에 관한 타이밍도.
도 14는, 본 발명 제 2 실시예의 제 2 변형예에 관한 타이밍도.
도 15는, 본 발명 제 2 실시예의 제 3 변형예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 16은, 본 발명 제 2 실시예의 제 4 변형예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 17은, 본 발명의 제 3 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 18은, 본 발명의 제 3 실시예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 19는, 본 발명의 제 3 실시예에 관한 타이밍도.
도 20은, 본 발명 제 3 실시예의 변형예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 21은, 본 발명의 제 4 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 22는, 본 발명의 제 4 실시예에 관한 타이밍도.
도 23은, 본 발명 제 4 실시예의 제 1 변형예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 24는, 본 발명 제 4 실시예의 제 1 변형예에 관한 타이밍도.
도 25는, 본 발명 제 4 실시예의 제 2 변형예에 관한 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 26은, 본 발명 제 4 실시예의 제 2 변형예에 관한 타이밍도.
도 27은, 종래의 반도체기억장치 구성을 나타내는 블록도.
도 28은, 종래의 반도체기억장치에 관한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200, 300, 400, 900 : 반도체기억장치
110, 910 : 메모리셀 배열
111, 112, 911 : 메모리셀
112a : 콘택트
120, 220, 320 : 소스바이어스 제어회로배열
121, 221, 222, 321, 421, 422 : 소스바이어스 제어회로
121a, 421c : OR회로
121b, 422d : P채널 트랜지스터
121c, 280, 421a, 421b : N채널 트랜지스터
230 : 명령복호기 240, 930 : 열복호기
250 : 프리차지 발생회로 260, 940 : 프리차지 트랜지스터
270, 370 : 온도검지회로 430 : 액티브기간 발생회로
440, 950 : 판독회로 450, 960 : 출력선택회로
920 : 소스전위 제어회로 921 : NOT회로
WL0∼WLn-1 : 워드선 BL00∼BL1m-1 : 비트선
SN0∼SNk : 소스선
본 발명은, 마스크ROM(Read Only Memory) 등의 반도체기억장치에 관하며, 특히, 메모리셀 배열의 대규모화와 저소비전력화를 실현하는 회로기술에 관한 것이다.
판독전용 메모리로서 예를 들어 접촉방식 마스크ROM이 알려져 있다. 이 접촉방식 마스크ROM이란, 메모리셀을 구성하는 메모리셀 트랜지스터의 드레인이 비트선에 접속되었는지 여부에 따라, "0" 및 "1"의 데이터를 기억하는 반도체기억장치이다.
상기 접촉방식 마스크ROM에서는, 비트선당 메모리셀 수를 증가시켜, 메모리셀 배열의 대규모화를 실현하기 위해, 메모리셀의 오프리크전류에 의해 정상적으로 발생하는 전류의 저감이 요구된다.
오프리크전류를 저감할 수 있도록 구성된 접촉방식 마스크ROM으로는, 예를 들어 데이터를 판독할 때, 판독대상 메모리셀과는 비접속인 소스선을 비트선의 프리차지 전위와 동등한 전위로 함으로써, 비선택 메모리셀의 소스와 드레인간 전위차를 작게 하여, 오프리크전류를 저감시키도록 한 반도체기억장치(900)(도 27)가 있다(예를 들어 특허문헌1(일특개 2003-31749호 공보) 참조).
도 27은, 반도체기억장치(900)의 구성을 나타내는 블록도이다. 도 27에 나타내는 바와 같이 반도체기억장치(900)는, 메모리셀 배열(910), 소스전위 제어회로(920), 열복호기(930), 프리차지 트랜지스터(940), 판독회로(950), 및 출력선택회로(960)를 구비하여 구성된다. 반도체기억장치(900)에서, 이들 구성요소 중 메모리셀 배열(910), 열복호기(930), 프리차지 트랜지스터(940), 및 판독회로(950)는, 각각 복수 조가 배치된다.
메모리셀 배열(910)은, 복수의 메모리셀(911)이 n행×m열의 매트릭스형으로 배치되어 구성된다. 메모리셀 배열(910)에는, 매트릭스 각 행에 대응하여 워드선(WL0∼WLn-1), 및 소스선(SN0∼SNn-1)이 배치된다. 또 메모리셀 배열(910)에는 추가로, 각 열에 대응하여 비트선(BL00∼BL1m-1)이 배치된다.
각 메모리셀(911)은, 구체적으로 트랜지스터로 구성된다. 그리고 각 메모리셀(911)(트랜지스터)의 게이트가, 그 메모리셀(911)이 속한 행에 대응한 워드선에 접속된다. 또 각 메모리셀(911)의 소스노드가 그 메모리셀(911)이 속한 행에 대응한 소스선에 접속된다. 또한 각 메모리셀(911)은, 드레인이 그 메모리셀(911)이 속한 열에 대응한 비트선에 접속되었는지 여부에 따라 "0" 및 "1"의 데이터를 기억하도록 구성된다.
소스전위 제어회로(920)는, 각 워드선에 대응한 NOT회로(921)를 구비한다. NOT회로(921)는, 워드선의 레벨을 반전시킨 신호를 그 워드선에 대응한 소스선에 공급하도록 구성된다. 예를 들어 워드선(WL0)의 레벨이 반전된 신호는, 소스 선(SN0)에 공급된다.
열복호기(930)는, 각 비트선에 대응한 복수의 스위치를 구비한다. 각각의 스위치에는, 선택할 비트선을 나타내는 열선택신호(CA0∼CAm-1)가 각각 입력된다. 스위치는, 입력된 열선택신호에 따라, 선택해야 할 비트선을 프리차지 트랜지스터(940), 및 판독회로(950)에 접속하도록 구성된다.
프리차지 트랜지스터(940)는, 프리차지신호(PCLK0, 또는 PCLK1)에 따라, 열복호기(930)를 통해 접속된 비트선을 프리차지하도록 구성된다.
판독회로(950)는, 열복호기(930)를 통해 접속된 비트선에 출력된 데이터를 판독하여, 출력선택회로(960)에 출력하도록 구성된다.
출력선택회로(960)는, 선택신호(SEL)에 따라, 2개의 판독회로(950)가 판독한 데이터(SOUT1 및 SOUT2) 중 어느 한쪽을 선택하여 출력하도록 구성된다.
상기와 같이 구성된 반도체기억장치(900)에 있어서, 워드선(WL0)에 접속된 메모리셀로부터 데이터가 판독될 경우의 동작을 도 28의 타이밍도를 이용하여 설명한다.
반도체기억장치(900)에서, 시간(A) 이전의 대기상태에서는 각 워드선이 Low레벨(L레벨)이므로, 모든 소스선은 High레벨(H레벨)로 유지된다.
예를 들어 시간(A)에 외부로부터의 판독요구를 수취하여 열선택신호(CAm-1)가 비활성화되면, 열선택신호(CA0)가 입력된 스위치만이 온 된다. 이로써 비트선(BL00)이 프리차지 트랜지스터(940)와 판독회로(950)에 접속된다. 다음으로 프리차지신호(PCLK0)가 활성화되어 프리차지 트랜지스터(940)가 온 되면, 비트선(BL00) 만이 H레벨로 프리차지된다.
그리고 선택된 워드선(WL0)이 활성화되면, 소스선(SN0)이 L레벨로 풀다운 된다. 이때 소스선(SN0) 이외의 소스선은 H레벨인 채이다. 워드선(WL0)에 의해 활성화된 메모리셀에서, 드레인과 비트선이 접속된 경우, 소스선(SN0)을 통해 비트선(BL00)은 L레벨로 풀다운 된다. 또 접속되지 않은 경우, 비트선(BL00)은 H레벨로 프리차지된 채의 상태로 유지된다.
다음에, 비트선(BL00)의 데이터(신호)가 판독회로(950)에 의해 판독된다. 판독회로(950)의 출력신호(SOUT0)는, 출력선택회로(960)에서 선택신호(SEL)의 상승타이밍에서 래칭되어, 반도체기억장치(900)의 외부로 출력(DOUT)으로서 출력된다.
그 후, 워드선(WL0)이 L레벨로 돌아오면, 워드선(WL0)에 접속된 메모리셀(911)의 소스노드는 H레벨로 된다.
이와 같이 반도체기억장치(900)에서는, 판독요구를 받았을 때, 선택된 메모리셀과 이어지는 소스선만이 L레벨로 하강하며, 비선택 메모리셀은 역바이어스 효과에 의해 오프리크전류가 삭감된다. 이 오프리크전류의 삭감은 메모리셀 배열의 대규모화 실현에 유용하다.
그러나 상기 구성에서는, 소스선과 워드선이 1대1로 대응하므로, 메모리용량이 증가하면 할수록, 소스선의 배치에 의해 배치면적이 증대한다는 문제가 있다.
또 대기 시에, 모든 메모리셀의 소스노드가 H레벨로 유지되므로, 메모리용량을 크게 하면 할수록, 미세화와 더불어 메모리셀에서의 오프리크전류가 증가하여, 반도체기억장치 전체적으로는 소비전력이 증가하는 경향이 있다.
또한 오프리크전류를 삭감하기 위한 소스노드의 전압은 고작 0.1V∼0.2V 정도면 충분함에도(65nm 프로세스에서, 소스노드를 0.1V 높임으로써 오프리크전류를 2자리 억제할 수 있다), 종래의 구성에서는 VDD레벨, 또는 VDD-Vtn(Vtn : 메모리셀을 구성하는 N채널 트랜지스터 임계값 전위)레벨로 높여진다. 즉 오프리크전류를 삭감하기 위해 필요 이상의 전력이 소비된다는 문제도 있다.
본 발명은, 상기 문제에 착안하여 이루어진 것이며, 대기 시 및 동작 시의 소비전력을 삭감하면서, 메모리용량의 대규모화가 가능한 반도체기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 제 1 발명은, 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서, 상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과, 상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과, 상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과, 상기 비트선을 프리차지하는 기간을 나타내는 프리차지신호에 대응하여, 상기 비트선을 프리차지전위로 프리차지하는 프리차지회로와, 상기 프리차지신호를 생성하는 프리차지신호 발생회로와, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 접지전위보다 높고 전원전위보다 낮 은 소스바이어스 전위가 공급된 상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 한다.
이로써 액티브 시에는 소스바이어스 전위가 공급됨에 따른 역바이어스 효과에 의해 메모리셀의 오프리크 전류가 삭감된다.
또 상기 발명에 있어서, 상기 소스선은, 상기 메모리셀을 구성하는 트랜지스터와 확산층에서 접속되는 것을 특징으로 한다.
이로써 소스선 때문에 배선층의 배선리소스가 소비되지 않도록 할 수 있다.
또한 상기 소스바이어스 제어회로는, 2의 멱승단위 수의 워드선에 대해 1개 비율로 배치되는 것을 특징으로 한다.
이로써 배치 피치를 완화시킬 수 있어, 배치면적을 증가시키지 않고 소스바이어스 제어회로를 배치할 수 있다.
또 상기 발명에 있어서, 상기 소스바이어스 전위를 발생시키는 내부전원회로를 추가로 구비하는 것을 특징으로 한다.
이로써 상기 소스바이어스 전위가 내부전원회로에 의해 발생한다.
또한 상기 발명에 있어서, 상기 내부전원회로는, 각 소스선과 1대1 대응으로 배치되는 것을 특징으로 한다.
이로써 내부전원회로의 전위를 용이하게 관리할 수 있다. 그러므로 용이하게 내부전원회로의 전위를 조정하여, 안정된 전위를 소스선에 공급하기가 가능해져, 반도체기억장치의 수율이 향상된다.
또 상기 발명에 있어서, 상기 내부전원회로는, 상기 메모리셀이 형성되는 메모리셀기판 콘택트영역에 배치되는 것을 특징으로 한다.
이로써, 본래는 무용 면적이었던 메모리셀 기판의 콘택트영역이 효과적으로 이용된다. 즉, 배치면적을 증가시키지 않고 내부전원회로를 설치할 수 있다.
또한 상기 발명에 있어서, 상기 내부전원회로는, 복수의 소스선에 대해 1개가 배치되는 것을 특징으로 한다.
이로써 예를 들어, 메모리셀 배열 단위로 소스바이어스 전위가 공급된다.
또 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 메모리 액세스 요구를 기다리는 대기기간에, 모든 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어함과 더불어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 한다.
이로써, 대기 시에는 전원전위보다 낮은 소스바이어스 전위가 소스선에 공급되므로, 종래의 반도체기억장치에 비해 소비전력을 삭감할 수 있다.
또한 상기 발명에 있어서, 상기 메모리셀은 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속됐는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며, 상기 소스바이어스 제어회로는, 상기 소스바이어스 전위를 복수의 레벨로 설정할 수 있는 것이고, 상기 기억데이터 값을 결정하는 콘택트층이 형성될 때, 상기 소스바이어스 전위의 레벨이 설정되도록 구성되는 것을 특징으로 한다.
이로써 예를 들어 퓨즈를 사용하거나, 출력데이터의 0과 1을 결정하는 콘택 트층을 변경함으로써, 소스바이어스 전위를 복수 종류로 설정할 수 있다. 즉, 실제 디바이스 평가 후에 최적의 바이어스값을 ROM데이터의 기입과 동시에 실행하므로, 반도체기억장치의 수율 향상이나 원가 삭감의 효과가 있다.
또 제 2 발명은, 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서, 상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과, 상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과, 상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과, 상기 비트선을 프리차지하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지전위로 프리차지하는 프리차지회로와, 상기 프리차지신호를 생성하는 프리차지신호 발생회로와, 반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로와, 상기 액티브신호가 출력되는 기간에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 한다.
또한 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 대기기간에, 모든 소스선을 접지전위가 공급된 상태로 제어함과 더불어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어 하도록 구성되는 것을 특징으로 한다.
이들에 의해 액티브 시에는 판독대상 메모리셀과는 비접속인 소스선에만 소스바이어스 전위가 공급된다.
또 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 상기 프리차지신호에 따라 상기 제어를 실행하도록 구성되는 것을 특징으로 한다.
이로써 비트선의 프리차지에 맞추어 소스선이 전위제어 된다. 그러므로 비트선과 소스선 사이에서 메모리셀을 통해 서로 흐르는 오프리크전류의 삭감이 가능해진다.
또한 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 상기 워드선이 활성화된 기간이 개시되는 타이밍과는 다른 타이밍에서, 상기 제어를 실행하도록 구성되는 것을 특징으로 한다.
이로써, 예를 들어 비트선의 프리차지가 종료된 후에 워드선이 활성화되게 할 수 있다. 그러므로 프리차지 동작에 의해 발생하는 노이즈를 원인으로 하는 메모리셀의 판독오류 동작의 방지가 가능해진다.
또 상기 발명에 있어서, 반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며, 상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 소스바이어스 전위를 변경하도록 구성되는 것을 특징으로 한다.
이로써, 예를 들어 오프리크전류가 많은 온도조건에서는, 소스바이어스 전위가 높게 제어되며, 오프리크전류가 비교적 적은 온도조건에서는, 소스바이어스 전 위가 낮게 제어되게 할 수 있다. 즉 소스선의 전위제어에 소비되는 전력을, 반도체기억장치의 온도에 따라 최소화하기가 가능해진다.
또 상기 발명에 있어서, 상기 프리차지 전위와 상기 소스바이어스 전위는 동전위인 것을 특징으로 한다.
이로써 판독대상의 메모리셀과는 다른 행의 메모리셀에서의 오프리크 전류를 삭감하기가 가능해진다.
또한 제 3 발명은, 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서, 상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과, 상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과, 상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과, 반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로와, 상기 액티브신호가 출력되는 기간에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태, 또는 고 임피던스상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 한다.
또 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 메모리 액세스 요구를 기다리는 대기기간에, 모든 소스선을 접지전위가 공급된 상태로 제어함과 더불 어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 한다.
이로써 액티브 시에는, 판독대상 메모리셀과는 비접속인 소스선이 고 임피던스 상태로 되므로, 액티브 시의 소비전력을 삭감하기가 가능해진다.
또한 상기 발명에 있어서, 반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며, 상기 소스바이어스 제어회로는, 상기 액티브기간에, 상기 온도검지회로가 검지한 온도변화에 따라, 판독대상 메모리셀과는 비접속인 소스선을 고 임피던스상태, 또는 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 한다.
이로써 반도체기억장치의 온도에 따라, 소스선이 고 임피던스 상태, 또는 소스바이어스 전압이 공급된 상태로 제어된다. 그러므로 액티브 시의 소비전력을 억제하면서, 또 특성마진을 가진 반도체기억장치를 제공하기가 가능해진다.
또 상기 발명에 있어서, 상기 비트선에 출력된 데이터를 유지시켜 출력하는 출력회로와, 반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로를 추가로 구비하며, 상기 명령복호회로는, 자기완결 타이밍에서, 상기 액티브신호를 리셋하도록 구성되고, 상기 출력회로는, 상기 액티브신호가 리셋된 타이밍에서 상기 비트선에 출력된 데이터를 유지시켜 출력하도록 구성되는 것을 특징으로 한다.
이로써 소스바이어스 전위를 공급하는 기간을 최소한으로 할 수 있게 된다. 즉, 소스바이어스 전위를 공급함으로써 메모리셀 이외의 경로로부터 전류가 누설되는 경우에도, 이 리크에 따른 전력소비를 최소한으로 하기가 가능해진다. 또 자기완결 타이밍에서, 데이터의 판독타이밍이 제어되므로 액세스시간을 일정하게 하기가 가능해진다.
또한 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 상기 소스바이어스 전위의 공급능력을 복수 단계로 절환하는 능력절환회로를 구비하며, 상기 액티브기간 중에 판독대상의 메모리셀과는 비접속인 소스선에 상기 소스바이어스 전위를 공급할 경우에, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 한다.
또 상기 발명에 있어서, 추가로, 프리차지 하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지 전위로 프리차지하는 프리차지회로와, 상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하며, 상기 소스바이어스 제어회로는, 프리차지 기간이 종료된 후 1회, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 한다.
또한 상기 발명에 있어서, 상기 공급능력의 절환이 실행되기 전의 공급능력은, 절환 후 공급능력보다 큰 것을 특징으로 한다.
이들에 의해, 예를 들어 액티브기간의 개시 시에는 소스바이어스 전위 공급능력을 크게 하여, 가능한 한 빨리 소스선의 전위를 상승시킴으로써, 액세스시간을 짧게 하기가 가능해진다. 또 소스선 전위가 소스바이어스 전위까지 상승한 후는, 예를 들어 소스선으로 이어지는 트랜지스터를 통해 누설되는 오프리크 전류를 보충하기만 하는 소전류를 공급하도록, 바이어스 능력을 작게 하여 소스바이어스 전위 를 공급할 수 있다. 즉 소비전력의 삭감이 가능해진다.
또 상기 발명에 있어서, 상기 소스바이어스 제어회로는, 상기 액티브기간에 판독대상의 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 한 후에, 고 임피던스상태로 절환하도록 구성되는 것을 특징으로 한다.
이로써 프리차지 기간에, 필요한 소스바이어스 전위가 공급된 후 소스선이 고 임피던스 상태로 되므로, 소스바이어스 전위공급 시만의 소비전력으로 충분하다. 즉 소비전력의 삭감이 가능해짐과 더불어, 오프리크 전류에 의한 판독오류동작도 방지할 수 있다.
또한 상기 발명에 있어서, 반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며, 상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 한다.
이로써 반도체기억장치의 온도에 따라, 소스바이어스 전위의 공급능력이 절환 가능하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하 본 발명의 실시예에 대해 도면을 참조하면서 설명한다.
제 1 실시예
도 1은, 본 발명의 제 1 실시예에 관한 반도체기억장치(100) 구성을 나타내는 블록도이다. 반도체기억장치(100)는, 도 1에 나타내는 바와 같이 메모리셀 배 열(110)과 소스바이어스 제어회로배열(120)을 구비하여 구성된다.
메모리셀 배열(110)은, 복수의 메모리셀(111)이 n행×2m열의 매트릭스형으로 배치 구성된다.
메모리셀 배열(110)에는, 상기 매트릭스 각 행에 대응하여 워드선(WL0∼WLn-1)이 배치된다. 또 메모리셀 배열(110)에는, 서로 인접하는 2행의 메모리셀에 대해 1개의 비율로, 소스선(SN0∼SNk)(단 k=(n-1)/2)이 배치된다. 예를 들어 소스선(SN0)은 도 1에 나타내는 바와 같이, 워드선 WL0과 WL1에 대응하여 배치된다. 또 메모리셀 배열(110)에는 각 열에 대응하여 비트선(BL00∼BL1m-1)이 배치된다.
각 메모리셀(111)은 구체적으로는 N채널 트랜지스터로 구성된다. 그리고 각 메모리셀(111)(N채널 트랜지스터)의 게이트가, 그 메모리셀(111)이 속한 행에 대응한 워드선에 접속된다.
또 메모리셀(111)의 소스노드는, 그 메모리셀이 속한 행에 대응한 소스선에 접속된다. 예를 들어 워드선(WL0)에 대응하는 메모리셀, 및 워드선(WL1)에 대응하는 메모리셀의 소스노드는, 소스선(SN0)에 공통으로 접속된다. 즉, 소스선은 서로 인접하는 2행의 메모리셀에서의 소스노드를 공통으로 접속하도록 구성된다.
또 각 메모리셀(111)은, 그 메모리셀(111)이 속한 열에 대응한 비트선에, 드레인이 접속됐는지 안됐는지에 따라, "0" 및 "1"데이터를 기억하도록 구성된다.
상기와 같은 메모리셀 배열(110)은, 반도체기판 상에서는 예를 들어 도 2에 나타내는 바와 같이 배치된다. 도 2는 메모리셀 배열(110)에서 4개 메모리셀(112)의 부분을 나타낸다. 이 예에서는, 워드선(WL0∼WL1), 비트선(BL00∼BL01), 및 소 스선(SN0)이 배선층에 배치되며, 이들 배선과 메모리셀이 콘택트(112a)로 접속된다. 이와 같이 소스선을, 서로 인접하는 2행의 메모리셀에서의 소스노드를 공통으로 접속하도록 배치함으로써, 각 행별로 소스선을 배치하는 경우에 비해, 메모리셀 배열의 배치면적을 15% 작게 할 수 있다.
또 4개의 메모리셀(112)은, 예를 들어 도 3에 나타내는 바와 같이 배치해도 된다. 도 3의 예는, 소스노드를 확산층에서 접속하는 예이다. 이로써 소스노드를 공통으로 접속하기 위해 사용되던 배선리소스를 삭감하기가 가능해진다. 또 소비될 배선리소스를 삭감할 수 없는 경우라도, 확산층에서 공통으로 접속함으로써 배선층과 이어지는 콘택트의 접촉불량이 원인으로 일어나는 메모리셀 불량의 위험부담을 최소한으로 할 수 있다.
소스바이어스 제어회로 배열(120)에는, 각 소스선에 대응하는 소스바이어스 제어회로(121)가 복수 배치된다.
소스바이어스 제어회로(121)는, 메모리셀에 대응하는 상기 2행의 각 워드선 전위에 따라, 그 소스선 전위를 제어하도록 구성된다. 예를 들어 소스선(SN0)은, 워드선 WL0의 전위와 WL1의 전위에 대응하여 전위가 제어된다.
소스바이어스 제어회로(121)는, 구체적으로 도 4에 나타내는 바와 같이 OR회로(121a), P채널 트랜지스터(121b), N채널 트랜지스터(121c)를 구비하여 구성된다. 여기서 도 4는, 소스바이어스 제어회로(121)가 워드선(WL0, WL1) 및 소스선(SN0)과 접속된 예이다.
P채널 트랜지스터(121b)의 드레인단자에는, 각 소스선과 1대1 대응으로 배치 된 내부전원회로로부터 소정의 전위가 공급된다.
소스바이어스 제어회로(121)가 이와 같이 구성됨으로써, OR회로(121a)에 접속된 2개의 워드선(이 예에서는 WL0과 WL1) 중 어느 한쪽이 High레벨(VDD레벨)로 되면, P채널 트랜지스터(121b)가 오프, 또 N채널 트랜지스터(121c)가 온 된다. 그 결과, 소스선(이 예에서는 SN0)이 VSS레벨(접지전위)로 된다. 또한 상기 2개의 워드선 모두가 Low레벨로 되면, P채널 트랜지스터(121b)가 온, 또 N채널 트랜지스터(121c)가 오프 된다. 그 결과, 내부전원회로로부터 소스선으로 전위(소스바이어스 전위)가 공급된다. 소스선으로 소스바이어스 전위가 공급되면, 역 바이어스 효과에 의해 메모리셀의 오프리크전류가 삭감된다.
소스바이어스 전위, 즉 내부전원회로가 공급하는 전위를, 예를 들어 반도체기억장치(100)의 전원전위(VDD나 VDD-Vtn(Vtn은 메모리셀을 구성하는 트랜지스터의 임계전위)로 하면, 오프리크전류를 거의 제거할 수 있다. 그러나 이와 같은 전압으로는, 소스선에 전위를 공급하기 위한 소비전력이 커져버린다. 그래서 이하의 실시예에서 소스바이어스 전위는, 소스선에 전위를 공급함에 따른 소비전력의 증가와, 오프리크를 방지함에 따른 소비전력 저감과의 균형을 고려하여 설정한다. 예를 들어, 65nm 프로세스에 의한 반도체기억장치에서는, 0.1V∼0.2V 정도의 전위를 공급한다. 이로써 오프리크전류를 종래에 비해 2자리 억제할 수 있다.
이 배치예에서 내부전원회로는, 소스선과 1대1 대응으로 배치되므로 내부전원회로의 전위를 용이하게 관리할 수 있다. 즉, 용이하게 내부전원회로의 전위를 조정하여, 안정된 전위를 소스선에 공급하기가 가능해져, 반도체기억장치의 수율이 향상된다.
여기서 내부전원회로는, 반드시 1개의 소스선과 1대1 대응으로 배치하지 않아도 된다. 예를 들어 도 6에 나타내는 바와 같이, 메모리셀 배열 단위로 내부전원회로를 배치하고, 메모리셀 배열 내의 소스바이어스 제어회로(121)로 전위를 일괄 공급하도록 해도 된다.
또 내부전원회로는, 반도체기판 상에서는 예를 들어 도 5에 나타내는 바와 같이, 워드선군과 워드선군 사이의 메모리셀 기판 콘택트 영역에 배치하면, 본래는 비사용영역이었던 메모리셀 기판 콘택트영역이 효과적으로 이용된다. 즉, 배치면적을 증가시키지 않고 내부전원회로를 설치할 수 있다.
상기와 같이 구성된 반도체기억장치(100)에 있어서, 워드선(WL0)에 접속된 메모리셀로부터 데이터가 판독된 후, 워드선(WL1)에 접속된 메모리셀로부터 데이터가 판독될 경우의 동작을 도 7의 타이밍도를 이용하여 설명한다.
도 7에 나타내는 시간(A) 이전에는, 반도체기억장치(100)는 대기상태(메모리 액세스요구 대기상태)이다. 대기상태에서는, 워드선(WL0 및 WL1) 전위가 Low레벨(VSS레벨)로, 또 소스선(SN0) 전위는 상기 소스바이어스 전위로 된다.
시간(A)에, 워드선(WL0)에 High레벨(VDD레벨)의 전위가 공급되어 활성화되면, 소스바이어스 제어회로(121)는 소스선(SN0)의 전위를 VSS레벨로 한다. 그리고 데이터는, 워드선(WL0)이 활성화된 사이에 메모리셀로부터 판독된다.
이 때 소스선(SN0) 이외의 소스선 전위는, 상기 소스바이어스 전위에 유지된 채이므로, 소스선(SN0) 이외의 소스선에 접속된 메모리셀에서는, 역바이어스 효과 에 의해 오프리크전류가 삭감된다.
그 후 워드선(WL0)이 Low레벨로 리셋되면, 소스선(SN0)의 전위는 다시 상기 소스바이어스 전위로 된다.
다음으로, 시간(B)에 워드선(WL1)이 활성화되면, 소스바이어스 제어회로(121)에 의해 소스선(SN0)의 전위가 VSS레벨로 되어 데이터의 판독이 이루어진다. 그 후 워드선(WL1)이 Low레벨로 리셋되면, 소스선(SN0)의 전위는 다시 상기 소스바이어스 전위로 된다.
상기와 같이 본 실시예에 의하면, 대기 시에는 전원전위(VDD나 VDD-Vtn)보다 낮은 전위의 소스바이어스 전위가 공급되므로, 종래의 반도체기억장치에 비해 소비전력을 삭감할 수 있다. 또 액티브 시(메모리셀로부터 데이터를 판독하기 위한 동작이 이루어지는 기간)에는, 역바이어스 효과에 의해 메모리셀의 오프리크전류를 삭감할 수 있다.
또 소스선을 서로 인접하는 2개의 행 단위에 공통으로 배치하므로, 소스선의 부하용량 합계가 감소하여, 이로써도 소비전력의 삭감이 가능해진다.
또한 메모리동작 시에는 활성화된 워드선에 대응한 소스선밖에 동작하지 않으므로, 노이즈 저감이나 전원전위의 변동을 억제할 수 있다.
그리고 상기와 같이 소스선이 배치됨으로써, 예를 들어 워드선(WL0나 WL1 등)의 프리디코딩신호 등을 이용하여, 소스선의 전위제어를 용이하게 실행할 수 있다. 또한 2의 멱승 개의 워드선에 대해 1개의 소스바이어스 제어회로(121)를 배치하기만 하면 되므로, 배치피치를 완화시킬 수 있어 배치면적 삭감에 효과적이다.
여기서 본 실시예에서는, 예를 들어 퓨즈를 사용하거나 출력데이터인 0과 1을 결정하는 콘택트층을 변경함으로써, 소스노드의 전위를 복수 종류로 설정할 수 있다. 이로써, 실제 디바이스 평가 후에 최적의 바이어스값을 ROM데이터 기입과 동시에 실행할 수 있으므로 수율 향상이나 원가 삭감의 효과가 있다.
제 2 실시예
반도체기억장치가 액티브인 기간에만 상기 소스바이어스 전위가 공급되는 예를 설명한다.
도 8은 본 발명의 제 2 실시예에 관한 반도체기억장치(200)의 구성을 나타내는 블록도이다. 그리고 이하의 실시예나 변형예에 있어서 상기 제 1 실시예와 마찬가지 기능을 갖는 구성요소에는 동일부호를 부여하고 설명을 생략한다.
반도체기억장치(200)는 반도체기억장치(100)와 비교해, 소스바이어스 제어회로 배열(120) 대신 소스바이어스 제어회로 배열(220)을 구비하는 점, 또 명령복호기(230)가 추가되는 점이 다르다.
소스바이어스 제어회로 배열(220)은, 각 소스선에 대응하는 소스바이어스 제어회로(221)가 복수 배치된다.
소스바이어스 제어회로(221)는, 2행 분의 메모리셀에 대응하는 각 워드선의 전위, 및 명령복호기(230)가 출력하는 메모리 활성화신호(ACT)(후술)에 따라, 그 소스선의 전위를 제어하도록 구성된다. 소스바이어스 제어회로(221)는 구체적으로 도 9에 나타내는 바와 같이 구성된다.
소스바이어스 제어회로(221)가 이와 같이 구성됨으로써, 2개의 워드선 모두 Low레벨이고, 또 메모리 활성화신호(ACT)가 High레벨일 경우에만 소스선에 상기 소스바이어스 전위가 공급되며, 그 이외의 경우는 소스선이 VSS레벨로 된다.
명령복호기(230)는, 반도체기억장치(200) 외부로부터 입력된 외부신호(NCE)와, 반도체기억장치(200)의 동작 기준이 될 외부클록신호(CLK)에 따라, 메모리 활성화신호(ACT)를 발생시키도록 구성된다. 구체적으로는 도 10에 나타내는 바와 같이, 외부신호(NCE)가 상승한 후에 외부클록신호(CLK)가 상승하면, 메모리 활성화신호(ACT)가 상승하며, 그 후 외부클록신호(CLK)의 하강 에지에서, 메모리 활성화신호(ACT)가 하강하도록 구성된다.
또 반도체기억장치(200)에서는, 메모리 활성화신호(ACT)를 기준으로 선택된 워드선이 활성화되도록 구성된다. 예를 들어 워드선(WL0)이 선택된 경우에는 도 10에 나타내는 바와 같이, 메모리 활성화신호(ACT)가 상승하면 워드선(WL0)이 High레벨로 되고, 메모리 활성화신호(ACT)가 하강하면 워드선(WL0)이 Low레벨로 된다.
상기와 같이 구성된 반도체기억장치(200)에서, 대기 시에는 모든 소스선이 접지전위(VSS레벨)로 설정된다.
또 동작 시에는, 명령복호기(230)로부터 High레벨의 메모리 활성화신호(ACT)가 출력된다. 그 후 메모리 활성화신호(ACT)를 기준신호로 하여 외부로부터 입력된 어드레스신호에 의해, 예를 들어 워드선(WL0)이 High레벨로 되면 소스선(SN0)의 전위는 VSS레벨로 유지된다.
한편 나머지 모든 소스선은, 메모리 활성화신호(ACT)가 High레벨이므로, 내부전원회로로부터 상기 소스바이어스 전위가 공급된다. 그 후 명령복호기(230)에 의해 메모리 활성화신호(ACT)가 Low레벨로 리셋되면, 그 하강신호를 받아 워드선(WL0)이 Low레벨로 리셋된다. 동시에 상기 소스바이어스 전위가 공급된 소스선의 전위는 VSS레벨로 된다.
상기와 같이 본 실시예에 의하면, 대기 시에는 모든 소스선이 접지전위로 설정되며, 액티브 시에는 판독대상 메모리셀과는 비접속인 소스선에만 상기 소스바이어스 전위가 공급된다. 따라서 대기 시의 오프리크전류에 의한 정상전류를 삭감하기가 가능해진다.
또 액세스될 메모리셀로 이어지는 소스선은 Low레벨인 채로, 전혀 전위변화가 없으므로, 액세스 속도의 고속화가 가능해진다.
제 2 실시예의 제 1 변형예
도 11에 나타내는 바와 같이, 반도체기억장치(200)의 소스바이어스 제어회로(221) 대신 소스바이어스 제어회로(222)를 구비해 구성해도 된다.
도 11에서는, 도 1이나 도 8에서 기재가 생략되었던 열복호기(240), 프리차지 발생회로(250), 및 프리차지 트랜지스터(260)도 도시된다.
열복호기(240)는, 선택할 비트선을 나타내는 열 선택신호(CA0∼CAm-1)가 접속된다. 본 변형예에서, 통상 모든 열 선택신호(CA0∼CAm-1)는 High레벨(활성화 상태)이며, 메모리셀이 액세스될 때 비선택 비트선에 대응하는 열 선택신호가 Low레벨(비활성화 상태)로 된다. 열복호기(240)는 활성화 상태의 열 선택신호에 대응한 비트선을 프리차지 트랜지스터(260)와 접속하도록 구성된다.
프리차지 발생회로(250)는, 메모리 활성화신호(ACT)에 따라 비트선의 프리차 지를 제어하는 프리차지신호(PR)를 출력하도록 구성된다. 구체적으로는, 메모리 활성화신호(ACT)가 High레벨로 상승한 타이밍에서 일정기간(비트선의 프리차지에 필요한 시간)만큼 Low레벨의 프리차지신호(PR)를 출력하고, 자기완결로 프리차지신호(PR)를 High레벨로 되돌리도록 구성된다. 여기서 프리차지신호(PR)에 대해서는, 프리차지신호(PR)가 Low레벨로 되는 것을 활성화, 또 High레벨로 되는 것을 리셋 또는 비활성화라고도 한다.
프리차지 발생회로(250)로부터 출력된 프리차지신호(PR)는, 프리차지 트랜지스터(260)(P채널 트랜지스터)의 게이트단자에 입력되도록 구성된다. 이로써 프리차지신호(PR)가 Low레벨인 경우에는, 열복호기(240)에 의해 프리차지 트랜지스터(260)와 접속된 비트선이 프리차지된다.
소스바이어스 제어회로(222)는, 메모리 활성화신호(ACT) 및 프리차지신호(PR)에 따라 소스선의 전위를 제어하도록 구성된다. 소스바이어스 제어회로(222)는, 구체적으로 도 12에 나타내는 바와 같이 구성된다.
상기와 같이 구성된 제 2 실시예의 제 1 변형예에 관한 반도체기억장치에 있어서, 워드선(WL0) 및 비트선(BL00)에 접속된 메모리셀이 판독되는 경우의 동작을 도 13의 타이밍도를 이용하여 설명한다.
시간(A) 이전의 대기상태에는, 모든 소스선 전위가 VSS레벨로 유지된다. 시간(A)에서 외부신호(NCE)가 하강하면, 명령복호기(230)로부터 High레벨의 메모리 활성화신호(ACT)가 출력된다. 또 외부로부터 입력된 어드레스신호에 의해, 메모리 활성화신호(ACT)를 기준신호로 하여 워드선(WL0) 및 열 선택신호(CA0)가 High레벨 로 된다.
메모리 활성화신호(ACT)가 High레벨로 되면 프리차지 발생회로(250)로부터 Low레벨의 프리차지신호(PR)가 출력된다. 이로써 선택된 비트선(BL00)의 프리차지에 필요한 시간만큼 프리차지 트랜지스터(260)가 온 되어 비트선(BL00)이 프리차지된다.
프리차지신호(PR)가 Low레벨로 되면, 워드선(WL0)이 High레벨이므로, 소스바이어스 제어회로(222)에 의해 소스선(SN0)은 VSS로 유지된 채로 된다. 이 경우 소스선(SN0) 이외의 소스선은, 상기 소스바이어스 전위가 공급된다. 그리고 프리차지신호(PR)가 High레벨로 리셋되어 비트선(BL00)의 프리차지가 종료되면, 선택된 메모리셀의 데이터("0" 또는 "1")가 비트선(BL00)을 통해 외부로 출력된다.
그 후 메모리 활성화신호(ACT)가 Low레벨로 리셋되면, 그 하강신호를 받아, 선택된 워드선(WL0) 및 열 선택신호(CAm-1)는 High레벨로 리셋된다. 동시에 전하가 공급된 소스선은, VSS레벨의 전위로 되어 대기상태로 돌아온다.
이와 같이 본 변형예에 의하면, 비트선의 프리차지에 맞추어, 소스선이 동시에 전위 제어된다. 그러므로 비트선과 소스선 사이에서 메모리셀을 통해 서로 흐르는 오프리크전류를 삭감할 수 있게 된다.
또 비트선의 프리차지와 워드선(WL0)을 활성화시킴에 따른 데이터 판독동작을 동시에 함으로써, 액세스 시간을 고속으로 할 수 있다. 즉 예를 들어 데이터가 "1"인 경우의 판독에서는, 비트선에 프리차지가 완료된 시간이 "1"데이터의 판독시간이 된다. 따라서 사실상, 프리차지 시간을 감출 수 있다. 또 데이터가 "0"일 경 우의 판독에서는, 애초에 비트선의 프리차지 동작이 필요 없다. 따라서 소스선의 VSS능력(VSS레벨로 전위를 낮추는 속도)을 비트선의 프리차지 능력(프리차지 하는 속도)보다 충분히 크게 해두면, "0"데이터의 판독을 고속화 할 수 있다. 즉 비트선의 프리차지능력과 소스선의 VSS능력을 최적화시켜둠으로써, 보다 고속의 판독이 가능해진다.
여기서 상기 변형예에서 비트선의 프리차지 시간은, 메모리 활성화신호(ACT)보다 짧아지지만, 같은 시간만큼 프리차지 하도록 해도 된다.
또 소스선은, 비트선 프리차지신호(PR)에 의해 활성화되도록 구성되나, 메모리 활성화신호(ACT)에 의해 활성화되도록 구성되어도 마찬가지 효과가 얻어진다.
또한 열복호기(240)는, 모든 열 선택신호가 통상 활성화 상태(normally ON 상태)인 예를 설명했으나, 모든 열 선택신호가 통상은 비활성화 상태(normally OFF 상태)이고, 메모리셀이 액세스될 때, 선택할 비트선에 대응하는 열선택신호만이 활성화 상태로 되도록 구성되어도 된다.
제 2 실시예의 제 2 변형예
제 2 실시예의 제 1 변형예에 관한 반도체기억장치에 있어서, 프리차지기간(프리차지신호(PR)가 Low레벨인 기간)에는, 워드선이 활성화되지 않도록 제어해도 된다. 도 14는 워드선(WL0) 및 비트선(BL00)에 접속된 메모리셀이 판독될 때, 이와 같은 제어가 실행되는 경우의 타이밍도이다.
도 14에 나타내는 바와 같이 판독동작이 개시되어, 메모리 활성화신호(ACT)가 상승하면, 프리차지신호(PR)가 일정기간 동안 Low레벨로 되고, 자기완결로 리셋 된다. 이로써 선택된 비트선(이 예에서는 비트선(BL00))이 프리차지 된다. 또 비트선(BL00)이 프리차지 되는 기간은, 소스선(SN0)을 포함한 모든 소스선은 상기 소스바이어스 전위가 공급된다.
프리차지신호(PR)가 리셋되면, 선택된 소스선(SN0)만이 VSS레벨로 유지되고, 나머지 모든 소스선은 상기 소스바이어스 전위가 공급된다.
또 프리차지신호(PR)가 리셋되면, 워드선(WL0)이 활성화되어, 워드선(WL0)과 비트선(BL00)으로 이어지는 메모리셀로부터 데이터가 판독된다.
그리고 메모리 활성화신호(ACT)가 리셋되면, 그 하강신호를 받아 워드선(WL0) 및 열 선택신호(CA0)는 리셋된다. 동시에 상기 소스바이어스가 전위가 공급된 소스선은, VSS레벨의 전위로 되어 대기상태로 돌아온다.
이와 같이, 비트선의 프리차지 종료를 기다린 후 워드선을 활성화시킴으로써, 프리차지 동작에 의해 발생하는 노이즈를 원인으로 하는 메모리셀의 판독오류동작을 방지하기가 가능해진다.
또 비트선의 프리차지와, 소스선의 상기 소스바이어스 전위 공급을 동시에 실행함으로써, 메모리셀에서의 관통전류를 충분히 삭감할 수 있다. 즉 보다 안정된 데이터 판독을 실현할 수 있다.
또한 비트선의 프리차지능력과 소스선의 VSS능력의 능력 최적화를 이루도록 회로설계를 할 필요가 없어져, 보다 불균일에 강한 회로를 실현할 수 있다.
제 2 실시예의 제 3 변형예
상기 소스바이어스 전위는, 반도체기억장치에 의해 변경하도록 해도 된다. 도 15는, 상기 소스바이어스 전위를 온도에 따라 변경하기 위한 회로의 예이다.
이 예에서는 온도검지회로(270)가 검출한 반도체기억장치의 온도에 대응하여, 내부전원회로가 발생시키는 전위, 및 VDD-Vtp(Vtp:P채널 트랜지스터의 임계전위) 중 어느 쪽 전위를 소스바이어스 제어회로(222)에 공급할지가 절환 가능하도록 구성된다.
온도검지회로(270)는, 반도체기억장치의 온도에 대응하여, 온도검지신호 T0 또는 T1 중 어느 한쪽 신호를 활성화시켜 출력하도록 구성된다. 구체적으로는, 예를 들어 오프 리크전류가 많은 100℃ 이상의 고온에서는, 온도검지신호(T0)만을 활성화시킨다. 또 예를 들어 실온이나 0℃ 이하의 저온에서는 온도검지신호(T1)만을 활성화시킨다.
이로써 실온이나 0℃ 이하의 저온에서는 내부전원회로가 발생시키는 전위가 소스바이어스 제어회로(222)를 통해 소스선에 공급된다. 또 예를 들어 100℃ 이상의 고온에서는, VDD-Vtp가 소스바이어스 제어회로(222)를 통해 소스선에 공급된다.
즉, 본 변형예에 의하면, 오프 리크전류가 많은 온도조건에서는, 상기 소스바이어스 전위가 높게 제어되고, 오프 리크전류가 비교적 적은 온도조건에서는, 상기 소스바이어스 전위가 낮게 제어되므로, 소스선의 전위제어에 소비되는 전력을 온도에 따라 최소화시킬 수 있게 된다.
제 2 실시예의 제 4 변형예
상기 각 실시형태나 변형예에서는, 상기 소스바이어스 전위와 비트선의 프리차지 전위가 다르나, 소스선과 비트선의 전위를 일치시키면, 판독대상 메모리셀과 는 다른 행의 메모리셀에서의 오프리크전류를 삭감하기가 가능해진다.
예를 들어 도 16에 나타내는 반도체기억장치는, 프리차지 트랜지스터(260)의 드레인단자에 N채널 트랜지스터(280)가 접속되어, 비트선의 전위를 VDD-Vtn으로 하는 예이다. 또 이 반도체기억장치의 내부전원회로는, VDD-Vtn을 소스바이어스 제어회로(221)에 출력하도록 구성된다. 이로써 소스선과 비트선의 전위를 일치시키기가 가능해진다.
여기서 일치시키는 전위로는, 상기와 같이 VDD-Vtn에 한정됨 없이, 예를 들어 제 1 실시예에서 설명한 바와 같이, 소스선에 전위를 공급함에 따른 소비전력의 증가와, 오프리크를 방지함에 따른 소비전력 저감의 균형을 고려하여 설정해도 된다. 단, VDD-Vtn으로 설정할 경우는, 다른 전위로 설정하는 경우에 비해 회로규모의 증가가 적다.
또 본 변형예는 제 1 실시예의 반도체기억장치에 적용해도 마찬가지 효과를 얻을 수 있다.
제 3 실시예
도 17은 본 발명의 제 3 실시예에 관한 반도체기억장치(300)의 구성을 나타내는 블록도이다. 반도체기억장치(300)는, 반도체기억장치(200)의 소스바이어스 제어회로 배열(220) 대신 소스바이어스 제어회로 배열(320)을 구비하여 구성된다.
소스바이어스 제어회로 배열(320)에는, 각 소스선에 대응한 복수의 소스바이어스 제어회로(321)가 배치된다.
소스바이어스 제어회로(321)는 구체적으로 도 18에 나타내는 바와 같이 구성 된다. 소스바이어스 제어회로(321)에서는, 접속된 각 워드선의 레벨, 및 메모리활성화신호(ACT)의 레벨이 Low레벨인 경우에 소스선이 고 임피던스 상태(Hi-Z상태)로 된다.
상기와 같이 구성된 반도체기억장치(300)에서는, 도 19에 나타내는 바와 같이 시간(A) 이전의 대기상태에서는 모든 소스선이 VSS레벨로 유지된다. 다음으로 메모리활성화신호(ACT)가 활성화되면, 선택된 소스선(예를 들어 소스선(SN0))만이 VSS레벨로 유지되며, 나머지 모든 소스선은 Hi-Z상태로 된다. 그리고 메모리셀로부터 데이터가 판독된 후, 메모리활성화신호(ACT)가 리셋되면, 그 하강신호를 받아 선택된 워드선(예를 들어 워드선(WL0))은 리셋된다. 또 동시에 Hi-Z상태인 소스선은 VSS레벨로 된다.
이와 같이 본 실시예에 의하면, 대기 시에는 모든 소스선이 접지전위로 되어, 종래는 대기 시에 흐르던 오프리크전류에 의한 정상전류를 삭감하기가 가능해진다. 또 액티브 시에는 판독대상인 메모리셀과는 비접속인 소스선이 Hi-Z상태로 되므로 액티브 시의 소비전력을 삭감하는 것도 가능해진다.
또한 판독대상인 메모리셀과는 비접속인 소스선을 적극적으로 접지전위로 하는 것에 비해, 소스선을 Hi-Z상태로 함으로써 오프리크전류도 삭감할 수 있다.
제 3 실시예의 변형예
제 3 실시예의 반도체기억장치에 있어서도, 예를 들어 도 20에 나타내는 바와 같이 소스바이어스 제어회로(321) 대신 소스바이어스 제어회로(222)를 이용하고, 추가로 온도검지회로(370)를 배치해도 된다. 이 회로는, 온도검지회로(370)가 검출한 반도체기억장치의 온도에 대응하여, 내부전원회로가 발생시키는 전위가 공급된 상태, 및 Hi-Z상태 중 어느 한 상태로 절환할 수 있는 예이다.
온도검지회로(370)는, 반도체기억장치의 온도가 소정 온도를 초과하면, 온도검지신호(T1)를 활성화시켜 출력하도록 구성된다. 구체적으로는 오프리크전류가 많은 예를 들어 100℃ 이상의 고온에서는 온도검지신호(T1)를 활성화시킨다.
이와 같이 구성됨으로써, 프리차지신호(PR)가 활성화된 동안, 판독대상인 메모리셀과는 비접속인 소스선은, 반도체기억장치의 온도에 따라 Hi-Z상태, 또는 내부전원전압이 공급된 상태로 제어된다. 이로써 액티브 시의 소비전력을 억제하면서 또 특성마진을 가진 반도체기억장치를 제공하기가 가능해진다.
여기서 도 20에 나타내는 예에서, 소스선의 전압상태는 내부전원회로의 전위가 공급되는 상태와 Hi-Z상태의 2종류이나, 온도에 따라 보다 세세히 상기 소스바이어스 전위를 제어하도록 해도 된다.
제 4 실시예
도 21은 본 발명의 제 4 실시예에 관한 반도체기억장치(400)의 구성을 나타내는 블록도이다. 반도체기억장치(400)는 제 2 실시예 제 1 변형예의 반도체기억장치에, 액티브기간 발생회로(430)가 추가된 구성이다. 여기서 도 21에서는, 상기 각 실시예에서 기재가 생략되었던 데이터를 메모리셀로부터 판독하기 위한 구성이다. 판독회로(440)와 출력선택회로(450)도 기재된다.
액티브기간 발생회로(430)는, 명령복호기(230)가 생성한 메모리 활성화신호(ACT)의 하강타이밍을 제어하도록 구성된다. 제 2 실시예 등의 반도체기억장치에 서는 외부클록신호(CLK)에 기초하여, 메모리 활성화신호(ACT)의 하강타이밍이 제어됐으나, 반도체기억장치(400)에서는 내부타이밍에서(자기완결로), 메모리 활성화신호(ACT)의 하강타이밍을 제어하도록 구성된다.
판독회로(440)는, 열복호기(240)에 의해 선택된 비트선으로 출력된 데이터를 판독하여 출력선택회로(450)로 출력하도록 구성된다.
출력선택회로(450)는 출력선택신호(SEL)가 입력된다. 이 출력선택신호(SEL)는, 메모리 활성화신호(ACT)의 하강타이밍에서 상승하는 신호이다. 출력선택회로(450)는, 출력선택신호(SEL)가 상승한 타이밍에서, 판독회로(440)의 출력을 반도체기억장치(400)의 외부로 출력하도록 구성된다. 즉, 출력선택신호(SEL)가 Low레벨인 동안 데이터 출력은 미결정상태이다.
상기와 같이 구성된 반도체기억장치(400)에서는, 도 22에 나타내는 바와 같이 메모리 활성화신호(ACT)의 하강타이밍에서, 판독대상인 메모리셀과는 비접속인 소스선에 대한 상기 소스바이어스 전위의 공급이 종료되므로, 상기 소스바이어스 전위를 공급하는 기간을 최소한으로 하기가 가능해진다. 소스선에 상기 상기 소스바이어스 전위를 공급하는 기간을 최소한으로 할 수 있으면, 상기 소스바이어스 전위를 공급함으로써 메모리셀 이외의 경로로부터 전류가 누설될 경우에도, 이 리크에 의한 전력소비를 최소한으로 하기가 가능해진다.
예를 들어, 메모리 활성화신호(ACT)의 하강타이밍을, 원하는 최대동작주파수에서 동작하는 타이밍에 맞추어두면, 액티브 시의 소비전력을 충분히 삭감할 수 있다.
또 메모리 활성화신호(ACT)의 하강타이밍에서 데이터의 판독타이밍이 제어되므로, 외부클록신호의 주파수에 상관없이 액세스시간을 일정하게 하기가 가능해진다.
제 4 실시예의 제 1 변형예
도 23은 본 발명의 제 4 실시예에 관한 반도체기억장치에서의 소스바이어스 제어회로 변형예인 소스바이어스 제어회로(421)를 나타내는 블록도이다.
소스바이어스 제어회로(421)는, 액티브기간 중에 소스선에의 바이어스능력(전하를 공급하는 능력)을 복수 단계로 절환 가능한 소스바이어스 제어회로의 예이다. 소스바이어스 제어회로(421)에서는, N채널 트랜지스터(421a와 421b)에 의해, 상기 소스바이어스 전위 공급의 유무가 절환된다. 이 예에서 N채널 트랜지스터(421a와 421b)는, 예를 들어 다른 크기로 구성되어 전위공급 능력이 서로 다르다.
워드선(WL0) 및 비트선(BL00)에 접속된 메모리셀이 판독되는 경우의 소스바이어스 제어회로(421) 동작을 도 24의 타이밍도를 이용하여 설명한다.
소스바이어스 제어회로(421)에서는 예를 들어 도 24에 나타내는 바와 같이, 프리차지신호(PR)가 활성화되면, 우선 N채널 트랜지스터(421a와 421b)가 온 된다. 이로써 소스선(SN0)에는 N채널 트랜지스터(421a와 421b)를 통해 상기 소스바이어스 전위가 공급된다.
다음으로, 프리차지신호(PR)의 활성화기간이 종료되고, 워드선(WL0)이 활성화되면, N채널 트랜지스터(421a)는 오프 된다. 또 OR회로(421c)의 출력신호(SNNR) 가 Low레벨로 된다. 이로써 N채널 트랜지스터(421b)도 오프 된다. N채널 트랜지스터(421a 및 421b)가 오프 되면, 소스선(SN0)의 전위는 VSS레벨로 된다.
한편, 판독대상인 메모리셀과는 비접속인 소스선(소스선(SN0) 이외의 소스선)과 접속된 소스바이어스 제어회로(421)는, 프리차지신호(PR)가 Low레벨로 되면, N채널 트랜지스터(421a 및 421b)가 온 된다. 이로써 소스선(SN0) 이외의 소스선에는, N채널 트랜지스터(421a 및 421b)를 통해 상기 소스바이어스 전위가 공급된다. 프리차지 기간이 끝나고 프리차지신호(PR)가 High레벨로 되면, N채널 트랜지스터(421a)는 오프 된다. 그러나 워드선이 선택되지 않았으므로, 출력신호(SNNR)는 High레벨을 유지한다. 따라서 N채널 트랜지스터(421b)는 온인 채로 된다. 이로써 소스선은 N채널 트랜지스터(421b)를 통해 상기 소스바이어스 전위가 공급된다.
상기와 같이 본 변형예에 의하면, 액티브기간의 개시 시에는 상기 소스바이어스 전위공급능력을 크게 하여, 가능한 한 빨리 소스선의 전위를 상승시킴으로써, 액세스시간을 짧게 하기가 가능해진다. 또 소스선 전위가 상기 소스바이어스 전위까지 상승한 후는, 예를 들어 소스선으로 이어지는 트랜지스터를 통해 누설되는 오프리크전류를 보충하기만 하는 소전류를 공급하도록, 바이어스 능력을 작게 하여 상기 소스바이어스 전위를 공급할 수 있다. 그러므로 소비전력의 삭감이 가능해진다.
여기서 바이어스 능력의 절환 단계 수는, 상기한 2단계로 한정됨 없이 예를 들어 메모리의 특성 등에 따라 최적으로 변경하면 된다.
또 바이어스 능력의 절환은, 예를 들어 반도체기억장치의 온도변화를 검지하 는 온도검지회로를 배치하고, 온도검지회로가 검지한 온도변화에 따라 절환하도록 해도 된다.
제 4 실시예의 제 2 변형예
도 25는 본 발명의 제 4 실시예에 관한 반도체기억장치에서의 소스바이어스 제어회로 변형예인 소스바이어스 제어회로(422)를 나타내는 블록도이다.
소스바이어스 제어회로(422)는, 판독대상인 메모리셀과는 비접속인 소스선에 액티브기간의 초기에만 상기 소스바이어스 전위를 공급하는 소스바이어스 제어회로의 예이다.
소스바이어스 제어회로(422)는, 소스바이어스 제어회로(421)에 대해 P채널 트랜지스터(422d)가 추가된다. P채널 트랜지스터(422d)는, 게이트단자에 VDD레벨의 전위가 공급됨으로써, 소스선의 Hi-Z상태를 만들도록 구성된다.
상기와 같이 구성된 소스바이어스 제어회로(422)에서는, 예를 들어 도 26에 나타내는 바와 같이, 프리차지신호(PR)가 Low레벨로 되면, N채널 트랜지스터(421a)가 온 된다. 이로써 모든 소스선에 상기 소스바이어스 전위가 공급된다.
프리차지신호(PR)가 High레벨로 돌아오면, N채널 트랜지스터(421a)가 오프 된다. 이로써 소스선(SN0) 이외의 소스선은 Hi-Z상태로 된다.
상기와 같이, 소스바이어스 제어회로(422)에서는, 프리차지기간에 필요한 상기 소스바이어스 전위를 공급한 후, 소스선을 Hi-Z상태로 하므로, 상기 소스바이어스 전위공급 시만의 소비전력으로 충분하다. 즉 본 실시예에 의하면, 소비전력의 삭감이 가능해짐과 더불어 오프리크전류에 의한 판독오류동작도 방지할 수 있다.
여기서 소스바이어스 제어회로(422)에서는, P채널 트랜지스터(422d)의 게이트단자에 VDD레벨의 전위를 공급함으로써 소스선의 Hi-Z상태를 만들었으나, Hi-Z상태로 하는 방법은 상기 예에 한정되지 않는다.
또 예를 들어 P채널 트랜지스터(422d)의 게이트단자를 메탈배선층을 이용한 마스크선택으로써 외부단자와 접속시키거나, 상기 실시예에서 설명한 온도검지회로를 이용하여 P채널 트랜지스터(422d)의 온/오프를 제어함으로써, Hi-Z상태와 상기 소스바이어스 전위공급 상태를 절환하도록 해도 된다.
여기서 상기한 각 실시예의 내부전원회로는, 반도체기억장치의 외부로부터 전위를 조절할 수 있도록 해도 된다. 이로써 보다 효율적으로 소비전력의 삭감이 가능해진다.
또 시스템 온 칩 등 복수의 반도체기억장치가 동일 실리콘기판 상에 탑재된 반도체장치에서는, 복수의 반도체기억장치에서 내부전원회로를 공통으로 사용하도록 해도 된다.
또한 상기 실시예에서는 메모리셀이 N채널 트랜지스터로 구성된 예를 설명했으나, P채널 트랜지스터로 구성된 경우라도 마찬가지 효과를 얻을 수 있도록 할 수 있다.
또 각 신호의 레벨(High레벨, 또는 Low레벨)과 그 의미의 대응관계는 예시이며, 상기한 예에 한정되지 않는다.
그리고 상기 각 실시예나 변형예에서 설명한 구성요소는, 논리적으로 가능한 범위에서 여러 가지로 조합시켜도 된다.
본 발명에 의하면, 대기 시 및 동작 시의 소비전력을 삭감할 수 있다는 효과를 가지며, 마스크ROM 등의 반도체기억장치, 특히 메모리셀 배열의 대규모화와 저소비전력화를 실현하는 회로기술 등으로서 유용하다.

Claims (29)

  1. 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서,
    상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과,
    상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과,
    상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과,
    상기 비트선을 프리차지하는 기간을 나타내는 프리차지신호에 대응하여, 상기 비트선을 프리차지전위로 프리차지하는 프리차지회로와,
    상기 프리차지신호를 생성하는 프리차지신호 발생회로와,
    상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서,
    상기 소스선은, 상기 메모리셀을 구성하는 트랜지스터와 확산층에서 접속되 는 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항에 있어서,
    상기 소스바이어스 제어회로는, 2의 멱승단위 수의 워드선에 대해 1개 비율로 배치되는 것을 특징으로 하는 반도체기억장치.
  4. 제 1 항에 있어서,
    상기 소스바이어스 전위를 발생하는 내부전원회로를 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
  5. 제 4 항에 있어서,
    상기 내부전원회로는, 각 소스선과 1대1 대응으로 배치되는 것을 특징으로 하는 반도체기억장치.
  6. 제 4 항에 있어서,
    상기 내부전원회로는, 상기 메모리셀이 형성되는 메모리셀기판 콘택트영역에 배치되는 것을 특징으로 하는 반도체기억장치.
  7. 제 4 항에 있어서,
    상기 내부전원회로는, 복수의 소스선에 대해 1개가 배치되는 것을 특징으로 하는 반도체기억장치.
  8. 제 1 항에 있어서,
    상기 소스바이어스 제어회로는, 메모리 액세스 요구를 기다리는 대기기간에, 모든 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어함과 더불어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  9. 제 8 항에 있어서,
    상기 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속됐는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며,
    상기 소스바이어스 제어회로는, 상기 소스바이어스 전위를 복수의 레벨로 설정할 수 있는 것이고, 상기 기억데이터 값을 결정하는 콘택트층이 형성될 때, 상기 소스바이어스 전위의 레벨이 설정되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  10. 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서,
    상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과,
    상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열에서의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과,
    상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과,
    상기 비트선을 프리차지하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지전위로 프리차지하는 프리차지회로와,
    상기 프리차지신호를 생성하는 프리차지신호 발생회로와,
    반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로와,
    상기 액티브신호가 출력되는 기간에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 하는 반도체기억장치.
  11. 제 10 항에 있어서,
    상기 소스바이어스 제어회로는, 대기기간에, 모든 소스선을 접지전위가 공급된 상태로 제어함과 더불어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  12. 제 10 항에 있어서,
    상기 소스바이어스 제어회로는, 상기 프리차지신호에 따라 상기 제어를 실행하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  13. 제 12 항에 있어서,
    상기 소스바이어스 제어회로는, 상기 워드선이 활성화된 기간이 개시되는 타이밍과는 다른 타이밍에서, 상기 제어를 실행하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  14. 제 10 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 소스바이어스 전위를 변경하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  15. 제 11 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 소스바이어스 전위를 변경하도록 구성되는 것을 특징으로 하는 반도체기 억장치.
  16. 제 12 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 소스바이어스 전위를 변경하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  17. 제 13 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 소스바이어스 전위를 변경하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  18. 제 1, 제 12, 제 14, 제 15, 제 16 및 제 17 항 중 어느 한 항에 있어서,
    상기 프리차지 전위와 상기 소스바이어스 전위는 동전위인 것을 특징으로 하는 반도체기억장치.
  19. 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 반도체기억장치에 있어서,
    상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과,
    상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과,
    상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과,
    반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로와,
    상기 액티브신호가 출력되는 기간에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태, 또는 고 임피던스상태로, 판독대상의 메모리셀과는 비접속인 소스선 중 적어도 1개의 소스선을 제어하는 소스바이어스 제어회로를 구비하는 것을 특징으로 하는 반도체기억장치.
  20. 제 19 항에 있어서,
    상기 소스바이어스 제어회로는, 메모리 액세스 요구를 기다리는 대기기간에, 모든 소스선을 접지전위가 공급된 상태로 제어함과 더불어, 상기 액티브기간에는, 판독대상의 메모리셀과 접속된 소스선을 접지전위 또는 전원전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  21. 제 19 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 액티브기간에, 상기 온도검지회로가 검지한 온도변화에 따라, 판독대상 메모리셀과는 비접속인 소스선을 고 임피던스상태, 또는 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  22. 제 1 항에 있어서, 추가로,
    상기 비트선에 출력된 데이터를 유지시켜 출력하는 출력회로와,
    반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력하는 명령복호회로를 구비하며,
    상기 명령복호회로는, 자기완결 타이밍에서, 상기 액티브신호를 리셋하도록 구성되고,
    상기 출력회로는, 상기 액티브신호가 리셋된 타이밍에서 상기 비트선에 출력된 데이터를 유지시켜 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  23. 제 10 항에 있어서,
    상기 비트선에 출력된 데이터를 유지시켜 출력하는 출력회로를 추가로 구비하며,
    상기 명령복호회로는, 자기완결 타이밍에서, 상기 액티브신호를 리셋하도록 구성되고,
    상기 출력회로는, 상기 액티브신호가 리셋된 타이밍에서 상기 비트선에 출력된 데이터를 유지시켜 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  24. 제 19 항에 있어서,
    상기 비트선에 출력된 데이터를 유지시켜 출력하는 출력회로를 추가로 구비하며,
    상기 명령복호회로는, 자기완결 타이밍에서, 상기 액티브신호를 리셋하도록 구성되고,
    상기 출력회로는, 상기 액티브신호가 리셋된 타이밍에서 상기 비트선에 출력된 데이터를 유지시켜 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  25. 제 22 항, 제 23 항 및 제 24 항 중 어느 한 항에 있어서,
    상기 소스바이어스 제어회로는, 상기 소스바이어스 전위의 공급능력을 복수 단계로 절환하는 능력절환회로를 구비하며, 상기 액티브기간 중에 판독대상의 메모리셀과는 비접속인 소스선에 상기 소스바이어스 전위를 공급할 경우에, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  26. 제 25 항에 있어서,
    추가로,
    프리차지 하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지 전위로 프리차지하는 프리차지회로와,
    상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하며,
    상기 소스바이어스 제어회로는, 프리차지 기간이 종료된 후 1회, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  27. 제 26 항에 있어서,
    상기 공급능력의 절환이 실행되기 전의 공급능력은, 절환 후 공급능력보다 큰 것을 특징으로 하는 반도체기억장치.
  28. 제 25 항에 있어서,
    상기 소스바이어스 제어회로는, 상기 액티브기간에 판독대상의 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 한 후에, 고 임피던스상태로 절환하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  29. 제 25 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스바이어스 제어회로는, 상기 온도검지회로가 검지한 온도변화에 따라, 상기 공급능력을 절환하도록 구성되는 것을 특징으로 하는 반도체기억장치.
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