KR20080029262A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 액티브 영역을 한정하는 소자분리막을 포함하며, 상기 액티브영역 중에서 소오스 형성 영역 및 이에 인접한 게이트 형성 영역의 일부분이 리세스된 반도체 기판 상에 제1도전막을 형성하는 단계와, 상기 제1도전막을 식각하여 게이트 형성 영역을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치의 측벽 상에 제1질화막스페이서를 형성하는 단계와, 상기 제1질화막스페이서를 포함한 기판 결과물의 전면 상에 게이트절연막과 게이트용 제2도전막을 차례로 형성하는 단계와, 상기 게이트용 제2도전막, 게이트절연막, 제1질화막스페이서 및 제1도전막을 CMP하여 표면 평탄화를 달성하는 단계와, 상기 표면 평탄화가 이루어진 기판 결과물 상에 게이트용 제3도전막과 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막과 게이트용 제3도전막을 식각해서 게이트절연막, 게이트용 제2도전막, 게이트용 제3도전막 및 하드마스크막의 적층 구조로 이루어진 게이트를 형성함과 아울러 제1도전막을 노출시키는 단계와, 상기 노출된 제1도전막을 식각해서 드레인 형성 영역의 기판 부분을 노출시킴과 아울러 소오스 형성 영역에 전극단자를 형성하는 단계 및 상기 제1질화막스페이서 상의 게이트의 측벽에 제2질화막스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 소자분리막 2 : 반도체기판
3 : 액티브영역 4 : 제1도전막
5 : 제1게이트절연막 6 : 제1질화막스페이서
7 : 게이트용 제2도전막 8 : 게이트용 제3도전막
9 : 하드마스크막 10 : 게이트
11 : 드레인영역 12 : 소오스영역
13 : 제2질화막스페이서 14 : 질화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비대칭 단차 게이트 구조를 갖는 셀을 형성함에 있어서의 랜딩플러그콘택 형성 부분이 노출되지 않은 불량(LPC not-open fail)을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
메모리 반도체 소자의 고집적화가 급격히 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀 지역의 문턱전압 마진 및 리프레쉬 시간 감소로 상당한 어려움을 겪고 있다. 이에, 메모리 반도체 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 액티브영역의 일부를 리세스(recess)시켜 상기 액티브영역이 단차지도록 만들고, 이렇게 단차진 액티브영역에 비 대칭 구조를 갖는 게이트를 형성하여 반도체 소자에서의 유효 채널 길이(effective channel length)를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈(Vt dose)로도 원하는 정도의 문턱전압을 얻을 수 있으며, 아울러, 반도체 소자에 걸리는 전계를 낮출 수 있어서, 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 개선시킬 수 있다.
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유효한 방법으로 대두되고 있다.
그러나, 상기와 같은 STAR 게이트 셀을 구현함에 있어서, 랜링플러그콘택(LPC) 형성을 위한 층간절연막 식각 공정시, 액티브영역 자체의 단차와 액티브영 역과 소자분리막간 단차에 의해서 스페이서질화막이 잔존하여 랜딩플러그콘택 형성 부분이 노출되지 않는 불량(LPC not-open fail)이 발생된다는 문제점이 있다.
또한, 상기와 같은 문제점을 해결하고자, 랜딩플러그콘택 형성을 위한 식각 공정시, 스페이서질화막의 잔존을 방지하고자 층간절연막 식각 공정시간을 증가시킬 경우 게이트 절연막의 과도한 노출로 인하여 후속의 SAC(Self alignment contact)의 관련 오류를 유발하는 또 다른 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, STAR 게이트 셀을 형성함에 있어서 랜딩플러그콘택 형성 부분이 노출되지 않는 불량(LPC not-open fail)을 방지한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기와 같이 단차를 감소시킴으로써 불량발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 액티브 영역을 한정하는 소자분리막을 포함하며, 상기 액티브영역 중에서 소오스 형성 영역 및 이에 인접한 게이트 형성 영역의 일부분이 리세스된 반도체 기판 상에 제1도전막을 형성하는 단계; 상기 제1도전막을 식각하여 게이트 형성 영역을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 측벽 상에 제1질화막스페이서를 형성하는 단계; 상기 제1질화막스페이서를 포함한 기판 결과물의 전면 상에 게이트절연막과 게이트용 제2도전막 을 차례로 형성하는 단계; 상기 게이트용 제2도전막, 게이트절연막, 제1질화막스페이서 및 제1도전막을 CMP하여 표면 평탄화를 달성하는 단계; 상기 표면 평탄화가 이루어진 기판 결과물 상에 게이트용 제3도전막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막과 게이트용 제3도전막을 식각해서 게이트절연막, 게이트용 제2도전막, 게이트용 제3도전막 및 하드마스크막의 적층 구조로 이루어진 게이트를 형성함과 아울러 제1도전막을 노출시키는 단계; 상기 노출된 제1도전막을 식각해서 드레인 형성 영역의 기판 부분을 노출시킴과 아울러 소오스 형성 영역에 전극단자를 형성하는 단계; 및 상기 제1질화막스페이서 상의 게이트의 측벽에 제2질화막스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1도전막을 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 게이트용 제2도전막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 게이트용 제3도전막은 금속실리사이드막을 형성하는 것을 특징으로 한다.
상기 금속실리사이드막은 텅스텐실리사이드막인 것을 특징으로 한다.
상기 제2질화막스페이서를 형성하는 단계는, 상기 드레인 예정 영역의 기판 부분이 노출됨과 아울러 소오스 형성 영역에 제1플러그가 형성된 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 게이트들 및 상기 게이트들 사이 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 식각된 층간절연막을 포함한 기판 결과물 상에 질화막과 버퍼산화막을 차례로 형성하는 단계; 및 상기 버퍼산화막과 질화막을 식각하는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 액티브 영역과 소오스 영역 및 이에 인접한 게이트 영역의 일부분이 리세스된 반도체기판 상에 폴리실리콘으로 이루어진 제1도전막을 증착하고, 그런다음, 도전막 및 절연막의 형성과 이에 대한 전면식각을 진행하여 STAR 게이트 셀을 형성한다.
이 경우, 본 발명은 소오스 영역에 폴리실리콘막을 매립형 전극용층으로 미리 증착하여 반도체 기판의 단차를 감소시킴으로써, 랜딩플러그콘택(Landing plug conctact) 형성을 위한 층간절연막 식각 공정 시에 상기 반도체 기판의 감소시킨 단차로 인하여 상기 층간절연막 식각이 효과적으로 이루어져, 상기 층간절연막 식각이 효과적으로 이루어지지 않음으로 인한 스페이서질화막의 잔존으로 야기되는 불량을 원천적으로 방지할 수 있어, 랜딩플러그콘택 형성 부분이 노출되지 않는 불량(LPC not-open fail) 발생을 방지할 수 있다.
구체적으로, 도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
자세하게, 도 1을 참조하면, 적소에 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역(3)을 한정하는 트렌치형의 소자분리막(1)이 형성된 반도체기판(2)을 마련한다.
그런다음, 공지의 포토 공정 및 식각 공정을 통해 소자분리막(1)의 일부분 및 이에 인접한 액티브영역(3)의 일부분을 식각해서 상기 액티브영역(3)이 단차지도록 만든다. 다음으로, 상기 액티브영역(3) 및 소자분리막(1)을 포함하는 반도체 기판(2) 상에 제1도전막(4)을 형성한다.
여기서, 상기 제1도전막(4)은 폴리실리콘막으로 형성하도록 한다.
도 2를 참조하면, 상기 제1도전막(4)을 식각하여 게이트가 형성되는 영역을 노출시킨 후, 상기 제1도전막(4)을 포함한 반도체 기판(2) 전면상에 질화막(14)을 증착한다.
도 3을 참조하면, 상기 질화막(14)을 전면식각하여 제1질화막스페이서(6)를 형성하고, 상기 제1질화막스페이서(6)상에 제1게이트절연막(5)과 게이트용 제1도전막(7)을 차례대로 형성한다. 이 때, 상기 제1게이트 절연막(7)은 버퍼산화막으로 이루어지며, 게이트 절연막 및 스페이서용의 역할을 수행하도록 형성된다.
아울러, 상기 게이트용 제2도전막(7)은 폴리실리콘막으로 형성하도록 한다.
도 4을 참조하면, 상기 제1질화막스페이서(6), 게이트절연막(5) 및 게이트용 제2도전막(7)을 CMP(Chemical mechanical polishing) 하여 표면 평탄화를 수행한다.
도 5를 참조하면, 상기 CMP를 통하여 표면 평탄화가 이루어진 상기 기판 결과물 상에 게이트용 제3도전막(8)과 하드마스크막(9)을 차례대로 형성한다. 그리고, 상기 게이트용 제3도전막(8)과 하드마스크막(9)을 차례대로 식각하여, 상기 게이트용 제2도전막(7), 게이트용 제3도전막(8) 및 하드마스크막(9)으로 이루어진 게 이트(10)를 형성한다. 아울러, 상기 게이트(10)가 형성됨과 동시에, 상기 제1도전막(4)을 노출시킨다. 이때, 상기 게이트용 제3도전막(8)은 텅스텐실리사이드막으로 형성하도록 한다.
도 6를 참조하면, 상기 노출된 제1도전막(4)을 식각하여 반도체 기판(2)의 드레인 형성 영역(11)은 노출시키고, 상기 반도체 기판(2)의 소오스 형성 영역(12)은 상기 제1도전막(4)으로 매립형 전극단자를 형성한다. 그리고, 상기 기판 결과물 상에는 제2질화막스페이서(13)를 형성한다.
도 7을 참조하면, 상기 제2질화막스페이서(13)를 전면식각하고, 상기 제2질화막스페이서(13) 상에 다시 층간절연막(도시안됨)을 형성하고식각하며, 상기 층간절연막을 포함하는 기판 결과물 상에 다시 질화막(도시안됨)과 버퍼산화막(도시안됨)을 차례대로 형성하고, 다시 상기 질화막과 버퍼산화막을 식각하여 본 발명의 실시예에 따른 STAR 게이트 셀을 구성한다.
이와 같이, 본 발명은 STAR 게이트 셀을 형성함에 있어서, 소오스 영역에 폴리실리콘막을 매립형 전극용층으로 미리 증착하여 반도체 기판의 단차를 감소시킴으로써, 랜딩플러그콘택(Landing plug conctact) 형성을 위한 층간절연막 식각 공정 시에 상기 반도체 기판의 감소시킨 단차로 인하여 상기 층간절연막 식각이 효과적으로 이루어져, 식각이 효과적으로 이루어지지 않음으로 인한 스페이서질화막의 잔존으로 야기되는 불량을 원천적으로 방지할 수 있어 랜딩플러그콘택 형성 부분이 노출되지 않는 불량(LPC not-open fail)을 방지할 수 있다.
또한, 게이트 절연막을 상기 게이트 하부의 측벽에만 형성함으로써, 후속공 정에서 발생될 수 있는 SAC(Self alignment contact)의 과도한 식각 및 상기 게이트와 관련된 오류도 방지할 수 있다.
한편, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, STAR 게이트 셀을 형성함에 있어서, 미리 폴리실리콘막을 증착하고 상기 증착된 영역에 게이트 도전막을 매립하여 형성함으로써, 상기 게이트 구조의 단차를 감소시켜 랜딩플러그콘택 홀 형성을 위한 식각 공정시에 의해 야기되는 질화막의 잔존으로 인한 랜딩플러그콘택 형성 부분이 노출되지 않는 불량(LPC not-open fail)을 방지할 수 있다
또한, 본 발명은 게이트 절연막을 게이트 측벽에만 형성되게 함으로써, 후속의 SAC(Self alignment contact)의 과도한 식각 및 상기 게이트와 관련된 오류도 방지할 수 있다.

Claims (6)

  1. 액티브 영역을 한정하는 소자분리막을 포함하며, 상기 액티브영역 중에서 소오스 형성 영역 및 이에 인접한 게이트 형성 영역의 일부분이 리세스된 반도체 기판 상에 제1도전막을 형성하는 단계;
    상기 제1도전막을 식각하여 게이트 형성 영역을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 상에 제1질화막스페이서를 형성하는 단계;
    상기 제1질화막스페이서를 포함한 기판 결과물의 전면 상에 게이트절연막과 게이트용 제2도전막을 차례로 형성하는 단계;
    상기 게이트용 제2도전막, 게이트절연막, 제1질화막스페이서 및 제1도전막을 CMP하여 표면 평탄화를 달성하는 단계;
    상기 표면 평탄화가 이루어진 기판 결과물 상에 게이트용 제3도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막과 게이트용 제3도전막을 식각해서 게이트절연막, 게이트용 제2도전막, 게이트용 제3도전막 및 하드마스크막의 적층 구조로 이루어진 게이트를 형성함과 아울러 제1도전막을 노출시키는 단계;
    상기 노출된 제1도전막을 식각해서 드레인 형성 영역의 기판 부분을 노출시킴과 아울러 소오스 형성 영역에 전극단자를 형성하는 단계; 및
    상기 제1질화막스페이서 상의 게이트의 측벽에 제2질화막스페이서를 형성하 는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1도전막을 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트용 제2도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트용 제3도전막은 금속실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 금속실리사이드막은 텅스텐실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2질화막스페이서를 형성하는 단계는,
    상기 드레인 예정 영역의 기판 부분이 노출됨과 아울러 소오스 형성 영역에 제1플러그가 형성된 기판 결과물 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 게이트들 및 상기 게이트들 사이 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 식각된 층간절연막을 포함한 기판 결과물 상에 질화막과 버퍼산화막을 차례로 형성하는 단계; 및
    상기 버퍼산화막과 질화막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010047446A1 (ko) * 2008-10-24 2010-04-29 동국대학교 산학협력단 트렌치 기법을 이용한 2단자 반도체 소자 제작 방법

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KR101536306B1 (ko) * 2008-10-24 2015-07-14 동국대학교 산학협력단 트렌치 기법을 이용한 2단자 반도체 소자 제작 방법

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