KR100672763B1 - 반도체 소자의 게이트 형성방법 - Google Patents

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Abstract

본 발명은 게이트 간격을 충분히 확보하면서 제한된 게이트 피치 내에서 게이트 선폭을 최대화하여 고집적화에 따른 우수한 트랜지스터 특성을 얻을 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명은 반도체 기판 상에 게이트 절연막과 층간절연막을 순차적으로 형성하는 단계; 층간절연막을 식각하여 게이트 영역을 한정하는 층간절연막 패턴을 형성하는 단계; 층간절연막 패턴을 덮도록 기판 전체 표면에 질화막을 증착하는 단계; 질화막과 게이트 절연막 및 기판을 동시에 식각하여 층간절연막 패턴 측벽에는 스페이서를 형성하고, 기판에는 소정 깊이의 트렌치를 형성하는 단계; 트렌치 및 게이트 영역을 매립하도록 기판 전면 상에 게이트 물질막을 증착하는 단계; 및 게이트 물질막을 분리시켜 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
게이트, 단채널효과, 트렌치, 어스펙트비, CMP

Description

반도체 소자의 게이트 형성방법{METHOD OF FORMING GATE FOR SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래의 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
도 2는 종래의 게이트 형성 후 증착된 층간절연막에서 보이드가 발생된 경우를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드산화막
32 : 게이트 절연막 33 : 층간절연막
33a : 층간절연막 패턴 34 : BARC막
35 : 포토레지스트 패턴 36 : 질화막
36a : 스페이서 37 : 트렌치
38 : 배리어금속막 39 : 텅스텐막
300 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰(desigh rule) 감소에 의해 게이트 피치(pitch)도 점점 더 감소되고 있으나, 단채널효과(short channel effect) 및 리프레시(refresh) 등의 트랜지스터의 특성을 고려하여, 게이트 형성 시 제한된 피치 내에서 게이트 선폭(line width)은 가능하면 크게 하고 간격(space)은 작게 하고 있다.
도 1a 및 도 1b를 참조하여 종래의 반도체 소자의 게이트 형성방법을 설명한다.
도 1a에 도시된 바와 같이, 필드 산화막(11)에 의해 액티브 영역이 정의된 반도체 기판(10) 상에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상부에 게이트 물질막으로서 폴리실리콘막(13)과 제 1 텅스텐막(14)을 순차적으로 증착한 후, 제 1 텅스텐막(14) 상부에 하드마스크 물질막으로서 질화막(15)과 제 2 텅스텐막(16)을 순차적으로 증착한다. 그 다음, 제 2 텅스텐막(16) 상부에 게이트 마스크를 이용한 포토리소그라피 공정에 의해 라인형(line type) 포토레지스트 패턴(18)을 형성한다. 이때, 포토레지스트 패턴(18) 하부에 표면반사를 방지하기 위해 저부난반사코팅(Bottom Anti-Reflective Coating; BARC)막(17)을 개재할 수도 있다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(18)을 이용하여 제 2 텅스텐막(16), 질화막(15), 제 1 텅스텐막(14) 및 폴리실리콘막(13)을 순차적으로 식각하여 텅스텐 하드마스크(미도시), 질화막 하드마스크(15a) 및 텅스텐막/폴리실리콘막의 게이트(100)를 형성한 후, 공지된 방법에 의해 포토레지스트 패턴(18), BARC막(17) 및 텅스텐 하드마스크를 순차적으로 제거한다. 그 다음, 게이트(100) 및 질화막 하드마스크(15a)를 덮도록 기판 전체 표면에 스페이서용 질화막(19)을 형성한다.
그러나, 게이트(100) 사이의 간격을 점점 더 감소시키게 되면, 어스펙트비(aspect ratio) 증가로 인해 로딩이펙트(loading effect)가 증가하여 포토레지스트 패턴(18)의 붕괴(collapse)가 발생할 뿐만 아니라, 게이트(100) 형성 후에도 게이트 잔류물이 존재하여 브리지 패일(bridge fail)이 발생하게 된다. 또한, 이후 게이트(100) 사이의 절연을 위해 층간절연막을 형성하게 되면, 도 2와 같이 게이트(100) 사이의 층간절연막(20)에 보이드(200)가 발생하여 듀얼-비트 패일(dual-bit fail)을 유발하므로, 제한된 게이트 피치 내에서 일정치 이상으로 게이트 선폭을 증가시키는 데에는 한계가 있다. 따라서, 고집적화에 따른 우수한 트랜지스터 특성을 얻기가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으 로, 게이트 간격을 충분히 확보하면서 제한된 게이트 피치 내에서 게이트 선폭을 최대화하여 고집적화에 따른 우수한 트랜지스터 특성을 얻을 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 게이트 절연막과 층간절연막을 순차적으로 형성하는 단계; 층간절연막을 식각하여 게이트 영역을 한정하는 층간절연막 패턴을 형성하는 단계; 층간절연막 패턴을 덮도록 기판 전체 표면에 질화막을 증착하는 단계; 질화막과 게이트 절연막 및 기판을 동시에 식각하여 층간절연막 패턴 측벽에는 스페이서를 형성하고, 기판에는 소정 깊이의 트렌치를 형성하는 단계; 트렌치 및 게이트 영역을 매립하도록 기판 전면 상에 게이트 물질막을 증착하는 단계; 및 게이트 물질막을 분리시켜 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
바람직하게, 스페이서 및 트렌치를 형성하는 단계에서 식각은 블랭킷 식각으로 수행한다.
또한, 게이트 물질막은 텅스텐막으로 이루어지거나 배리어금속막과 텅스텐막의 이중막으로 이루어지고, 게이트 물질막의 분리는 화학기계연마로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명한다.
도 3a에 도시된 바와 같이, 필드 산화막(31)에 의해 액티브 영역이 정의된 반도체 기판(30) 상에 게이트 절연막(32)을 형성하고, 게이트 절연막(32) 상부에 산화막의 층간절연막(33)을 형성한다. 그 다음, 층간절연막(33) 상부에 포토리소그라피 공정에 의해 종래와 반대인 스페이스형(space type) 포토레지스트 패턴(35)을 형성한다. 이때, 포토레지스트 패턴(35) 하부에 표면반사를 방지하기 위해 BARC막(34)을 개재할 수도 있다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(35)을 이용하여 층간절연막 (33)을 식각하여 게이트 영역을 한정하는 층간절연막 패턴(33a)을 형성한 후, 공지된 방법에 의해 포토레지스트 패턴(35) 및 BARC막(34)을 제거한다. 그 다음, 층간절연막 패턴(33a)을 덮도록 기판(30) 표면에 스페이서용 질화막(36)을 증착한다.
도 3c에 도시된 바와 같이, 블랭킷 식각(blanket etch)에 의해 질화막(35)과 게이트 절연막(32) 및 기판(30)을 동시에 식각하여, 층간절연막 패턴(33a) 측벽에는 스페이서(36a)를 형성하고 기판(30)에는 소정 깊이의 트렌치(37)를 형성한다. 바람직하게, 필드산화막(31)의 손실이 최소화되도록 기판(30)과 산화막의 선택비를 적절히 조절하여 수행한다. 그 후, 트랜지스터 특성 조절을 위한 이온주입공정(예컨대, 문턱전압 조절을 위한 이온주입)을 수행한다.
도 3d에 도시된 바와 같이, 트렌치(37)의 표면에 게이트산화막(도시 생략)을 형성한 후, 트렌치(37)를 포함하는 기판 전체 표면에 배리어금속막(38)을 먼저 증착하고, 트렌치(37) 및 층간절연막 패턴(33a) 사이의 게이트 영역을 완전히 매립하도록 배리어금속막(38) 상부에 텅스텐막(39)을 증착한다.
도 3e에 도시된 바와 같이, 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 층간절연막 패턴(33a)의 표면이 노출되도록 텅스텐막(39) 및 배리어금속막(38)을 식각하여 분리시켜 배리어금속막(38) 및 텅스텐막(39)으로 이루어진 게이트(300)를 형성함과 동시에 표면을 평탄화한다. 이때, CMP 공정을 적절히 조절하여 게이트(300) 높이를 조절할 수 있다.
그 후, 도시되지는 않았지만, 딥(dip) 방식의 습식식각에 의해 층간절연막 패턴(33a)을 선택적으로 제거하고 게이트 사이의 게이트절연막(32)을 식각하여 랜딩플러그콘택(Lanid Plug Contact; LPC)홀을 형성한 후, LPC홀을 매립하도록 폴리실리콘막을 증착하고 에치백(etch-back) 공정에 의해 분리하여 기판(30)과 콘택하는 LP(Landing Plug)를 형성한다.
상기 실시예에 의하면, 게이트보다 층간절연막을 먼저 형성하고 포토레지스트 패턴을 이용하여 단일층의 층간절연막만을 식각하기 때문에 포토레지스트 패턴 붕괴를 방지할 수 있을 뿐만 아니라 층간절연막에서의 보이드 발생을 방지할 수 있으므로 소자 패일을 최소화할 수 있다.
또한, 게이트를 기판에 형성된 트렌치 및 층간절연막 패턴 사이에 게이트 물질을 매립한 후 CMP에 의해 분리시켜 형성하기 때문에 게이트 잔류물이 발생되지 않으므로 브리지 패일을 방지할 수 있고, 트렌치에 의해 게이트의 전체 선폭이 증가하므로 게이트 간격을 증가시켜도 충분한 게이트 선폭 확보가 가능하므로, 고집적화에 따른 단채널효과 및 리프레시 등의 트랜지스터 특성을 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 게이트 간격을 충분히 확보하면서 제한된 게이트 피치 내에서 게이트 선폭을 최대화하여 게이트를 형성할 수 있으므로, 고집적화에 따른 우수한 트랜지스터 특성을 얻을 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 절연막과 층간절연막을 순차적으로 형성하는 단계;
    상기 층간절연막을 식각하여 게이트 영역을 한정하는 층간절연막 패턴을 형성하는 단계;
    상기 층간절연막 패턴을 덮도록 기판 전체 표면에 질화막을 증착하는 단계;
    상기 질화막과 게이트 절연막 및 기판을 동시에 식각하여 상기 층간절연막 패턴 측벽에는 스페이서를 형성하고, 상기 기판에는 소정 깊이의 트렌치를 형성하는 단계;
    상기 트렌치 및 게이트 영역을 매립하도록 기판 전면 상에 게이트 물질막을 증착하는 단계; 및
    상기 게이트 물질막을 분리시켜 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서 및 트렌치를 형성하는 단계에서 식각은 블랭킷 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서,
    상기 게이트 물질막은 텅스텐막으로 이루어지거나 배리어금속막과 텅스텐막의 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 물질막의 분리는 화학기계연마로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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