KR20070002605A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하게는 소자분리영역을 구비한 반도체 기판의 활성 영역에 리세스 게이트 영역을 형성하는 단계; 상기 리세스 게이트 영역 내측에 작은 크기의 홀 개구부를 가지는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 마스크로 상기 리세스 게이트 저부를 식각하여 계단형 리세스 게이트 영역을 형성하는 단계; 및 상기 계단형 리세스 게이트 영역에 일측이 중첩되는 게이트 패턴을 형성하는 단계를 포함함으로써, 트랜지스터 동작에 필요한 유효 채널 길이를 증가시켜 셀의 소오스/드레인 영역의 누설 전류를 감소시킬 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
Description
도 1 은 종래 리세스 게이트 영역을 포함하는 반도체 소자의 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법을 도시한 개략도이다.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 111: 반도체 기판 3, 113: 소자분리영역
5, 121: 게이트 패턴 7, 115 : 리세스 게이트 영역
117: 계단형 리세스 게이트를 형성하기 위한 하드마스크 패턴
119: 계단형 리세스 게이트 영역 123: 스페이서
125: 소오스/드레인 영역 127: 랜딩 플러그 폴리
a : 소오스 영역 b: 드레인 영역
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하 게는 스토리지 노드(storage node)와 비트 라인 노드(bit line node) 간 필드(field) 차이에 의한 누설 전류(leakage current)를 방지하기 위하여, 계단형 리세스 게이트 영역을 포함하는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
최근, 반도체 소자의 응용 분야가 확장됨에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 사진식각공정(photo-lithography) 조건이나, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하여 안정된 동작을 수행할 수 있는 반도체 소자를 제조하기 위한 연구가 다각적으로 이루어지고 있다.
한편, 반도체 소자의 고집적화로, 게이트 폭과 채널 길이가 감소하면서 소오스/드레인 영역의 유효 채널 길이가 감소하여, 문턱 전압(threshold voltage)이 상승하는 단채널(short channel) 효과가 유발되었다. 이에 따라, 우수한 특성을 가지는 트랜지스터나 커패시터 등의 소자를 제조하는 것이 더욱 어려워졌다.
상기 단채널 효과를 개선하기 위하여, 종래 얇은 접합(shallow junction) 공정과 더불어 채널 영역 하부에 반대 도전형의 불순물을 주입하는 방법이 도입되었다. 하지만, 이러한 방법은 불순물 주입 시 불순물들이 장치 측면으로 확산하면서 소오스/드레인 영역 간에 펀치 쓰루(punch through)를 발생시키므로, 소자의 오작동을 유발시키는 또 다른 문제점을 가져왔다.
이와 관련하여, 게이트 선폭에 대한 유효 채널 길이를 확보하기 위한 또 다른 방법으로, 게이트 패턴 하부에 리세스 게이트 영역을 형성하는 방법이나, 그루 브(groove)형 트랜지스터를 형성하는 방법이 개발되었다.
이하, 도 1은 종래 방법에 의해 형성된 리세스 게이트 영역을 포함하는 반도체 소자의 트랜지스터 구조를 도시한 단면도이다.
우선, 도 1을 참조하면, 소자분리영역(3)이 정의되어 있는 반도체 기판(1)의 활성 영역을 식각하여 리세스 게이트 영역(7)을 형성한 다음, 상기 구조물 전면에 게이트 패턴을 형성하기 위한 게이트 형성 물질층(미도시)을 형성한다.
상기 게이트 형성 물질층(미도시)에 대한 사진식각공정을 수행하여 게이트 패턴(5)을 형성하고, 상기 게이트 패턴(5)을 이온 주입 공정용 마스크로 이용하여 게이트 패턴(5) 주위에 도전형 불순물을 주입함으로써, 반도체 기판 상에 소오스/드레인 영역(a 및 b)을 형성한다.
이어서, 상기 게이트 패턴(5) 측벽에 스페이서(미도시)를 형성하고, 구조물 전면에 랜딩 플러그 폴리(landing plug poly)(미도시)를 형성하여 스토리지 노드 영역과 비트 라인 영역을 형성한다.
하지만, 반도체 소자가 점점 고집적화되면서 상기 리세스 게이트 영역을 포함하는 트랜지스터의 유효 채널 길이 또한 축소되었기 때문에, 소오스/드레인 영역 간 중첩 면적이 증가하였다. 그 결과, 반도체 소자의 로딩 커패시턴스(capacitance)가 상승하여 트랜지스터의 속도가 저하되었을 뿐만 아니라, 후속 공정 시에 스토리지 노드와 비트 라인 노드 간 필드(field) 차이로 누설 전류가 발생하여 반도체 소자의 리프레쉬(refresh) 오류가 유발되었다.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래 의 문제점들을 극복하기 위하여, 안정된 트랜지스터 동작에 필요한 채널 길이를 확보할 수 있는 방법을 개발하여 본 발명을 완성하였다.
본 발명은 종래 반도체 소자의 트랜지스터 형성 공정 시 발생한 문제점을 해결하기 위하여 안출된 것으로서, 계단형 리세스 게이트 영역을 포함하는 새로운 개념의 반도체 소자의 트랜지스터를 형성하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는
소자분리영역을 구비한 반도체 기판의 활성 영역에 리세스 게이트 영역을 형성하는 단계;
상기 리세스 게이트 영역 내측에 작은 크기의 홀 개구부를 가지는 하드마스크 패턴을 형성하는 단계;
상기 하드마스크 패턴을 식각 마스크로 상기 리세스 게이트 영역 저부를 식각하여 계단형 리세스 게이트 영역을 형성하는 단계; 및
상기 계단형 리세스 게이트 영역에 일측이 중첩되는 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
이하, 본 발명의 트랜지스터 형성 방법을 도면 2a 내지 2e에 의해 보다 구체적으로 설명한다.
도 2a을 참조하면, 소자분리영역(113)이 구비된 반도체기판(111)의 활성 영역(미도시) 상에 마스크 패턴(미도시)을 형성한 다음, 상기 마스크 패턴(미도시)을 이용하여 상기 반도체 기판(111)의 활성 영역에 리세스 게이트 영역(115)을 형성한다.
이때, 상기 리세스 게이트 영역은 특별히 제한하지 않으나, 활성 영역의 장축 방향으로 비트라인 콘택 부분보다 크게 형성되되, 에지부는 후속 공정에 의해 형성된 게이트 패턴에 중첩되는 크기를 가지는 것이 바람직하다.
상기 도 2a의 리세스 게이트 영역(115)을 포함하는 구조물 전면에 하드마스크 절연막(미도시)을 형성한 다음, 노광 마스크(미도시)를 이용하여 도 2b에 도시한 바와 같이 리세스 게이트 영역(115)보다 작은 크기의 홀 개구부를 가지는 하드마스크 절연막 패턴(117)을 형성한다.
이때, 상기 하드마스크 절연막 패턴(117)의 홀 개구부는 계단형 리세스 게이트를 형성할 수 있도록 상기 리세스 게이트 영역(111)보다 작은 크기라면 그 치수에 특별히 제한을 두지 않으나, 상기 리세스 게이트 영역(111)과 후속 공정에 의해 형성되는 게이트 패턴의 중첩 부분을 노출시킬 수 있는 크기를 가지는 것이 바람직하다.
이어서, 상기 도 2b의 하드마스크 절연막 패턴(117)을 식각 마스크로 상기 리세스 게이트 영역의 내측 저부를 식각하여 도 2c에 도시한 바와 같이 계단형 리세스 게이트 영역(119)을 형성한다.
이때, 상기 계단형 리세스 게이트 영역(119)의 계단 형태는 리세스 게이트 영역과 게이트 패턴의 중첩 부분에 형성되는 것이 바람직하다.
그리고 상기 도 2c의 계단형 리세스 게이트 영역을 포함하는 구조물 전면에 게이트 형성 물질층(미도시)을 형성하고, 상기 게이트 형성 물질층(미도시) 상부에 노광 및 현상 공정에 의한 포토레지스트 패턴(미도시)을 형성한다.
이 후, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 반도체 기판(111)이 노출될 때까지 상기 게이트 형성 물질층(미도시)을 식각하여, 도 2d에 도시한 바와 같이 게이트 패턴(121)을 형성한다.
이때, 상기 게이트 형성 물질층은 30∼50Å 두께의 게이트 산화막(미도시)과 400∼700Å 두께의 게이트 금속층(미도시), 1000∼1500Å 두께의 다결정 실리콘층(미도시) 및 2000∼2500Å 두께의 게이트 하드마스크막(미도시)이 순차적으로 적층된 구조를 가진다.
상기 도 2d의 게이트 패턴(121)이 형성된 반도체기판(111)을 적정온도의 산소 분위기에서 어닐링하여, 게이트 재산화(gate reoxidation) 공정(미도시)을 수행한 다음, 상기 게이트 패턴(121)이 형성된 반도체 기판(111) 전면에 절연막(미도시)을 형성하고, 식각하여 도 2e에 도시된 바와 같이 상기 게이트 패턴의 측벽 스페이서(123)을 형성한다.
상기 측벽 스페이서(123)가 형성된 게이트 패턴을 마스크로 이용하여 자기정렬(self align) 방법에 의한 엘디디(lightly doped drain; LDD) 이온 주입 공정을 수행하여 소오스/드레인 영역(125)을 형성한다.
이어서, 상기 구조물 전면에 랜딩 플러그 폴리층(미도시)을 형성한 다음, 연마하여 소오스/드레인 영역과 연결된 랜딩 플러그 폴리(127)를 형성한다.
이때, 상기 이온 주입 공정이나, 랜딩 플러그 폴리 형성 공정은 종래 사용되 던 공정 조건과 동일한 조건에 의해 수행된다.
상기 방법과 같이 본 발명에서는 계단형 리세스 게이트 영역을 포함하는 트랜지스터를 형성함으로써, 안정된 동작을 수행할 수 있을 만큼의 충분한 유효 채널 길이를 확보할 수 있다. 그 결과, 소오스/드레인 영역 간의 누설 전류가 감소하여, 소자의 리프레쉬 특성이 향상된다.
전술한 바와 같이, 본 발명에서는 계단형 리세스 게이트 영역을 포함하는 트랜지스터를 형성함으로써, 트랜지스터 동작에 필요한 유효 채널 길이를 확보할 수 있어, 소오스/드레인 영역 간 누설 전류가 감소하므로 소자의 리프레쉬 특성을 향상시킬 수 있다.
Claims (3)
- 소자분리영역을 구비한 반도체 기판의 활성 영역에 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역 내측에 작은 크기의 홀 개구부를 가지는 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴을 식각 마스크로 상기 리세스 게이트 영역 저부를 식각하여 계단형 리세스 게이트 영역을 형성하는 단계; 및상기 계단형 리세스 게이트 영역에 일측이 중첩되는 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트 영역은 활성 영역의 장축 방향으로 비트라인 콘택보다 크게 형성되되, 에지부가 게이트 패턴에 중첩되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 계단형 리세스 게이트 영역의 계단 형태는 리세스 게이트 영역과 게이트 패턴의 중첩 부분에 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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