KR20070001744A - 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법에 관한 것으로, 하부 금속 배선을 갖는 반도체 기판의 하부 구조물 상부에 제 1금속간 층간 절연막을 형성하는 단계와, 제 1금속간 층간 절연막을 통해 하부 금속 배선과 연결되는 콘택 전극을 형성하는 단계와, 제 1금속간 층간 절연막 상부에 콘택 전극과 연결되는 상부 금속 배선을 형성하는 단계와, 제 1금속간 층간 절연막 및 상부 금속 배선 상부에 1차로 SOG를 제 1두께로 두껍게 도포하고 어닐링을 수행하여 제 2금속간 층간 절연막을 형성하는 단계와, 제 2금속간 층간 절연막 상부에 2차로 SOG를 제 2두께로 도포하고 어닐링을 수행하여 제 3금속간 층간 절연막을 형성하는 단계를 포함한다. 그러므로 본 발명은 하부 금속 배선을 둘러싼 제 1금속간 층간 절연막 상부에 상부 금속 배선을 형성하고 1차로 SOG를 두껍게 도포하고 어닐 공정을 진행한 후에 2차로 SOG를 도포하고 어닐 공정을 진행함으로써 SOG를 채택한 금속간 층간 절연막의 크랙 발생을 미연에 방지할 수 있다.
금속간 층간 절연막, 금속 배선, SOG, 크랙
Description
도 1은 종래 기술에 의한 반도체 장치의 다층 금속 배선의 층간 절연막 구조를 나타낸 수직 단면도이다.
도 2a 및 도 2b는 종래 기술에 의한 다층 금속배선의 층간 절연막이 형성된 웨이퍼 에지에서 발생하는 크랙을 나타낸 도면들이다.
도 3은 본 발명에 따른 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법을 설명하기 위한 수직 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판의 하부 구조물 102 : 하부 금속 배선
104, 106 : 절연막 108 : 제 1금속간 층간 절연막
110 : 콘택 전극 112 : 상부 금속 배선
114 : 제 2금속간 층간 절연막(SOG)
116 : 제 3금속간 층간 절연막(SOG)
본 발명은 반도체 장치의 층간 절연막 형성 방법에 관한 것으로서, 특히 하부 금속 배선과 이를 수직으로 연결하는 상부 금속 배선이 다층 구조로 이루어진 반도체 장치에서 금속 배선 사이의 층간 절연을 향상시킬 수 있는 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법에 관한 것이다.
반도체 장치는 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선 간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간 절연막의 평탄화 공정이 중요한 공정으로 부각되었다.
이에 종래 기술에 의한 다층 금속 배선의 층간 절연막 제조 공정은 금속 배선을 형성한 후에 CVD(Chemical Vapor Deposition) 공정으로 TEOS(Tetra Ethyl Ortho Silicate) 등을 증착해서 절연막을 형성하고, 갭필 및 평탄화 특성이 우수한 SOG막을 사용하여 금속간 층간 절연막을 형성하였다. 이때 SOG는 액체 상태로 도포되면서 좁은 금속 배선 간격을 충실히 채우기 때문에 보이드 생성을 억제하여 평탄화가 요구되는 다층 금속 배선의 층간 절연막으로 주로 사용되고 있다.
도 1은 종래 기술에 의한 반도체 장치의 다층 금속 배선의 층간 절연막 구조를 나타낸 수직 단면도이다. 그리고 도 2a 및 도 2b는 종래 기술에 의한 다층 금속배선의 층간 절연막이 형성된 웨이퍼 에지에서 발생하는 크랙을 나타낸 도면들이 다.
먼저 도 1을 참조하면, 종래 기술에 의한 다층 금속 배선의 층간 절연막 제조 공정은 다음과 같이 진행된다.
우선, 반도체 기판의 하부 구조물(10)에 배선 공정을 실시하기 위하여 USG, PSG, BSG, BPSG 등의 절연막을 적어도 1층 이상 증착한다. 이때, 반도체 기판의 하부 구조물(10)은 MOS 트랜지스터 등의 반도체 소자를 갖는다.
반도체 기판의 하부 구조물(10) 표면에 절연막을 통해 MOS 트랜지스터에 연결되는 하부 금속 배선(12)을 형성한다. 이때, 하부 금속 배선(12)은 예를 들어, Ti, TiN 등의 장벽 금속막(barrier metal), Al 등의 금속층, TiN 등의 장벽 금속막이 순차적으로 적층된다.
하부 금속 배선(12) 있는 구조물 전면에 TEOS, BSG, PSG, BPSG 등의 절연막(14, 16)을 적어도 1층 이상 증착하고, 그 위에 제 1금속간 층간 절연막(IMD1)(18)인 TEOS 등을 증착하고 그 표면을 전면 식각 또는 CMP 등으로 평탄화한다.
평탄화된 제 1금속간 층간 절연막(18) 및 절연막(14, 16)을 건식 식각하여 콘택홀을 형성하고 콘택홀에 장벽 금속막으로서 Ti, TiN을 증착하고 텅스텐(W)을 갭필한 후에 이를 CMP 등으로 평탄화하여 콘택 전극(20)을 형성한다.
그리고 제 1금속간 층간 절연막(18) 상부에 금속층을 증착하고 이를 패터닝하여 콘택 전극(20)에 수직으로 연결되는 상부 금속 배선(22)을 형성한 후에, 상기 상부 금속 배선(22)을 절연시키기 위한 제 2금속간 층간 절연막(24)으로서 SOG를 도포하고 이를 경화시킨다.
그런데 종래 기술에 의한 다층 금속 배선의 층간 절연막 제조 방법에 있어서, 다층 금속 배선의 두께가 점점 두꺼워지고 있기 때문에 배선 사이를 층간 절연하기 위한 금속간 층간 절연막의 두께도 점차 두꺼워지고 있다. 이로 인해 상부 금속 배선(22)을 층간 절연하기 위한 제 2금속간 층간 절연막(24)인 SOG막도 약 6000Å이상 증착하고 어닐링을 진행하게 된다.
하지만, SOG의 어닐링 공정시 도 2a 및 도 2b에 도시된 바와 같이, 웨이퍼 에지로부터 SOG가 도포된 끝지점 2.5㎜에서 WEE(Wafer Edge Exposure)(a)까지 크랙이 발생하게 된다. 이에 따라 종래 기술에 의한 다층 금속 배선의 층간 절연막의 재료로 두꺼운 SOG막을 사용할 경우 웨이퍼 에지 부근에서 크랙이 발생하여 금속 배선을 안전하게 절연할 수 없었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 하부 금속 배선을 둘러싼 제 1금속간 층간 절연막 상부에 상부 금속 배선을 형성하고 1차로 SOG를 두껍게 도포하고 어닐 공정을 진행한 후에 2차로 SOG를 도포하고 어닐 공정을 진행함으로써 SOG를 채택한 금속간 층간 절연막의 크랙 발생을 미연에 방지할 수 있는 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 다층 금속 배선을 층간 절연하는 금속간 층간 절연막의 제조 방법에 있어서, 하부 금속 배선을 갖는 반 도체 기판의 하부 구조물 상부에 제 1금속간 층간 절연막을 형성하는 단계와, 제 1금속간 층간 절연막을 통해 하부 금속 배선과 연결되는 콘택 전극을 형성하는 단계와, 제 1금속간 층간 절연막 상부에 콘택 전극과 연결되는 상부 금속 배선을 형성하는 단계와, 제 1금속간 층간 절연막 및 상부 금속 배선 상부에 1차로 SOG를 제 1두께로 두껍게 도포하고 어닐링을 수행하여 제 2금속간 층간 절연막을 형성하는 단계와, 제 2금속간 층간 절연막 상부에 2차로 SOG를 제 2두께로 도포하고 어닐링을 수행하여 제 3금속간 층간 절연막을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 제 2금속간 층간 절연막의 SOG의 제 1두께는 5000Å이상이며 상기 제 3금속간 층간 절연막의 SOG의 제 2두께는 1000Å이상인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법을 설명하기 위한 수직 단면도이다.
도 3을 참조하면, 본 발명에 따른 다층 금속 배선의 층간 절연막 제조 공정은 다음과 같이 진행된다.
우선, 반도체 기판의 하부 구조물(100)에 배선 공정을 실시하기 위하여 USG, PSG, BSG, BPSG 등의 절연막을 적어도 1층 이상 증착한다. 이때, 반도체 기판의 하부 구조물(100)은 MOS 트랜지스터 등의 반도체 소자를 갖는다.
반도체 기판의 하부 구조물(100) 표면에 절연막을 통해 MOS 트랜지스터에 연결되는 하부 금속 배선(102)을 형성한다. 이때, 하부 금속 배선(102)은 예를 들어, Ti, TiN 등의 장벽 금속막, Al 등의 금속층, TiN 등의 장벽 금속막이 순차적으로 적층된다.
그리고 하부 금속 배선(102) 있는 구조물 전면에 TEOS, BSG, PSG, BPSG 등의 절연막(104, 106)을 적어도 1층 이상 증착하고, 그 위에 제 1금속간 층간 절연막(IMD1)(108)으로서 TEOS를 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착하고, 그 표면을 전면 식각 또는 CMP 등으로 평탄화한다. 여기서, 상기 제 1금속간 층간 절연막(108)은 2000Å∼3000Å의 두께로 증착하는 것이 바람직하다.
다음에 평탄화된 제 1금속간 층간 절연막(108) 및 절연막(106, 104)을 건식 식각하여 콘택홀을 형성하고 콘택홀에 장벽 금속막으로서 Ti, TiN을 증착하고 텅스텐(W)을 갭필한 후에 이를 CMP 등으로 평탄화하여 콘택 전극(110)을 형성한다.
그리고 제 1금속간 층간 절연막(108) 상부에 금속층을 증착하고 이를 패터닝하여 콘택 전극(110)에 수직으로 연결되는 상부 금속 배선(112)을 형성한다.
그 다음 상기 상부 금속 배선(112)을 절연시키기 위하여 상부 금속 배선(112) 및 제 1금속간 층간 절연막(108) 상부에 제 2금속간 층간 절연막(114)으로서 SOG를 1차로 약 5000Å 이상 도포하고 어닐링 공정을 수행하여 SOG를 경화시킨다.
그리고나서 제 2금속간 층간 절연막(114) 상부에 제 3금속간 층간 절연막(116)으로서 SOG를 2차로 약 1000Å 이상 도포하고 어닐링 공정을 수행하여 SOG를 경화시킨다.
그러므로 본 발명에 따른 다층 금속 배선의 층간 절연막 제조 방법은 다층 금속 배선에서 두께가 두꺼운 금속 배선(112)을 금속간 층간 절연막으로 층간 절연할 경우 평탄화 특성 및 금속 배선 사이의 갭필 특성이 우수한 SOG를 주로 사용하게 되는데, 1차로 SOG를 두껍게(예를 들어, 5000Å 이상) 도포하고 어닐링 공정으로 SOG를 경화시키고, 2차로 SOG를 나머지 두께(예를 들어 1000Å 이상)로 도포하고 어닐링 공정으로 SOG를 경화시킨다. 이에 따라 본 발명은 종래 기술과 같이 단 1회의 SOG 도포 및 어닐링 공정으로 금속간 층간 절연막을 형성한 공정에 비해 2회 이상 SOG 도포 및 어닐링 공정을 수행하여 금속간 층간 절연막을 형성하기 때문에 두꺼운 SOG막으로 인해 웨이퍼 에지 부근에서 발생하는 SOG막의 크랙 현상을 줄일 수 있다.
한편, 본 발명은 상술한실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법은 하부 금속 배선을 둘러싼 제 1금속간 층간 절연막 상부에 상부 금속 배선을 형성하고 1차로 SOG를 두껍게 도포하고 어닐 공정을 진행한 후에 2차로 SOG를 도포하고 어닐 공정을 진행함으로써 SOG를 채택한 금속간 층간 절연막의 크랙 발생을 미연에 방지할 수 있어 다층 금속 배선의 층간 절연막의 제조 수율 을 향상시킬 수 있다.
Claims (2)
- 반도체 장치의 다층 금속 배선을 층간 절연하는 금속간 층간 절연막의 제조 방법에 있어서,하부 금속 배선을 갖는 반도체 기판의 하부 구조물 상부에 제 1금속간 층간 절연막을 형성하는 단계;상기 제 1금속간 층간 절연막을 통해 하부 금속 배선과 연결되는 콘택 전극을 형성하는 단계;상기 제 1금속간 층간 절연막 상부에 상기 콘택 전극과 연결되는 상부 금속 배선을 형성하는 단계;상기 제 1금속간 층간 절연막 및 상기 상부 금속 배선 상부에 1차로 SOG를 제 1두께로 두껍게 도포하고 어닐링을 수행하여 제 2금속간 층간 절연막을 형성하는 단계; 및상기 제 2금속간 층간 절연막 상부에 2차로 SOG를 제 2두께로 도포하고 어닐링을 수행하여 제 3금속간 층간 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법.
- 제 1항에 있어서,상기 제 2금속간 층간 절연막의 SOG의 제 1두께는 5000Å이상이며 상기 제 3금속간 층간 절연막의 SOG의 제 2두께는 1000Å이상인 것을 특징으로 하는 반도체 장치의 다층 금속 배선의 층간 절연막 제조 방법.
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|---|---|---|---|---|
| KR101293345B1 (ko) * | 2009-07-27 | 2013-08-06 | 니뽄 다바코 산교 가부시키가이샤 | 시트 담배의 제조 방법과 이를 포함하는 궐련의 제조 방법 및 궐련 |
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| KR101293345B1 (ko) * | 2009-07-27 | 2013-08-06 | 니뽄 다바코 산교 가부시키가이샤 | 시트 담배의 제조 방법과 이를 포함하는 궐련의 제조 방법 및 궐련 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |