KR20060136065A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 제조 방법은, PMOS 트랜지스터의 액티브 영역을 아이솔레이션하기 위해, 실리콘 기판 상에 아이솔레이션층을 형성하는 단계; PMOS 트랜지스터의 액티브 영역의 표면에 질소 이온을 이온 주입하는 단계; PMOS 트랜지스터의 액티브 영역의 표면에 산소 이온을 이온 주입하는 단계; 상기 질소 이온과 산소 이온이 주입된 PMOS 트랜지스터의 액티브 영역에 어닐(anneal) 공정을 진행하는 단계; PMOS 트랜지스터의 액티브 영역 위에 게이트 산화막을 형성시키는 단계를 포함하는 것을 특징으로 한다.

이와 같은 구성을 가지는 본 발명에 따르면, 고농도의 질소 이온을 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입함으로서, 반도체 소자의 제조 공정 중에 발생할 수 있는 보론 침투 현상을 억제할 수 있고, 또한 질소 이온과 함께 산소 이온을 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입함으로서, 질소 이온 주입에 따라 발생할 수 있는 실리콘 기판의 디스로케이션(dislocation) 발생을 억제할 수 있다.

PMOS, 보론 침투, 이온 주입

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}

도 1은 본 발명에 따른 반도체 소자의 제조 공정 중 아이솔레이션층의 형성을 나타내는 개략도.

도 2는 본 발명에 따른 반도체 소자의 제조 공정 중 이온 주입층의 형성을 나타내는 개략도.

도 3은 본 발명에 따른 반도체 소자의 제조 공정 중 게이트 산화막의 형성을 나타내는 개략도.

<도면의 주요 부호에 대한 설명>

1 : 실리콘 기판 2 : 아이솔레이션층

3 : 이온 주입층 4 : 게이트 산화막

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 좀 더 구체적으로는 CMOS 소자의 제조 공정 중에 발생하는 보론 침투 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 장치의 고집적도 추세에 맞추어 반도체 장치를 구성하는 소자들의 사이즈가 지속적으로 축소되어 왔고, 현재는 트랜지스터의 채널 사이즈가 서브 마이크론 사이즈까지 축소되고 있다. 이에 따라, 반도체 소자의 고속화를 실현하기 위해 폴리실리콘 게이트의 사이즈 축소와 게이트 산화막의 두께 축소도 급속히 진행되어 왔다. 한편, 게이트 산화막의 두께가 얇아지면서 폴리실리콘 게이트의 도전성을 높이기 위한 이온, 예를 들어 보론 이온이 게이트 산화막으로 침투하는 보론 침투 현상이 심화되는데, 이는 반도체 소자의 특성의 변화를 가져온다.

이를 좀 더 상세히 언급하면, 실리콘 기판 상에 게이트 산화막이 형성되고, 게이트 산화막 상에 게이트가 선택적으로 형성되며, LDD 구조의 소오스/드레인 영역이 게이트를 사이에 두고 이격하여 실리콘 기판(10)에 형성된다. 그리고 게이트가 폴리실리콘층과 그 위의 살리사이드층의 적층 구조로 이루어지고, 소오스/드레인 영역의 상부면에 살리사이드층이 형성된다.

이와 같이 구성된 종래의 PMOS 트랜지스터에서는 폴리실리콘층의 상부에 도전성 게이트를 위해 보론이 이온 주입된 이온 주입층이 형성되므로 프리 도핑된 폴리실리콘층을 후속의 열처리 공정에 의해 열처리하면, 이온 주입층의 보론이 폴리실리콘층의 입계(grain boundary)를 따라 상이한 속도로 확산하고 그 결과 게이트 산화막을 국부적으로 침투하여 실리콘 기판의 채널영역으로 들어간다.

특히, CMOS 트랜지스터의 채널 길이의 감소를 위해 게이트 산화막의 두께를 얇게 제조하는 경우에 보론 침투 현상이 더욱 심화되고, 그로 인해 반도체 소자의 특성을 변화시키는 문제가 발생한다.

한편, 기존에는 얇은 게이트 산화막의 보론 침투 현상을 억제하는 방법으로 퍼니스 프로세스(furnace process)를 이용하여 질소를 도핑(doping)하는 방법을 사용하고 있으나, 이 방법은 고농도의 질소 도핑 을 얻을 수 없는 문제점이 있다. 또한 이를 보완하기 위하여 질소 이온 주입을 이용하는 방법도 있지만, 이온 주입시 실리콘 기판에 디스로케이션(dislocation)이 발생되는 단점이 있다.

본 발명의 목적은, CMOS 트랜지스터의 제조 공정 중에 게이트 산화막에서 보론이 입계(grain boundary)를 통해 실리콘 기판에 침투하는 것을 방지하기 위한 것이다.

본 발명의 다른 목적은, 반도체 소자의 제조 공정 중에 보론의 침투를 방지하여 반도체 소자의 특성을 향상시키기 위한 것이다.

본 발명에 따른 반도체 소자의 제조 방법은, PMOS 트랜지스터의 액티브 영역을 아이솔레이션하기 위해, 실리콘 기판 상에 아이솔레이션층을 형성하는 단계; PMOS 트랜지스터의 액티브 영역의 표면에 질소 이온을 이온 주입하는 단계; PMOS 트랜지스터의 액티브 영역의 표면에 산소 이온을 이온 주입하는 단계; 상기 질소 이온과 산소 이온이 주입된 PMOS 트랜지스터의 액티브 영역에 어닐(anneal) 공정을 진행하는 단계; PMOS 트랜지스터의 액티브 영역 위에 게이트 산화막을 형성시키는 단계를 포함하는 것을 특징으로 한다.

여기서 상기 질소 이온은, 5E13 내지 2E14/cm²의 도우즈(dose)와 20KeV의 에 너지 조건으로 이온 주입되는 것을 특징으로 한다.

또한 상기 산소 이온도, 5E13 내지 2E14/cm²의 도우즈(dose)와 20KeV의 에너지 조건으로 이온 주입되는 것을 특징으로 한다.

그리고 상기 어닐(anneal) 공정은, 1000℃의 산소 분위기에서 20초 동안 RTP로 진행되는 것을 특징으로 한다.

구현예

이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.

도 1을 참조하면, CMOS 트랜지스터의 제조 공정에 있어서, PMOS 트랜지스터의 액티브 영역을 절연하기 위해 실리콘 기판(1)의 필드 영역에 아이솔레이션층(2)을 예를 들어 STI(shallow trench isolation) 공정에 의해 형성한다.

그런 다음, 실리콘 기판(1) 상에 감광막 패턴(도시되지 않음)을 형성한다. 이때, 감광막 패턴에는 PMOS 트랜지스터의 게이트가 형성될 액티브 영역을 노출시키는 개구부가 형성한다. 이후, 감광막 패턴을 마스크로 이용하여 질소와 산소를 이온 주입하면, 도 2에 도시된 바와 같이, 이온 주입된 질소와 산소는 감광막 패턴의 개구부를 통해 PMOS 트랜지스터의 액티브 영역의 표면에 얕게 주입되어 이온 주입층(3)을 형성하게 된다. 그리고 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입된 고농도의 질소 이온은 이후 공정에서 실리콘 기판(1)에 대한 보론의 침투를 방지하게 된다. 또한, 산소 이온은 질소 이온과 반응하여, 질소 이온 주입에 따른 실리콘 기판(1)의 디스로케이션(dislocation)을 방지하게 된다.

이와 같이, 질소 이온과 산소 이온의 이온 주입에 의해 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입층(3)을 형성함에 있어서, 질소 이온과 산소 이온은 각각 5E13 내지 2E14/cm²의 도우즈(dose)와 20KeV 정도의 에너지 조건으로 이온 주입된다. 여기서 만일, 2E14/cm² 이상의 도우즈로 이온 주입하게 되면, 실리콘 기판(1)의 표면 손상이 크고, 5E13/cm² 이하의 도우즈로 이온 주입하게 되면, 이온 주입 효과가 나타나지 않을 염려가 있다.

이처럼 산소 이온과 질소 이온을 PMOS 트랜지스터의 액티브 영역의 표면에 주입한 후, RTP를 이용한 활성화 어닐(activation anneal) 공정을 진행하여, 함께 주입된 산소 이온의 물리적 스트레스를 완화시키고, 동시에 실리콘 기판(1)의 디스로케이션(dislocation) 발생을 억제시킨다. 이때, 어닐 공정은 산소 분위기에서 이루어지고, 특히 1000℃에서 20초 동안 진행되는 것이 바람직하다.

그리고 질소 이온과 산소 이온의 이온 주입 공정이 완료된 후, 그 이온 주입 공정에서 마스크로 사용된 감광막 패턴을 제거한다.

이어서 도 3에 도시된 바와 같이, 이온 주입층(3)이 형성된 액티브 영역의 실리콘 기판(1) 상에 게이트 산화막(4)을 소정의 두께로 성장시키고, 계속해서 반도체 소자를 제조하기 위한 여러 공정을 진행하게 된다.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.

본 발명에 따르면, 고농도의 질소 이온을 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입함으로서, 반도체 소자의 제조 공정 중에 발생할 수 있는 보론 침투 현상을 억제할 수 있다.

또한 본 발명에 따르면, 질소 이온과 함께 산소 이온을 PMOS 트랜지스터의 액티브 영역의 표면에 이온 주입함으로서, 질소 이온 주입에 따라 발생할 수 있는 실리콘 기판의 디스로케이션(dislocation) 발생을 억제할 수 있다.

따라서 본 발명에 따르면, 반도체 소자, 특히 PMOS 트랜지스터의 게이트 산화막의 특성을 향상시킬 수 있게 된다.

Claims (4)

1. PMOS 트랜지스터의 액티브 영역을 아이솔레이션하기 위해, 실리콘 기판 상에 아이솔레이션층을 형성하는 단계;

   PMOS 트랜지스터의 액티브 영역의 표면에 질소 이온을 이온 주입하는 단계;

   PMOS 트랜지스터의 액티브 영역의 표면에 산소 이온을 이온 주입하는 단계;

   상기 질소 이온과 산소 이온이 주입된 PMOS 트랜지스터의 액티브 영역에 어닐(anneal) 공정을 진행하는 단계;

   PMOS 트랜지스터의 액티브 영역 위에 게이트 산화막을 형성시키는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제1항에서,

   상기 질소 이온은, 5E13 내지 2E14/cm²의 도우즈(dose)와 20KeV의 에너지 조건으로 이온 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제1항에서,

   상기 산소 이온은, 5E13 내지 2E14/cm²의 도우즈(dose)와 20KeV의 에너지 조건으로 이온 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제1항 또는 제2항에서,

   상기 어닐(anneal) 공정은,

   1000℃의 산소 분위기에서 20초 동안 RTP로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.

Images