KR100521439B1 - ｐ채널형 모스 트랜지스터의 제조 방법 - Google Patents

ｐ채널형 모스 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명의 p채널형 모스 트랜지스터의 제조 방법은, p형의 소스/드레인 연장 영역(source/drain extension)의 하부 및 측면을 각각 감싸는 n형의 제1 펀치-스루(punch-through) 억제 영역 및 n형의 제2 펀치-스루 억제 영역을 형성하는 단계를 포함한다. 이에 따라 짧은 채널 효과로 인하여 발생하는 펀치-스루 현상을 억제하여 p채널형 모스 트랜지스터의 특성을 향상시킬 수 있다.

Description

ｐ채널형 모스 트랜지스터의 제조 방법{Method for fabricating the p-channel MOS transistor}
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 펀치-스루(punch-through)가 억제되도록 하는 p채널형 모스 트랜지스터의 제조 방법에 관한 것이다.
도 1 내지 도 5는 종래의 p채널형 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, n형 반도체 기판(100)에 소자 분리막(110)을 형성하여 모스 트랜지스터가 형성될 활성 영역을 한정한다. p형 반도체 기판을 사용할 수도 있는데, 이 경우에는 p형 반도체 기판 상부에 n형 웰 영역을 형성한다. 다음에 반도체 기판(100)의 활성 영역 상부에 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)이 순차적으로 적층된 게이트 스택을 형성한다. 이 게이트 스택은 반도체 기판(100) 상부의 채널 형성 영역을 덮는다.
다음에 도 2를 참조하면, 짧은 채널 효과를 감소시키기 위한 할로(halo) 이온 주입 공정을 수행한다. 즉 n형 불순물 이온들을 비스듬하게 주입하여, 게이트 절연막 패턴(120) 하부의 채널 영역 둘레에 할로 불순물 영역(141)이 형성되도록 한다.
다음에 도 3을 참조하면, 전면에 제1 이온 주입 공정을 수행한다. 즉 p형 불순물 영역들을 주입하여 소스/드레인 연장 영역(source/drain extension)(142)이 형성되도록 한다. 경우에 따라서 제1 이온 주입 공정은 할로 이온 주입 공정 이전에 수행될 수도 있다. 또한 도면에 도시되지는 않았지만, 제1 이온 주입 공정을 수행하기 전에 반도체 기판(100) 표면 위에는 이온 주입 버퍼막으로서 산화막을 형성한다.
다음에 도 4를 참조하면, 게이트 도전막(130) 측면에 게이트 스페이서막(150)을 형성한다. 그리고 이 게이트 스페이서막(150)을 이온 주입 장벽막으로 한 제2 이온 주입 공정을 수행한다. 즉 p형 불순물 이온들을 고농도로 주입하여 소스/드레인 영역(143)을 형성한다.
다음에 도 5를 참조하면, 통상의 실리사이드 공정을 수행하여 소스/드레인 영역(143)의 상부 및 게이트 도전막 패턴(160) 상부에 금속 실리사이드막(160)을 형성하여, p채널형 모스 트랜지스터를 완성한다.
이와 같은 종래의 p채널형 모스 트랜지스터의 제조 방법에 있어서, 소스/드레인 영역(143)을 형성하기 위한 이온 주입시 불순물 이온으로는 붕소(B) 이온이 사용된다. 즉 붕소 이온들을 주입한 후에 열처리 공정을 수행하여 주입된 붕소 이온들을 확산시키는데, 이때 상기와 같은 방법으로는 주입된 붕소 이온들이 빠른 속도로 확산하는 TED(Transient Enhanced Diffusion) 현상을 효과적으로 제어하기가 어려우며, 이에 따라 짧은 채널에서 문턱 전압이 급격하게 낮아지고, 펀치-스루(punch-through)가 너무 쉽게 발생하는 짧은 채널 효과(SCE; Short Channel Effect)가 증가한다는 문제가 있다. 최근 할로 이온 주입 또는 포켓 공정을 도입함으로써 p채널형 모스 트랜지스터의 짧은 채널 효과를 억제시키고자 하고 있지만, 소자의 고집적도로 인하여 새로운 짧은 채널 효과 억제 방법이 요구되고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 짧은 채널 효과로서 펀치-스루가 억제되도록 하는 p채널형 모스 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 p채널형 모스 트랜지스터의 제조 방법은, 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계; 상기 반도체 기판의 활성 영역에 대응하는 게이트 도전막 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 상기 반도체 기판의 활성 영역에 펀치-스루 억제를 위한 제1 n형 불순물 이온을 주입시키는 단계; 상기 마스크막 패턴을 제거하고 상기 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 게이트 도전막 패턴 및 게이트 절연막 패턴을 형성하는 단계; 상기 게이트 도전막 패턴에 의해 노출된 반도체 기판 내에 소스/드레인 연장 영역 형성을 위한 제1 p형 불순물 이온을 주입시키는 단계; 상기 제1 n형 불순물 이온 및 제1 p형 불순물 이온이 주입된 반도체 기판에 펀치-스루 억제를 위한 제2 n형 불순물 이온을 주입시키는 단계; 상기 게이트 도전막 패턴 측벽에 게이트 스페이서막을 형성하는 단계; 제1 열처리 공정으로 상기 제1 및 제2 n형 불순물 이온과 상기 제1 p형 불순물 이온을 확산시켜 p형의 소스/드레인 연장 영역과, 상기 소스/드레인 연장 영역 하부의 n형의 제1 펀치-스루 억제 영역과, 그리고 채널 영역과 상기 소스/드레인 연장 영역 사이의 n형의 제2 펀치-스루 억제 영역을 형성하는 단계; 상기 게이트 스페이서막을 이온 주입 장벽층으로 한 이온 주입 공정 및 제2 열처리 공정으로 상기 반도체 기판에 상기 소스/드레인 연장 영역을 관통하는 p형의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 n형 불순물 이온으로는 인(P) 이온을 사용하며, 상기 인 이온은 10-70keV의 주입 에너지 및 1×1013-1×1014ions/㎠의 농도로 주입되는 것이 바람직하다.
상기 제2 n형 불순물 이온으로는 비소(As) 이온을 사용하며, 상기 비소 이온은 20-80keV의 주입 에너지 및 1×1014-5×1014ions/㎠의 농도로 주입되는 것이 바람직하다.
이 경우 상기 비소 이온은 20도-30도의 기울기로 주입되는 것이 바람직하다.
상기 제1 열처리 공정은 N2 분위기 및 800-1000℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것이 바람직하다.
상기 제2 열처리 공정은 N2 분위기 및 900-1050℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6 내지 도 11은 본 발명에 따른 p채널형 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 6을 참조하면, 소자 분리막(210)에 의해 한정되는 활성 영역을 갖는 반도체 기판(200) 위에 게이트 절연막(220) 및 게이트 도전막(230)을 순차적으로 형성한다. 게이트 절연막(220)은 산화막으로 형성하고, 게이트 도전막(230)은 폴리실리콘막으로 형성한다.
다음에 도 7을 참조하면, 반도체 기판(200)의 활성 영역에 대응하는 게이트 도전막(230) 표면을 노출시키는 마스크막 패턴(240)을, 예컨대 포토레지스트막 패턴으로 형성한다. 그리고 도면에서 화살표로 나타낸 바와 같이, 이 마스크막 패턴(240)을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 반도체 기판(200)의 활성 영역에 펀치-스루 억제를 위한 제1 n형 불순물 이온을 주입시킨다. 여기서 제1 n형 불순물 이온으로는 인(P) 이온을 사용하며, 대략 10-70keV의 주입 에너지 및 대략 1×1013-1×1014ions/㎠의 농도로 주입시킨다.
다음에 도 8을 참조하면, 상기 마스크막 패턴(도 7의 240)을 제거하고 게이트 도전막(도 7의 230) 및 게이트 절연막(도 7의 220)을 순차적으로 패터닝하여 게이트 도전막 패턴(222) 및 게이트 절연막 패턴(232)을 형성한다. 도면에 나타내지는 않았지만, 다음에 상기 패터닝을 위한 식각시 입은 손상을 회복하기 위해 전면에 산화막을 대략 30-60Å 두께로 형성한다. 다음에 도면에서 화살표로 표시한 바와 같이, 게이트 도전막 패턴(232)에 의해 노출되는 반도체 기판(200) 내에 소스/드레인 연장 영역 형성을 위한 제1 p형 불순물 이온을 주입시킨다. 상기 p형 불순물 이온으로는 BF2 이온을 사용하며, 대략 3-50keV의 주입 에너지 및 1×1014-5×1014ions/㎠의 농도로 주입시킨다.
다음에 도 9를 참조하면, 도면에서 화살표로 표시한 바와 같이, 제1 n형 불순물 이온 및 제1 p형 불순물 이온이 주입된 반도체 기판(200)에 펀치-스루 억제를 위한 제2 n형 불순물 이온을 주입시킨다. 상기 제2 n형 불순물 이온으로는 비소(As) 이온을 사용하며, 대략 20-80keV의 주입 에너지 및 1×1014-5×1014ions/㎠의 농도로 주입시킨다. 특히 상기 비소 이온은 20도-30도의 기울기로 주입시킨다.
다음에 도 10을 참조하면, 통상의 스페이서막 형성 방법에 의해 게이트 도전막 패턴(232) 측벽에 게이트 스페이서막(240)을 형성한다. 즉 전면에 게이트 스페이서막용 절연막, 예컨대 질화막을 대략 600-2000Å 두께로 형성한 후에, 이방성 식각, 예컨대 에치백 공정을 수행한다. 다음에 제1 열처리 공정으로 제1 및 제2 n형 불순물 이온과 제1 p형 불순물 이온을 확산시켜 p형의 소스/드레인 연장 영역(261)과, 소스/드레인 연장 영역(261) 하부의 n형의 제1 펀치-스루 억제 영역(251)과, 그리고 채널 영역과 소스/드레인 연장 영역(261) 사이의 n형의 제2 펀치-스루 억제 영역(252)을 형성한다. 상기 제1 열처리 공정은 N2 분위기 및 800-1000℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정(RTP)을 사용하여 수행한다.
다음에 도 11을 참조하면, 상기 게이트 스페이서막(240)을 이온 주입 장벽층으로 한 이온 주입 공정 및 제2 열처리 공정으로 반도체 기판(200)에 소스/드레인 연장 영역(261)을 관통하는 p형의 소스/드레인 영역(262)을 형성한다. 여기서 주입되는 p형 불순물 이온은 붕소(B) 이온이며, 대략 3-40keV의 주입 에너지 및 1×1015-5×1015ions/㎠의 고농도로 주입시킨다. 그리고 상기 제2 열처리 공정은 N 2 분위기 및 900-1050℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하여 수행한다. 이후 통상의 금속 실리사이드 공정 및 금속 배선 공정을 수행한다.
도 12는 도 11의 "A" 부분을 확대하여 상세하게 나타내 보인 도면이다.
도 12를 참조하면, 본 발명에 따르면, 소스/드레인 연장 영역(261) 및 소스/드레인 영역(262)은 제1 펀치-스루 억제 영역(251) 및 제2 펀치-스루 억제 영역(252)에 의해 이중으로 둘러싸인 구조가 만들어진다는 것을 알 수 있다. 따라서 상기 제1 펀치-스루 억제 영역(251) 및 제2 펀치-스루 억제 영역(252)에 의해 펀치-스루가 억제된다.
이상이 설명에서와 같이, 본 발명에 따른 p채널용 모스 트랜지스터의 제조 방법에 의하면, 소스/드레인 연장 영역 및 소스/드레인 영역을 제1 펀치-스루 억제 영역 및 제2 펀치-스루 억제 영역에 의해 이중으로 둘러싸이도록 함으로써 p채널형 모스 트랜지스터의 짧은 채널 효과가 억제된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 5는 종래의 p채널형 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6 내지 도 11은 본 발명에 따른 p채널형 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12는 도 11의 "A" 부분을 확대하여 상세하게 나타내 보인 도면이다.

Claims (6)

  1. 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계;
    상기 반도체 기판의 활성 영역에 대응하는 게이트 도전막 표면을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 상기 반도체 기판의 활성 영역에 펀치-스루 억제를 위한 제1 n형 불순물 이온을 주입시키는 단계;
    상기 마스크막 패턴을 제거하고 상기 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 게이트 도전막 패턴 및 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 도전막 패턴에 의해 노출된 반도체 기판 내에 소스/드레인 연장 영역 형성을 위한 제1 p형 불순물 이온을 주입시키는 단계;
    상기 제1 n형 불순물 이온 및 제1 p형 불순물 이온이 주입된 반도체 기판에 펀치-스루 억제를 위한 제2 n형 불순물 이온을 주입시키는 단계;
    상기 게이트 도전막 패턴 측벽에 게이트 스페이서막을 형성하는 단계;
    제1 열처리 공정으로 상기 제1 및 제2 n형 불순물 이온과 상기 제1 p형 불순물 이온을 확산시켜 p형의 소스/드레인 연장 영역과, 상기 소스/드레인 연장 영역 하부의 n형의 제1 펀치-스루 억제 영역과, 그리고 채널 영역과 상기 소스/드레인 연장 영역 사이의 n형의 제2 펀치-스루 억제 영역을 형성하는 단계;
    상기 게이트 스페이서막을 이온 주입 장벽층으로 한 이온 주입 공정 및 제2 열처리 공정으로 상기 반도체 기판에 상기 소스/드레인 연장 영역을 관통하는 p형의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 n형 불순물 이온으로는 인(P) 이온을 사용하며, 상기 인 이온은 10-70keV의 주입 에너지 및 1×1013-1×1014ions/㎠의 농도로 주입되는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 n형 불순물 이온으로는 비소(As) 이온을 사용하며, 상기 비소 이온은 20-80keV의 주입 에너지 및 1×1014-5×1014ions/㎠의 농도로 주입되는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
  4. 제 3항에 있어서,
    상기 비소 이온은 20도-30도의 기울기로 주입되는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 열처리 공정은 N2 분위기 및 800-1000℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 열처리 공정은 N2 분위기 및 900-1050℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것을 특징으로 하는 p채널형 모스 트랜지스터의 제조 방법.
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