KR20060134758A

KR20060134758A - Shift register and liquid crystal display using the same

Info

Publication number: KR20060134758A
Application number: KR1020050054689A
Authority: KR
Inventors: 전민두; 박권식; 윤수영
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-06-23
Filing date: 2005-06-23
Publication date: 2006-12-28

Abstract

A shift register and a liquid crystal display device using the same are provided to improve the rising property of an output voltage waveform and a voltage on a Q node by enhancing the charging property of the Q node. An output unit includes a pull-up transistor(T6) and a pull-down transistor(T7). The pull-up transistor receives a clock signal and charges an output node with the voltage of the clock signal in response to the voltage of a first control node. The pull-down transistor discharges the output node in response to the voltage of a second control node. A controller includes first to third transistors. The first transistor(T1) controls the voltage of the first control node, using a high source voltage in response to one of a start pulse and the previous stage output signal during a normal operation period. The second transistor controls the voltage of the second control node by using the high source voltage. The third transistor(T3) controls the voltage of the first control node in response to the voltage of the second control node. A baseband voltage is supplied to the output unit and the baseband voltage is supplied to the controller instead of the start pulse and the previous stage output signal during a bias aging period. The second control node is charged by the second transistor, so that the threshold voltages of the pull-down transistor and the third transistor are controlled.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{Shift Register And Liquid Crystal Display Using The Same}Shift Register and Liquid Crystal Display Using The Same}

도 1은 종래의 액정표시장치를 나타내는 평면도.1 is a plan view showing a conventional liquid crystal display device.

도 2는 도 1의 액정표시장치의 구동신호를 나타내는 파형도FIG. 2 is a waveform diagram illustrating a driving signal of the liquid crystal display of FIG. 1.

도 3은 도 1의 쉬프트 레지스터를 나타내는 블럭도.3 is a block diagram illustrating a shift register of FIG. 1.

도 4은 도 2의 쉬프트 레지스터의 각 스테이지를 나타낸 블럭도.4 is a block diagram showing each stage of the shift register of FIG.

도 5는 도 4의 노드 전압 및 출력신호 파형을 나타낸 파형도.FIG. 5 is a waveform diagram illustrating a node voltage and an output signal waveform of FIG. 4. FIG.

도 6은 도 4의 스테이지에 대한 회로도.6 is a circuit diagram for the stage of FIG.

도 7a은 도 6의 회로의 이상상태의 각 노드 전압 파형을 나타낸 파형도.FIG. 7A is a waveform diagram illustrating waveforms of voltages of nodes in an abnormal state of the circuit of FIG. 6;

도 7b는 도 6의 회로의 실제 각 노드 전압 파형을 나타낸 파형도.7B is a waveform diagram showing actual node voltage waveforms of the circuit of FIG. 6;

도 8은 누설전류에 의한 노드 전압 및 출력신호 파형을 나타내는 파형도.Fig. 8 is a waveform diagram showing a node voltage and an output signal waveform due to leakage current.

도 9는 본 발명의 실시예에 따른 액정표시장치를 나타내는 평면도9 is a plan view illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 10은 도9의 액정표시장치의 쉬프트 레지스터를 나타내는 블럭도.FIG. 10 is a block diagram illustrating a shift register of the liquid crystal display of FIG. 9; FIG.

도 11은 도 10의 쉬프트 레지스터의 정상 동작 중의 각 스테이지를 나타낸 블럭도.FIG. 11 is a block diagram showing each stage during normal operation of the shift register of FIG. 10; FIG.

도 12는 도 11의 스테이지에 대한 회로도.12 is a circuit diagram for the stage of FIG.

도 13은 도 12의 회로의 각 노드 전압 파형을 나타낸 파형도.13 is a waveform diagram illustrating each node voltage waveform of the circuit of FIG. 12;

도 14는 도 10의 쉬프트 레지스터의 바이어스 에이징 중의 각 스테이지를 나타낸 블럭도.14 is a block diagram illustrating each stage during bias aging of the shift register of FIG. 10;

도 15는 도 14의 스테이지에 대한 회로도.15 is a circuit diagram for the stage of FIG.

도 16은 바이어스 에이징에 의한 문턱전압의 이동을 나타내는 그래프.16 is a graph showing the shift of the threshold voltage due to bias aging.

도 17은 바이어스 에이징에 의한 노드 전압 및 출력신호 파형을 나타낸 파형도.Fig. 17 is a waveform diagram showing a node voltage and an output signal waveform by bias aging.

도 18은 도 15의 회로보다 향상된 바이어스 에이징 효과를 가지는 회로도.18 is a circuit diagram with an improved bias aging effect than the circuit of FIG.

도 19는 단방향 구동 게이트 구동회로 내장형 액정표시패널을 나타낸 평면도.19 is a plan view showing a liquid crystal display panel with a built-in one-way driving gate driving circuit;

도 20은 양방향 구동 게이트 구동회로 내장형 액정표시패널을 나타낸 평면도.20 is a plan view showing a liquid crystal display panel with a bidirectional driving gate driving circuit;

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

13, 103, 203, 303 : 액정표시패널 11, 101 : 데이터 구동회로13, 103, 203, and 303: liquid crystal display panels 11 and 101: data driving circuit

12, 102, 202, 205, 206 : 게이트 구동회로 G1, G2, …, Gn : 게이트라인 12, 102, 202, 205, 206: gate driving circuits G1, G2,... , Gn: gate line

D1, D2, …, Dm : 데이터라인 S_1, S_2, …, S_n : 스테이지 D1, D2,... , Dm: data lines S_1, S_2,... , S_n: stage

C1, C2, C3, C4 : 클럭신호 S_1, S_2, …, S_n : 출력신호C1, C2, C3, C4: clock signals S_1, S_2,... , S_n: output signal

T6 : 풀-업 트랜지스터 T7 : 풀-업 트랜지스터T6: Pull-up Transistor T7: Pull-up Transistor

본 발명은 쉬프트 레지스터와 이를 액정표시장치에 관한 것으로, 특히 Q 노드의 충전 특성을 향상시키고, 아울러 회로의 집적 효율을 높일 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register and a liquid crystal display device, and more particularly, to a shift register and a liquid crystal display device using the same, which improves charging characteristics of a Q node and increases circuit integration efficiency.

텔레비젼(Television) 및 컴퓨터(Computer) 등의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. A liquid crystal display device used as a display device such as a television and a computer displays an image by adjusting the light transmittance of the liquid crystal using an electric field.

도 1 및 도 2는 액티브 매트릭스 타입 액정표시장치와 그 구동신호를 나타낸 것이다. 1 and 2 show an active matrix type liquid crystal display device and its driving signal.

도 1 및 도 2를 참조하면, 액티브 매트릭스 타입 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(12)를 구비한다.1 and 2, in an active matrix type liquid crystal display, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm, and n gate lines G1. To Gn) and the thin film transistor (hereinafter referred to as TFT) is formed at the intersection thereof, and data is transferred to the data lines D1 to Dm of the liquid crystal display panel 13. A data driving circuit 11 for supplying and a gate driving circuit 12 for supplying scan pulses to the gate lines G1 to Gn.

액정표시패널(13)은 두 장의 어레이 기판 사이에 액정분자들이 주입된다. 이 액정표시패널(13)의 하부 어레이 기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(13)의 상부 어레이 기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(13)의 상부 어레이 기판과 하부 어레이 기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(13)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.In the liquid crystal display panel 13, liquid crystal molecules are injected between two array substrates. The data lines D1 to Dm and the gate lines G1 to Gn formed on the lower array substrate of the liquid crystal display panel 13 are perpendicular to each other. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn are supplied via the data lines D1 to Dn in response to scan pulses from the gate lines G1 to Gn. The data voltage is supplied to the liquid crystal cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the gate lines G1 to Gn, and the drain electrodes are connected to the data lines D1 to Dm. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, and a common electrode (not shown) are formed on the upper array substrate of the liquid crystal display panel 13. On the upper array substrate and the lower array substrate of the liquid crystal display panel 13, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment film for setting the pretilt angle of the liquid crystal is formed on the inner side of the liquid crystal display panel 13 in contact with the liquid crystal. In addition, a storage capacitor Cst is formed in each of the liquid crystal cells Clc of the liquid crystal display panel 13. The storage capacitor Cst is formed between the pixel electrode of the liquid crystal cell Clc and the front gate line, or is formed between the pixel electrode of the liquid crystal cell Clc and the common electrode line (not shown) to change the voltage of the liquid crystal cell Clc. Keep it constant

데이터 구동회로(11)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(11)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 11 is composed of a plurality of data drive integrated circuits each including a shift register, a latch, a digital-to-analog converter and an output buffer. The data driving circuit 11 latches the digital video data, converts the digital video data into an analog gamma compensation voltage, and supplies the digital video data to the data lines D1 to Dm.

게이트 구동회로(12)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc) 의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(12)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(13)의 수평라인을 선택한다. The gate driving circuit 12 includes a shift register for generating a scan pulse by sequentially shifting a start pulse every one horizontal period, a level shifter for converting an output signal of the shift register into a swing width suitable for driving the liquid crystal cell Clc; A plurality of gate drive integrated circuits each include an output buffer connected between the level shifter and the gate lines G1 to Gn. The gate driving circuit 12 sequentially supplies scan pulses to the gate lines G1 to Gn to select a horizontal line of the liquid crystal display panel 13 to which data is supplied.

도 2에서, 'Vd'는 데이터 구동회로(11)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다. In FIG. 2, 'Vd' is a data voltage output by the data driving circuit 11 and supplied to the data lines D1 to Dm, and 'Vlc' is a data voltage charged and discharged in the liquid crystal cell Clc. 'Scp' is a scan pulse generated in one horizontal period. 'Vcom' is a common voltage supplied to the common electrode of the liquid crystal cells Clc.

도 3은 게이트 구동회로(11)의 쉬프트 레지스터 회로 구성을 나타낸다.3 shows a shift register circuit configuration of the gate driving circuit 11.

도 3의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다. The shift register of FIG. 3 includes n stages S_1 to S_n and dummy stages S_dum connected in cascade. A level shifter and an output buffer (not shown) are provided between the stages S_1 to S_n and the gate lines G1 to Gn.

이러한 쉬프트 레지스터에서 제1 스테이지(S_1)에는 스타트신호로서 스타트펄스(Vst)가 입력되고 제2 내지 제n 스테이지들(S_2 내지 S_n)에는 스타트신호로서 이전 단 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 그리고, 제1 내지 제n-1 스테이지들(S_1 내지 S_n-1)에는 리셋신호로서 다음 단 출력신호(Vg_2 내지 Vg_n)가 입력되고, 제n 스테이지에는 더미 스테이지(Dummy Stage)의 출력신호(V_dum)가 리셋신호로서 입력된다.In this shift register, the start pulse Vst is input to the first stage S_1 as a start signal, and the previous stage output signals Vg_1 to Vg_n-1 are input to the second to nth stages S_2 to S_n as start signals. Is entered. The next stage output signals Vg_2 to Vg_n are input to the first to n-th stages S_1 to S_n-1, and the output signal V_dum of the dummy stage is input to the n-th stage. Is input as a reset signal.

또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭 신호(C1 내지 C4) 중 어느 하나의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.In addition, each stage S_1 to S_n has the same circuit configuration and starts pulses Vst or previous stage output signals Vg_1 to Vg_n-1 in response to any one of four clock signals C1 to C4. Shift is generated to generate a scan pulse having a pulse width of one horizontal period.

도 4는 도 3에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 나타낸 것으로서, 제i 스테이지(S_i)는 Q 노드의 전압에 응답하여 출력노드(NO_i)에 하이논리의 전압신호를 공급하기 위한 풀-업 트랜지스터(T_up)와, Q bar(이하 QB) 노드의 전압에 응답하여 출력노드(NO_i)에 로우논리의 전압신호를 공급하기 위한 풀-다운 트랜지스터(T_down)를 구비하여 도 5에서 보는 바와 같이 클럭신호(CLK)와 동기화 된 출력신호(Vg_i)를 발생시킨다.FIG. 4 is a diagram illustrating an i th stage S_i (where i is a positive integer less than or equal to n) in the shift register illustrated in FIG. 3, and the i th stage S_i output node in response to a voltage of a Q node. A pull-up transistor T_up for supplying a high logic voltage signal to NO_i, and a pull for supplying a low logic voltage signal to output node NO_i in response to the voltage of a Q bar node (hereinafter referred to as QB). A down transistor T_down is provided to generate an output signal Vg_i synchronized with the clock signal CLK as shown in FIG. 5.

도 6은 제i 스테이지(S_i)를 구체적으로 나타낸 회로도이며, 이러한 제i 스테이지(S_i) 중 제1 클럭신호에 응답하여 동작하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 동작에 대하여 도 7a을 결부하여 상세히 설명하기로 한다.FIG. 6 is a circuit diagram illustrating the i-th stage S_i in detail, wherein a fourth j + 1 stage operating in response to a first clock signal among the i-th stage S_i (where j = 0, 1, 2,... The operation of) will be described in detail with reference to FIG. 7A.

도 6 및 도 7a를 참조하면, 제1 클럭신호(C1)가 로우(Low)논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이(High)논리전압으로 제1 및 제5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제1 및 제5 트랜지스터(T1, T5)를 턴-온(Turn-on)시킨다. 이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 풀-업 트랜지스터(T_up)인 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)에 의해 제5a 트랜지스터(T5a)가 턴-온된다.6 and 7A, the start pulse Vst or the output signal Vg_i-1 of the previous stage becomes high during the t1 period in which the first clock signal C1 maintains a low logic voltage. The logic voltage is supplied to the gate electrodes of the first and fifth transistors T1 and T5 to turn on the first and fifth transistors T1 and T5. At this time, the voltage V_Q on the first node Q rises to the intermediate voltage Vm and turns on the sixth transistor T6, which is the pull-up transistor T_up, but the voltage Vg_i of the output node NO_i. ) Maintains the low logic voltage because the first clock signal C1 is maintained at the low logic voltage. At this time, the fifth transistor T5a is turned on by the voltage V_Q on the first node Q.

이러한 t1 기간 동안, 고전위 전원전압(Vdd)이 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되지만, 제4 트랜지스터(T4) 보다 넓은 채널폭을 가지도록 형성된 제5 및 제5a 트랜지스터(T5, T5a)의 의해 방전경로가 형성되어 제2 노드(QB) 상의 전압은 로우논리전압을 유지한다. 이러한 제2 노드(QB) 상의 로우논리전압은 제3 트랜지스터(T3)와 풀-다운 트랜지스터(T_down)인 제7 트랜지스터(T7)를 턴-오프(Turn-off)시켜 제1 노드(Q)의 방전 경로를 차단한다.During this t1 period, the high potential power voltage Vdd is supplied to the second node QB via the fourth transistor T4, but is formed to have a wider channel width than the fourth transistor T4. A discharge path is formed by the 5a transistors T5 and T5a so that the voltage on the second node QB maintains a low logic voltage. The low logic voltage on the second node QB turns off the third transistor T3 and the seventh transistor T7, which is a pull-down transistor T_down, to turn off the first node Q. Shut off the discharge path.

t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프되며, 제1 노드(Q) 상의 전압(V_Q)은 제1 클럭신호(C1)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다. During the t2 period, the first clock signal C1 is inverted to a high logic voltage while the start pulse Vst or the previous stage output signal Vg_i-1 is inverted to a low logic voltage. At this time, the first transistor T1 and the fifth transistor T5 are turned off, and the voltage V_Q on the first node Q is the sixth transistor supplied with the high logic voltage of the first clock signal C1. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of T6 is added, the voltage rises above the threshold voltage of the sixth transistor T6. That is, the voltage V_Q on the first node Q rises to a voltage Vh higher than the t1 period by bootstrapping. Therefore, during the t2 period, the sixth transistor T6 is turned on and the voltage Vg_i of the output node NO_i is driven by the voltage of the first clock signal C1 supplied by the conduction of the sixth transistor T6. Rises and inverts to a high logic voltage.

t3 기간 동안 제1 클럭신호(C1)는 로우논리전압으로 반전되고, 다음 단 출력신호(Vg_i+1)는 하이논리전압으로 반전된다. 이 때, 다음 단 출력신호(Vg_i+1)에 의해 제3a 트랜지스터(T3a)가 턴-온되어 제1 노드(Q)가 방전된다. 제1 노드(Q)의 방전은 제5a 트랜지스터(T5a)를 턴-오프시켜 제2 노드(QB)의 방전경로를 차단한다. 이 때 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)은 제2 노드(QB) 상의 전압(V_QB)을 상승시킨다. 이렇게 상승하는 제2 노드(QB) 상의 전압(V_QB)은 제7 트랜지스터(T7)를 턴-온시켜 출력노드(NO_i) 상의 전압(Vg_i)을 기저전압(Vss)까지 방전시킴과 동시에 제3 트랜지스터(T3)를 턴-온시켜 제1 노드(Q) 상의 전압(V_Q)을 기저전압(Vss)까지 방전시킨다.During the t3 period, the first clock signal C1 is inverted to a low logic voltage, and the next stage output signal Vg_i + 1 is inverted to a high logic voltage. At this time, the third node T3a is turned on by the next stage output signal Vg_i + 1, and the first node Q is discharged. The discharge of the first node Q turns off the fifth a transistor T5a to block the discharge path of the second node QB. At this time, the high potential power supply voltage Vdd supplied to the second node QB via the fourth transistor T4 increases the voltage V_QB on the second node QB. The rising voltage V_QB on the second node QB turns on the seventh transistor T7 to discharge the voltage Vg_i on the output node NO_i to the base voltage Vss and at the same time, the third transistor. The T3 is turned on to discharge the voltage V_Q on the first node Q to the base voltage Vss.

한편, 위에서 제7 트랜지스터(T7)에 의해 출력노드(NO_i)가 방전된다고 하였지만 이는 이상적인 상태의 동작이며, 실제로는 출력노드(NO_i)는 제6 트랜지스터를 통해 대부분이 방전된다. 그 과정에 대하여 도7b를 결부하여 설명하면 다음과 같다.On the other hand, although the output node NO_i is discharged by the seventh transistor T7 from the above, this is an operation in an ideal state, and in reality, most of the output node NO_i is discharged through the sixth transistor. The process will be described with reference to FIG. 7B.

설계의 마진으로 인해 제1 클럭신호의 로우 전압으로의 반전과 제2 클럭신호에 의해 발생하는 다음 단 출력의 하이 전압으로의 반전과는 시간적 간격이 생긴다. 따라서, 제1 클럭신호가 로우 전압으로 반전되면, 부트스트래핑에 의해 상승했던 Q 노드의 전압 또한 하강한다. 하지만, 이 때 하강한 Q 노드의 전압은 여전히 하이논리의 전압으로 유지되며 이에 턴-온되어 있는 제6 트랜지스터(T6)를 통해 출력노드(NO_i)의 전압이 방전된다. 이 후, 출력노드(NO_i) 상의 잔여 전하가 다음 단 출력(Vg_i+1)에 의해 제7 트랜지스터(T7)를 통해 방전되어 출력노드(NO_i) 상의 전압이 기저전압(Vss)을 유지하게 된다.Due to the design margin, there is a time interval between the inversion of the first clock signal to the low voltage and the inversion of the next stage output to the high voltage generated by the second clock signal. Therefore, when the first clock signal is inverted to a low voltage, the voltage of the Q node that has risen by bootstrapping also drops. However, at this time, the voltage of the falling Q node is still maintained at a high logic voltage, and the voltage of the output node NO_i is discharged through the sixth transistor T6 turned on. Thereafter, the remaining charge on the output node NO_i is discharged through the seventh transistor T7 by the next stage output Vg_i + 1 so that the voltage on the output node NO_i maintains the base voltage Vss.

t4 기간 동안 다음 단 출력신호(Vg_i+1) 로우논리전압으로 반전되면, 제3a 트랜지스터(T3a)가 턴-오프된다. 그리고, t4 기간 이후의 남은 프레임 기간 동안 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되는 고전위 전원전압(Vdd)에 의해 제2 노드(QB) 상의 전압이 하이논리전압을 유지한다.When the next stage output signal Vg_i + 1 is inverted to the low logic voltage for the period t4, the third a transistor T3a is turned off. During the remaining frame period after the t4 period, the voltage on the second node QB is changed to the high logic voltage by the high potential power voltage Vdd supplied to the second node QB via the fourth transistor T4. Keep it.

한편, 쉬프트 레지스터에서 Q 노드의 충전 특성은 출력신호의 특성과 직결되며, 이는 구동회로의 동작에 대한 신뢰성과 관련된다. Q 노드의 방전을 향상시키기 위해서는 제3 트랜지스터(T3) 등과 같은 Q 노드 방전부의 트랜지스터 채널폭을 크게 형성해야 한다. 그러나, Q 노드 방전부의 트랜지스터 채널폭을 크게 형성하면, QB 노드 상의 전압이 로우(Low)의 상태일 때도 Q 노드 방전부를 통해 흐르는 누설전류의 양이 커지게 되며, 이러한 누설전류로 인해 Q 노드의 충전 특성이 나빠지게 되어 도 8에서 보는 바와 같이 출력신호의 특성이 저하되는 문제점이 있다. Q 노드 방전부를 통해 흐르는 누설전류를 줄이기 위하여 QB 노드를 제어하는 제5 트랜지스터(T5) 등과 같은 인버터의 면적비를 크게 형성하여 QB 노드의 로우 전압을 낮추는 방법도 제안될 수 있지만, 이러한 방법은 회로 집적도 측면에서 효율이 떨어진다.On the other hand, the charging characteristic of the Q node in the shift register is directly related to the characteristics of the output signal, which is related to the reliability of the operation of the driving circuit. In order to improve the discharge of the Q node, the transistor channel width of the Q node discharge part such as the third transistor T3 or the like must be large. However, if the transistor channel width of the Q node discharge portion is made large, the amount of leakage current flowing through the Q node discharge portion increases even when the voltage on the QB node is low, and the Q node is caused by the leakage current. There is a problem that the charging characteristics of the deteriorate and the characteristics of the output signal are degraded as shown in FIG. In order to reduce the leakage current flowing through the Q node discharge part, a method of lowering the low voltage of the QB node by forming a large area ratio of the inverter such as the fifth transistor T5 for controlling the QB node may be proposed. In terms of efficiency is low.

따라서, 본 발명의 목적은 Q 노드의 충전 특성을 향상시키고, 아울러 회로의 집적 효율을 높일 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a shift register and a liquid crystal display device using the same which can improve the charging characteristics of a Q node and at the same time improve the integration efficiency of a circuit.

상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 쉬프트 레지스터는 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어한다.To achieve the above object, a shift register according to an embodiment of the present invention receives a clock signal, a pull-up transistor T6 for charging an output node with a voltage of the clock signal in response to a voltage of a first control node; An output having a pull-down transistor T7 for discharging the output node in response to a voltage of a second control node; during a normal operation period, a high-potential power supply voltage in response to any one of a start pulse and a previous stage output signal; The first transistor T1 for controlling the voltage of the first control node, the second transistor T4 for controlling the voltage of the second control node using the high potential power supply voltage, and the voltage of the second control node. A control unit having a third transistor T3 for controlling the voltage of the first control node in response; and during the bias aging period, a base voltage instead of the clock signal. The base voltage is supplied to the controller instead of the start pulse and the previous stage output signal, and the second control node is charged through the second transistor to charge the pull-down transistor and the third. The threshold voltage of the transistor is controlled.

상기 쉬프트 레지스터는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.The shift register further includes a fourth transistor T_BA connected between an output node and a base voltage source during a normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state. The high voltage power supply voltage is applied to a gate terminal of a fourth transistor to discharge the output node.

상기 쉬프트 레지스터는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하 나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.The shift register includes a fifth transistor T3a for discharging the first node in response to a next output signal, a sixth transistor T5a for discharging the second node in response to a voltage of the first node, and the start. And a seventh transistor T5 for discharging the second node in response to any one of a pulse and a previous stage output signal.

상기 쉬프트 레지스터는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.The shift register further includes an eighth transistor T_BA2 connected between the first node Q and a base voltage source during a normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state. During the bias aging period, the high potential power voltage is applied to the gate terminal of the eighth transistor to discharge the first node.

상기 쉬프트 레지스터는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.The shift register includes a ninth transistor T3a for discharging the first node in response to a next output signal, a tenth transistor T5a for discharging the second node in response to a voltage of the first node, and the start. And an eleventh transistor T5 configured to discharge the second node in response to one of a pulse and a previous stage output signal.

본 발명의 실시예에 따른 액정표시장치는 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비한다.According to an exemplary embodiment of the present invention, an LCD device includes a liquid crystal display panel and a clock signal having data lines and gate lines crossing each other, and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines. A pull-up transistor T6 that receives an input, charges an output node with a voltage of the clock signal in response to a voltage of a first control node, and a pull-down transistor that discharges the output node in response to a voltage of a second control node An output unit having a T7, a first transistor T1 for controlling the voltage of the first control node with a high potential power voltage in response to any one of a start pulse and a previous stage output signal during a normal operation period, and the high voltage The second transistor T4 for controlling the voltage of the second control node using the power supply voltage and the power of the first control node in response to the voltage of the second control node. And a control unit having a third transistor T3 for controlling the voltage, and during a bias aging period, a base voltage is supplied to the output unit instead of the clock signal, and the base voltage is substituted for the start pulse and the previous stage output signal. Scan pulses are sequentially applied to the gate lines using a shift register which is supplied to the controller and charges the second control node through the second transistor to control threshold voltages of the pull-down transistor and the third transistor. And a data driving circuit for supplying a video data voltage to the data lines.

상기 액정표시장치는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.The liquid crystal display further includes a fourth transistor T_BA connected between an output node and a base voltage source during a normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state, and during the bias aging period. The output node is discharged by applying the high potential power voltage to a gate terminal of the fourth transistor.

상기 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.The liquid crystal display includes a fifth transistor T3a for discharging the first node in response to a next output signal, a sixth transistor T5a for discharging the second node in response to a voltage of the first node, and And a seventh transistor T5 configured to discharge the second node in response to one of a start pulse and a previous stage output signal.

상기 액정표시장치는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.The liquid crystal display further includes an eighth transistor T_BA2 connected between the first node Q and a base voltage source during the normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state. The high potential power voltage is applied to the gate terminal of the eighth transistor during the bias aging period to discharge the first node.

상기 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.The liquid crystal display includes a ninth transistor T3a for discharging the first node in response to a next output signal, a tenth transistor T5a for discharging the second node in response to a voltage of the first node, and And an eleventh transistor T5 configured to discharge the second node in response to one of a start pulse and a previous stage output signal.

본 발명의 실시예에 따른 게이트 구동회로 내장형 액정표시장치는, 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널, 클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터(T6) 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터(T7)를 가지는 출력부, 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터(T1), 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터(T4) 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터(T3)를 가지는 제어부를 구비하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로, 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고, 상기 게이트 구동회로는 상기 액정표시패널의 하부 어레이 기판에 형성된다.According to an exemplary embodiment of the present invention, a liquid crystal display having a gate driving circuit includes a liquid crystal display having data lines and gate lines crossing each other and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines. A panel receives a clock signal and discharges the output node in response to a voltage of a second control node and a pull-up transistor T6 for charging an output node with a voltage of the clock signal in response to a voltage of a first control node. An output unit having a pull-down transistor T7 configured to control a voltage of the first control node with a high-potential power supply voltage in response to any one of a start pulse and a previous stage output signal during a normal operation period. T1), in response to the voltage of the second transistor T4 and the second control node controlling the voltage of the second control node using the high potential power voltage. A control unit having a third transistor T3 for controlling the voltage of the first control node, and during a bias aging period, a base voltage is supplied to the output unit instead of the clock signal, and the start pulse and the previous stage output are provided. The base voltage is supplied to the controller instead of a signal, and the gate is controlled using a shift register configured to charge the second control node through the second transistor to control threshold voltages of the pull-down transistor and the third transistor. And a gate driving circuit for sequentially supplying scan pulses to the lines, and a data driving circuit for supplying video data voltages to the data lines, wherein the gate driving circuit is formed on the lower array substrate of the liquid crystal display panel.

상기 게이트 구동회로 내장형 액정표시장치는 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터(T_BA)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시킨다.The gate driving circuit-embedded liquid crystal display further includes a fourth transistor T_BA connected between an output node and a base voltage source during a normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state. During the bias aging period, the high voltage power supply voltage is applied to the gate terminal of the fourth transistor to discharge the output node.

상기 게이트 구동회로 내장형 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터(T5)를 더 구비한다.The gate driving circuit-embedded liquid crystal display includes a fifth transistor T3a for discharging the first node in response to a next output signal, and a sixth transistor for discharging the second node in response to a voltage of the first node. T5a) and a seventh transistor T5 for discharging the second node in response to any one of the start pulse and the previous stage output signal.

상기 게이트 구동회로 내장형 액정표시장치는 정상 동작기간 동안 상기 제1 노드(Q)와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터(T_BA2)를 더 구비하고, 상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시킨다.The gate driving circuit-embedded liquid crystal display includes an eighth transistor T_BA2 connected between the first node Q and a base voltage source during a normal operation period, and the base voltage applied to a gate terminal to maintain a turn-off state. Further, during the bias aging period, the high potential power voltage is applied to the gate terminal of the eighth transistor to discharge the first node.

상기 게이트 구동회로 내장형 액정표시장치는 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터(T3a), 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터(T5a), 상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터(T5)를 더 구비한다.The gate driving circuit-embedded liquid crystal display includes a ninth transistor T3a for discharging the first node in response to a next output signal, and a tenth transistor for discharging the second node in response to a voltage of the first node. T5a) and an eleventh transistor T5 configured to discharge the second node in response to any one of the start pulse and the previous stage output signal.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

도 9는 본 발명의 실시예에 따른 액정표시장치와 그 구동신호를 나타낸 도면이다.9 is a diagram illustrating a liquid crystal display and a driving signal thereof according to an exemplary embodiment of the present invention.

도 9를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(103)과, 액정표시패널(103)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(101)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(102)를 구비한다.Referring to FIG. 9, in the liquid crystal display according to the exemplary embodiment of the present invention, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm and n gate lines ( Data on the liquid crystal display panel 103 where G1 to Gn intersect and a thin film transistor (hereinafter referred to as TFT) is formed at the intersection thereof, and the data lines D1 to Dm of the liquid crystal display panel 103. And a data driving circuit 101 for supplying N and a gate driving circuit 102 for supplying scan pulses to the gate lines G1 to Gn.

액정표시패널(103)은 두 장의 어레이 기판 사이에 액정분자들이 주입된다. 이 액정표시패널(103)의 하부 어레이 기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그 리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(103)의 상부 어레이 기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(103)의 상부 어레이 기판과 하부 어레이 기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(103)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.In the liquid crystal display panel 103, liquid crystal molecules are injected between two array substrates. The data lines D1 to Dm and the gate lines G1 to Gn formed on the lower array substrate of the liquid crystal display panel 103 are perpendicular to each other. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn are supplied via the data lines D1 to Dn in response to scan pulses from the gate lines G1 to Gn. The data voltage is supplied to the liquid crystal cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the gate lines G1 to Gn, and the drain electrodes are connected to the data lines D1 to Dm. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, and a common electrode (not shown) are formed on the upper array substrate of the liquid crystal display panel 103. On the upper array substrate and the lower array substrate of the liquid crystal display panel 103, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment film for setting the pretilt angle of the liquid crystal is formed on the inner side of the liquid crystal display panel 103 in contact with the liquid crystal. In addition, a storage capacitor Cst is formed in each of the liquid crystal cells Clc of the liquid crystal display panel 103. The storage capacitor Cst is formed between the pixel electrode of the liquid crystal cell Clc and the front gate line, or is formed between the pixel electrode of the liquid crystal cell Clc and the common electrode line (not shown) to change the voltage of the liquid crystal cell Clc. Keep it constant

데이터 구동회로(101)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 데이터 드라이브 집적회로는 TCP(Tape Carrer Package)를 이용하여 액정표시패널(103)의 하부 어레이 기판 상에 부착되거나 칩 온 글라스(Chip On Glass ; 이하, "COG"라 한다) 방식 등으로 액정표시패널(103)의 하부 어레이 기판 상에 직접 실장된다. 이 데이터 구동회로(101)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다. The data driving circuit 101 is composed of a plurality of data drive integrated circuits each including a shift register, a latch, a digital-to-analog converter, and an output buffer. The data drive integrated circuit is attached to a lower array substrate of the liquid crystal display panel 103 using a tape carrier package (TCP) or a chip on glass (hereinafter referred to as "COG") method. It is mounted directly on the bottom array substrate of 103. The data driving circuit 101 latches the digital video data, converts the digital video data into an analog gamma compensation voltage, and supplies the digital video data to the data lines D1 to Dm.

게이트 구동회로(102)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(102)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(103)의 수평라인을 선택한다. 이러한 게이트 구동회로의 게이트 드라이브 집적회로들은 도 9에서 보는바와 같이 TCP를 이용하여 기판 상에 부착되거나 도 19에서 보는 바와 같이 액정표시패널(203)에 COG 방식 등으로 기판 상에 직접 실장된다.The gate driving circuit 102 includes a shift register for sequentially shifting the start pulse every one horizontal period to generate a scan pulse, a level shifter for converting an output signal of the shift register into a swing width suitable for driving the liquid crystal cell Clc; A plurality of gate drive integrated circuits each include an output buffer connected between the level shifter and the gate lines G1 to Gn. The gate driving circuit 102 selects a horizontal line of the liquid crystal display panel 103 to which data is supplied by sequentially supplying scan pulses to the gate lines G1 to Gn. The gate drive integrated circuits of the gate driving circuits are attached to the substrate using TCP as shown in FIG. 9 or mounted directly on the substrate in a COG method or the like on the liquid crystal display panel 203 as shown in FIG.

도 10은 게이트 구동회로(101)의 쉬프트 레지스터 회로 구성을 나타낸다.10 shows the shift register circuit configuration of the gate driving circuit 101.

도 10의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(S_dum)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다.The shift register of FIG. 10 includes n stages S_1 to S_n and dummy stages S_dum connected in cascade. A level shifter and an output buffer (not shown) are provided between the stages S_1 to S_n and the gate lines G1 to Gn.

또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭신호(C1 내지 C4) 중 어느 하나의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다. 이를 위하여 각 스테이지(S_1 내지 S_n)는 제1 및 제2 제어 신호를 발생하는 제어부와 제1 및 제2 제어신호 중 어느 하나에 응답하여 출력노드에 로우논리의 전압 및 하이논리의 전압 중 어느 하나를 공급하는 출력부를 구비한다.In addition, each stage S_1 to S_n has the same circuit configuration and starts pulses Vst or previous output signals Vg_1 to Vg_n-1 in response to any one of four clock signals C1 to C4. Shift is generated to generate a scan pulse having a pulse width of one horizontal period. To this end, each stage (S_1 to S_n) is any one of a low logic voltage and a high logic voltage to the output node in response to any one of the control unit for generating the first and second control signals and the first and second control signals. It has an output for supplying.

도 11은 도 10에 도시된 쉬프트 레지스터에서 제i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)를 나타낸 것으로서, 제i 스테이지(S_i)는 Q 노드의 전압에 응답하여 출력노드(NO_i)에 하이논리의 전압신호를 공급하기 위한 풀-업 트랜지스터(T_up)와, Q bar(이하 QB) 노드의 전압에 응답하여 출력노드(NO_i)에 로우논리의 전압신호를 공급하기 위한 풀-다운 트랜지스터(T_down)를 구비한다. 또한, 이 제i 스테이지(S_i)는 바이어스 에이징(Bias aging) 트랜지스터(T_BA)를 구비한다. 이러한 제i 스테이지(S_i)의 동작은 쉬프트 레지스터로써 동작하는 단계와 쉬프트 레지스터로써 동작하는 단계 이전에 바이어스 에이징(Bias aging)이 진행되는 단계로 구분되며, 쉬프트 레지스터로써 동작하는 단계에서 바이어스 에이징(Bias aging) 트랜지스터(T_BA)는 도 11에서 보는 바와 같이 게이트전극에 기저전압(Vss)이 공급되어 턴-오프 상태를 유지한다.FIG. 11 is a diagram illustrating an i th stage S_i (where i is a positive integer less than or equal to n) in the shift register illustrated in FIG. 10, and the i th stage S_i output node in response to a voltage of a Q node. A pull-up transistor T_up for supplying a high logic voltage signal to NO_i, and a pull for supplying a low logic voltage signal to output node NO_i in response to the voltage of a Q bar node (hereinafter referred to as QB). And a down transistor T_down. The i-th stage S_i also includes a bias aging transistor T_BA. The operation of the i-th stage S_i is divided into a step of operating as a shift register and a step of bias aging before the step of operating as a shift register, and a bias aging in a step of operating as a shift register. As shown in FIG. 11, the transistor T_BA is supplied with a ground voltage Vss to the gate electrode to maintain a turn-off state.

도 12는 제i 스테이지(S_i)를 구체적으로 나타낸 회로도이며, 이러한 제i 스테이지(S_i) 중 제1 클럭신호에 응답하여 동작하는 제4j+1 스테이지(단, j=0, 1, 2, …)의 쉬프트 레지스터로써의 동작에 대하여 도 13을 결부하여 상세히 설명하기로 한다.FIG. 12 is a circuit diagram illustrating the i-th stage S_i in detail, and includes a fourth j + 1 stage operating in response to a first clock signal among the i-th stage S_i (where j = 0, 1, 2,... Operation as a shift register will be described in detail with reference to FIG.

도 12 및 도 13을 참조하면, 제1 클럭신호(C1)가 로우(Low)논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하 이(High)논리전압으로 제1 및 제5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제1 및 제5 트랜지스터(T1, T5)를 턴-온(Turn-on)시킨다. 이 때 제1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 풀-업 트랜지스터(T_up)인 제6 트랜지스터(T6)를 턴-온시키지만 출력노드(NO_i)의 전압(Vg_i)은 제1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 또한, 이 때 제1 노드(Q) 상의 전압(V_Q)에 의해 제5a 트랜지스터(T5a)가 턴-온된다.12 and 13, the start pulse Vst or the output signal Vg_i-1 of the previous stage becomes high during the t1 period in which the first clock signal C1 maintains a low logic voltage. The logic voltage is supplied to the gate electrodes of the first and fifth transistors T1 and T5 to turn on the first and fifth transistors T1 and T5. At this time, the voltage V_Q on the first node Q rises to the intermediate voltage Vm and turns on the sixth transistor T6, which is the pull-up transistor T_up, but the voltage Vg_i of the output node NO_i. ) Maintains the low logic voltage because the first clock signal C1 is maintained at the low logic voltage. At this time, the fifth transistor T5a is turned on by the voltage V_Q on the first node Q.

이러한 t1 기간 동안, 고전위 전원전압(Vdd)이 다이오드로 동작하는 제4 트랜지스터(T4)를 경유하여 제2 노드(QB)에 공급되지만, 제4 트랜지스터(T4) 보다 넓은 채널폭을 가지도록 형성된 제5 및 제5a 트랜지스터(T5, T5a)의 의해 방전경로가 형성되어 제2 노드(QB) 상의 전압은 로우논리전압을 유지한다. 이러한 제2 노드(QB) 상의 로우논리전압은 제3 트랜지스터(T3)와 풀-다운 트랜지스터(T_down)인 제7 트랜지스터(T7)를 턴-오프(Turn-off)시켜 제1 노드(Q)의 방전 경로를 차단한다.During this t1 period, the high potential power supply voltage Vdd is supplied to the second node QB via the fourth transistor T4 acting as a diode, but is formed to have a wider channel width than the fourth transistor T4. Discharge paths are formed by the fifth and fifth transistors T5 and T5a so that the voltage on the second node QB maintains a low logic voltage. The low logic voltage on the second node QB turns off the third transistor T3 and the seventh transistor T7, which is a pull-down transistor T_down, to turn off the first node Q. Shut off the discharge path.

t2 기간 동안, 제1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프되며, 제1 노드(Q) 상의 전압(V_Q)은 제1 클럭신호(C1)의 하이논리전압이 공급되는 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제6 트랜지스터(T6)는 턴-온되고 출력노드(NO_i)의 전 압(Vg_i)은 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다.During the t2 period, the first clock signal C1 is inverted to a high logic voltage while the start pulse Vst or the previous stage output signal Vg_i-1 is inverted to a low logic voltage. At this time, the first transistor T1 and the fifth transistor T5 are turned off, and the voltage V_Q on the first node Q is the sixth transistor supplied with the high logic voltage of the first clock signal C1. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of T6 is added, the voltage rises above the threshold voltage of the sixth transistor T6. That is, the voltage V_Q on the first node Q rises to a voltage Vh higher than the t1 period by bootstrapping. Therefore, during the t2 period, the sixth transistor T6 is turned on and the voltage Vg_i of the output node NO_i is applied to the voltage of the first clock signal C1 supplied by the conduction of the sixth transistor T6. Rises and is inverted to a high logic voltage.

이하, 도 14 내지 도 17을 참조하여 바이어스 에이징 진행 단계에 대하여 설명하고자 한다.Hereinafter, the bias aging progress step will be described with reference to FIGS. 14 to 17.

도 14를 참조하면, 바이어스 에이징 진행 단계 동안 제i 스테이지(S_i)에는 클럭신호로써 기저전압(Vss)이 공급되며, 바이어스 에이징 트랜지스터(T_BA)의 게이트 전극에는 고전위 전원전압(Vdd)이 공급된다.Referring to FIG. 14, the base voltage Vss is supplied as the clock signal to the i-th stage S_i during the bias aging process, and the high potential power voltage Vdd is supplied to the gate electrode of the bias aging transistor T_BA. .

이러한 바이어스 에이징 진행에 대하여 제i 스테이지(S_i)의 구체적인 회로도인 도 15를 참조하면, 쉬프트 레지스터로써 동작하는 단계에서 클럭신호가 입력되는 풀-업 트랜지스터의 드레인 전극에는 기저전압(Vss)이 공급되어 로우논리전압의 상태를 유지하고, 쉬프트 레지스터로써 동작하는 단계에서 기저전압(Vss)이 공급되는 바이어스 에이징 트랜지스터(T_BA)의 게이트 전극에는 고전위 전원전압(Vdd)이 공급되어 출력노드(NO_i)를 방전시킨다. 이 때, 제4 트랜지스터(T4)를 통해 제2 노드(QB) 상에 고전위 전원전압(Vdd)이 공급되면, 제3 및 제7 트랜지스터(T3, T7)가 턴-온되어, 제1 노드(Q) 상의 전압은 제3 트랜지스터를 통해 방전된다. 한편, 제2 노드(QB)를 통해 게이트전극에 하이전압이 공급되는 제3 및 제7 트랜지스터(T3, T7)는 도 16에서 보는 바와 같이 게이트-바이어스 스트레스에 의한 문턱전압 이동(31)이 발생하게 된다.Referring to FIG. 15, which is a detailed circuit diagram of the i-th stage S_i for the bias aging process, a base voltage Vss is supplied to a drain electrode of a pull-up transistor to which a clock signal is input in a step of operating as a shift register. The high potential supply voltage Vdd is supplied to the gate electrode of the bias aging transistor T_BA to which the base voltage Vss is supplied in the step of maintaining the state of the low logic voltage and operating as a shift register to supply the output node NO_i. Discharge. At this time, when the high-potential power supply voltage Vdd is supplied to the second node QB through the fourth transistor T4, the third and seventh transistors T3 and T7 are turned on and thus the first node is turned on. The voltage on Q is discharged through the third transistor. Meanwhile, as shown in FIG. 16, the threshold voltage shift 31 occurs due to the gate-biased stress in the third and seventh transistors T3 and T7 supplied with the high voltage to the gate electrode through the second node QB. Done.

이와 같이 제3 및 제7 트랜지스터(T3, T7)의 문턱전압이 이동하면, 제2 노드의 로우 전압이 높아도, 제3 및 제7 트랜지스터(T3, T7)는 턴-오프 상태를 유지한다. 따라서, 제1 노드(Q)의 방전 향상을 위해 제1 노드(Q) 방전부 트랜지스터, 즉 제3 트랜지스터(T3)의 채널폭을 크게 형성하여도, 제3 트랜지스터(T3)로 흐르는 누설전류의 양이 줄어들게 되어 도 17에서 보는 바와 같이 제1 노드(Q)상의 전압 및 출력전압(Vg_i) 파형의 라이징(Rising) 특성을 개선 할 수 있다. 또한, 제2 노드(QB)를 제어하는 제5 및 제5a 트랜지스터(T5, T5a)의 채널폭을 줄일 수 있어 회로의 집적 효율을 높일 수 있다.As such, when the threshold voltages of the third and seventh transistors T3 and T7 move, the third and seventh transistors T3 and T7 maintain the turn-off state even when the low voltage of the second node is high. Accordingly, even when the channel width of the first node Q discharge part transistor, that is, the third transistor T3 is increased to increase the discharge of the first node Q, the leakage current flowing through the third transistor T3 may be reduced. As the amount is reduced, as shown in FIG. 17, the rising characteristics of the voltage and output voltage Vg_i waveform on the first node Q may be improved. In addition, the channel widths of the fifth and fifth transistors T5 and T5a controlling the second node QB may be reduced, thereby increasing the integration efficiency of the circuit.

도 18은 도 15의 회로에 비하여 바이어스 에이징의 효과를 한층 더 향상시킬 수 있는 회로도이다.FIG. 18 is a circuit diagram that can further improve the effect of bias aging compared to the circuit of FIG. 15.

도 18의 회로는 도 15의 회로에 비하여 제1 노드(Q)에 드레인단자가 접속되고 게이트단자에 고전위전원전압(Vdd)이 공급되고, 소스단자에 기저전압(Vss)이 공급되는 제2 바이어스 에이징 트랜지스터(T_BA2)를 더 구비한다. 이 회로는 바이어스 에이징 진행시 제1 노드(Q)를 방전시킴으로써 제1 노드(Q)에 플로팅 된 전압에 의해 제T5a 트랜지스터(T5a)로 전류가 흐르는 것을 방지하여 바이어스 에이징의 효과가 더욱 향상시킨다.Compared to the circuit of FIG. 15, the circuit of FIG. 18 has a second terminal connected with a drain terminal, a high potential power supply voltage Vdd supplied to the gate terminal, and a ground voltage Vss supplied to the source terminal. A bias aging transistor T_BA2 is further provided. This circuit prevents current from flowing to the T5a transistor T5a by the voltage floated at the first node Q by discharging the first node Q during the bias aging process, thereby further improving the effect of bias aging.

한편, 게이트 구동회로는 도 20에서처럼 액정표시패널(203)의 양측에 분리 형성될 수 있다. 게이트 구동회로(302a 302b)가 양측에 분리 형성되는 구조에서는 일측에 형성되는 구조에서와 쉬프트 레지스터의 각 스테이지가 조금 다르게 구성된다. 이러한 구조와 이에 대한 설명에 대하여는 본 출원인에 의해 출원된 바 있는 대한민국 특허출원 "10-2005-0046395"호에 개시되어 있으므로 생략하기로 한다.Meanwhile, the gate driving circuit may be separately formed on both sides of the liquid crystal display panel 203 as shown in FIG. 20. In the structure in which the gate driving circuits 302a and 302b are separately formed on both sides, the stages of the shift register are slightly different from those in the structure formed on one side. This structure and a description thereof are disclosed in Korean Patent Application No. "10-2005-0046395" filed by the present applicant, and thus will be omitted.

상술한 바와 같이 본 발명의 실시예에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 바이어스 에이징을 통해 QB 노드의 문턱전압이 이동시켜 Q 노드의 충전 특성이 향상되어 Q 노드 상의 전압 및 출력전압 파형의 라이징 특성이 개선된다. 아울러 QB 노드를 제어하는 트랜지스터의 채널폭을 줄일 수 있어 회로의 집적 효율이 높아진다.As described above, in the shift register and the liquid crystal display using the same, the threshold voltage of the QB node is shifted through bias aging, thereby improving charging characteristics of the Q node, thereby increasing the voltage and output voltage waveforms on the Q node. Properties are improved. In addition, the channel width of the transistor controlling the QB node can be reduced, resulting in higher circuit integration efficiency.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부와; A pull-up transistor receiving a clock signal and charging the output node with the voltage of the clock signal in response to the voltage of the first control node and a pull-down transistor discharging the output node in response to the voltage of the second control node; An output unit having a;

정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 구비하고; During a normal operation period, a first transistor for controlling the voltage of the first control node with a high potential power voltage in response to one of a start pulse and a previous stage output signal, and the second control node using the high potential power voltage. A control unit having a second transistor for controlling the voltage of the second transistor and a third transistor for controlling the voltage of the first control node in response to the voltage of the second control node;

바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 것을 특징으로 하는 쉬프트 레지스터.During the bias aging period, a base voltage is supplied to the output unit instead of the clock signal, and the base voltage is supplied to the control unit instead of the start pulse and the previous stage output signal, and the second control is performed through the second transistor. And shifting a node to control threshold voltages of the pull-down transistor and the third transistor.

제 1 항에 있어서, The method of claim 1,

상기 정상 동작기간 동안 출력노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제4 트랜지스터를 더 구비하고; A fourth transistor connected between an output node and a base voltage source during the normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state;

상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.And discharging the output node by applying the high potential power voltage to the gate terminal of the fourth transistor during the bias aging period.

제 2 항에 있어서, The method of claim 2,

상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제5 트랜지스터와;A fifth transistor configured to discharge the first node in response to the next stage output signal;

상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스터와;A sixth transistor configured to discharge the second node in response to the voltage of the first node;

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a seventh transistor configured to discharge the second node in response to any one of the start pulse and a previous stage output signal.

제 2 항에 있어서, The method of claim 2,

상기 정상 동작기간 동안 상기 제1 노드와 기저전압원 사이에 접속되고 게이트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터를 더 구비하고; An eighth transistor connected between the first node and a base voltage source during the normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state;

상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.And discharging the first node by applying the high potential power voltage to a gate terminal of the eighth transistor during the bias aging period.

제 4 항에 있어서, The method of claim 4, wherein

상기 다음 단 출력신호에 응답하여 상기 제1 노드를 방전시키는 제9 트랜지스터와;A ninth transistor discharging the first node in response to the next output signal;

상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제10 트랜지스터와;A tenth transistor configured to discharge the second node in response to a voltage of the first node;

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And an eleventh transistor configured to discharge the second node in response to any one of the start pulse and a previous stage output signal.

서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과; A liquid crystal display panel having data lines and gate lines crossing each other, and a plurality of liquid crystal cells defined by intersections of the data lines and the gate lines;

클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부 및 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 포함하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신 에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A pull-up transistor receiving a clock signal and charging the output node with the voltage of the clock signal in response to the voltage of the first control node and a pull-down transistor discharging the output node in response to the voltage of the second control node; The first transistor for controlling the voltage of the first control node with a high-potential power supply voltage in response to any one of a start pulse and a previous stage output signal during the normal operation period, and using the high-potential power supply voltage And a controller having a second transistor for controlling the voltage of the second control node and a third transistor for controlling the voltage of the first control node in response to the voltage of the second control node, wherein the bias aging period includes: A base voltage is supplied to the output instead of a clock signal, and the base voltage is substituted for the start pulse and the previous stage output signal. Scan pulses are sequentially applied to the gate lines using a shift register which is supplied to the controller and charges the second control node through the second transistor to control threshold voltages of the pull-down transistor and the third transistor. A gate driving circuit for supplying to the gate;

상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치. And a data driver circuit for supplying a video data voltage to the data lines.

제 6 항에 있어서, The method of claim 6,

상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 액정표시장치. And discharging the output node by applying the high potential power voltage to the gate terminal of the fourth transistor during the bias aging period.

제 7 항에 있어서, The method of claim 7, wherein

상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제6 트랜지스 터와;A sixth transistor configured to discharge the second node in response to the voltage of the first node;

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치. And a seventh transistor configured to discharge the second node in response to any one of the start pulse and the previous stage output signal.

제 7 항에 있어서, The method of claim 7, wherein

상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 액정표시장치. And discharging the first node by applying the high potential power voltage to a gate terminal of the eighth transistor during the bias aging period.

제 9 항에 있어서, The method of claim 9,

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치. And an eleventh transistor for discharging the second node in response to any one of the start pulse and the previous stage output signal.

클럭신호를 입력받고, 제1 제어노드의 전압에 응답하여 상기 클럭신호의 전압으로 출력노드를 충전시키는 풀-업 트랜지스터 및 제2 제어노드의 전압에 응답하여 상기 출력노드를 방전시키는 풀-다운 트랜지스터를 가지는 출력부 및 정상 동작 기간 동안, 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 고전위 전원전압으로 상기 제1 제어노드의 전압을 제어하는 제1 트랜지스터, 상기 고전위 전원전압을 이용하여 상기 제2 제어노드의 전압을 제어하는 제2 트랜지스터 및 상기 제2 제어노드의 전압에 응답하여 상기 제1 제어노드의 전압을 제어하는 제3 트랜지스터를 가지는 제어부를 포함하고, 바이어스 에이징 기간 동안, 상기 클럭신호 대신에 기저전압이 상기 출력부에 공급되고, 상기 스타트펄스와 이전 단 출력신호 대신에 상기 기저전압이 상기 제어부에 공급되고, 상기 제2 트랜지스터를 통해 상기 제2 제어노드를 충전시켜 상기 풀-다운 트랜지스터와 상기 제3 트랜지스터의 문턱전압을 제어하는 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;A pull-up transistor receiving a clock signal and charging the output node with the voltage of the clock signal in response to the voltage of the first control node and a pull-down transistor discharging the output node in response to the voltage of the second control node; The first transistor for controlling the voltage of the first control node with a high-potential power supply voltage in response to any one of a start pulse and a previous stage output signal during the normal operation period, and using the high-potential power supply voltage And a controller having a second transistor for controlling the voltage of the second control node and a third transistor for controlling the voltage of the first control node in response to the voltage of the second control node, wherein the bias aging period includes: A base voltage is supplied to the output instead of a clock signal, and the base voltage is applied instead of the start pulse and the previous stage output signal. Scan pulses are sequentially applied to the gate lines using a shift register which is supplied to the controller and charges the second control node through the second transistor to control threshold voltages of the pull-down transistor and the third transistor. A gate driving circuit for supplying to the gate;

상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하고,A data driver circuit for supplying a video data voltage to the data lines;

상기 게이트 구동회로는 상기 액정표시패널의 하부 어레이 기판에 형성되는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And the gate driving circuit is formed on the lower array substrate of the liquid crystal display panel.

제 11 항에 있어서, The method of claim 11,

상기 바이어스 에이징 기간 동안 상기 제4 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 출력노드를 방전시키는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And the output node is discharged by applying the high potential power voltage to the gate terminal of the fourth transistor during the bias aging period.

제 12 항에 있어서, The method of claim 12,

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And a seventh transistor for discharging the second node in response to any one of the start pulse and the previous stage output signal.

제 12 항에 있어서, The method of claim 12,

상기 정상 동작기간 동안 상기 제1 노드와 기저전압원 사이에 접속되고 게이 트단자에 상기 기저전압이 인가되어 턴-오프 상태를 유지하는 제8 트랜지스터를 더 구비하고; An eighth transistor connected between the first node and a base voltage source during the normal operation period, and having the base voltage applied to a gate terminal to maintain a turn-off state;

상기 바이어스 에이징 기간 동안 상기 제8 트랜지스터의 게이트단자에 상기 고전위 전원전압을 인가하여 상기 제1 노드를 방전시키는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And discharging the first node by applying the high potential power voltage to the gate terminal of the eighth transistor during the bias aging period.

제 14 항에 있어서, The method of claim 14,

상기 스타트펄스와 이전 단 출력신호 중 어느 하나에 응답하여 상기 제2 노드를 방전시키는 제11 트랜지스터를 더 구비하는 것을 특징으로 하는 게이트 구동회로 내장형 액정표시장치. And an eleventh transistor for discharging the second node in response to any one of the start pulse and the previous stage output signal.