KR20060106766A - 전해 도금을 이용한 회로 기판의 제조 방법 - Google Patents

전해 도금을 이용한 회로 기판의 제조 방법 Download PDF

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KR20060106766A
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electroless plating
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히데야스 오카자와
요시키 다케다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

기판 위에 회로 패턴을 형성하기 위해 전해 도금을 행함에 있어 회로 패턴의 불필요한 부분 때문에 생기는 신호 반사와 노이즈를 방지하는, 전해 도금을 이용한 회로 기판의 제조 방법은 전기적 특성을 향상시키고 고밀도의 회로 패턴의 배치를 실현할 수 있으며, 제 1 무전해 도금층과 금속박 코팅된 절연 기판 위에 적층된 제 1 도금 레지스트를 형성하는 공정, 레지스트 개구부에서 제 1 전해 도금층을 제 1 무전해 도금층 위에 형성하기 위해 제 1 무전해 도금층에 전력을 공급하는 공정, 제 1 도금 레지스트를 제거하는 공정, 절연 기판을 노출하기 위해 노출된 제 1 무전해 도금층과 금속박을 제거하는 공정, 제 2 무전해 도금층을 기판의 노출된 부분과 회로 패턴 위에 형성하는 공정, 제 2 도금 레지스트를 그 위에 형성하는 공정, 레지스트 개구부에서 제 2 무전해 도금층을 제거하는 공정, 레지스트 개구부에서 제 2 전해 도금층을 회로 패턴 위에 형성하기 위해 제 2 도금 레지스트 하의 제 2 무전해 도금층에 전력을 공급하는 공정, 제 2 도금 레지스트를 제거하는 공정, 노출된 제 2 무전해 도금층을 제거하는 공정을 포함한다.
전해 도금, 회로 기판, 금속박, 도통홀, 솔더 레지스트 패턴

Description

전해 도금을 이용한 회로 기판의 제조 방법{METHOD OF PRODUCTION OF CIRCUIT BOARD UTILIZING ELECTROPLATING}
도 1a, 및 도 1b는 종래 제조 방법에 따른 복수 개의 회로 기판을 형성하기 위한 대형 기판을 나타내는 평면도 및 부분 확대 평면도.
도 2a 내지 도 2k는 서브트랙티브법에 의한 종래의 회로 기판의 제조 공정을 나타내는 단면도.
도 3a, 및 도 3b는 종래 제조 방법에 의해 얻어진 반도체 장치를 나타내는 단면도 및 부분 확대 평면도.
도 4a 내지 도 4n은 본 발명의 실시예에 따른 회로 기판의 제조 공정의 단면도.
도 5a, 및 도 5b는 본 발명의 방법 외에, 니켈/금 패드 하의 회로 패턴에서 발생하는 언더컷을 나타낸, 회로 패턴의 길이 방향 및 회로 패턴의 두께 방향에서의 단면도.
도 6a 내지 도 6d는 양면에 구리박이 코팅된 기판에 본 발명의 방법을 적용한 회로 기판의 제조 공정을 나타낸 단면도.
도면의 부호
1 : 기판 13 : 도통홀
17 : 구리박 51 : 구리 무전해 도금층
55 : 도금 레지스트 패턴 57 : 회로 패턴
Q : 언더컷 부분 67 : 니켈 전해 도금층
69 : 금 전해 도금층 71 : 솔더 레지스트 패턴
100 : 회로 기판
본 발명은 반도체 장치 등에 이용되는 회로 기판의 제조 방법에 관한 것으로, 좀 더 구체적으로는 전해 도금을 이용하여 회로 기판을 제조할 때 전력 공급 도금 인터커넥트(interconnect)가 필요없는 회로 기판의 제조 방법에 관한 것이다.
종래에는, 반도체 장치에 사용되는 회로 기판을 제조할 때, 예를 들면, 도 1a에 나타낸 바와 같이 글래스 프리프레그 또는 그 밖의 수지재로 이루어진 대형 기판(1)이 준비되고, 이 대형 기판(1)은 매트릭스로 복수 개의 회로 기판(3)에 대응하는 회로 패턴(5)으로 형성되어 있고, 다음 이것을 미리 결정된 커팅 라인(7)을 따라 절단하여 각각의 회로 기판(3)을 얻었다.
특히 대형 기판(1)에 회로 패턴을 형성하기 위해 서브트랙티브법(텐팅법)을 사용할 때, 접속 패드(bonding pads)와 회로 패턴(5)의 다른 주요한 부분은 니켈 도금이나 금 도금에 의해 전해 도금되기 때문에, 회로 패턴 사이의 단락을 위한 전력 공급 도금 인터커넥트(9)는 커팅에 의해 얻어진 회로 기판(3)의 외부에서 공급 된다. 도 1b는 회로 패턴(5)과, 도 1a에 나타낸 도금 인터커넥트(9)의 확대된 부분을 나타내며, 부호 11은 접속 패드를, 부호 13은 도통홀을 나타낸다.
전해 도금할 때, 대형 기판(1)은 도금 용액(미도시)에 담궈지고, 대형 기판(1)의 외부 경계선에서 도금 인터커넥트(9)는 도금 전극(미도시)에 연결되어 회로 패턴(5)에 전력을 공급하고, 회로 패턴(5)의 필요한 부분을 니켈이나 금으로 전해 도금한다.
전해 도금 후에, 대형 기판(1)은 도금 인터커넥트(9)(점선으로 나타낸 커팅 라인(7)을 따르는 부분)의 내측 부분에서 절단되어 각각의 회로 기판(3)이 얻어진다. 이 때문에, 회로 기판(3)의 회로 패턴(5)은 전기 신호 등을 도통홀(13)에서 회로 기판(3)의 외측 에지로 전달하기 위해서가 아니라, 도금 인터커넥트(9)에의 접속만을 위해 필요한 부분(15)이 있다.
회로 기판(3)으로서 반도체 장치에 사용되는 BGA(Ball Grid Array)가 있다. 도 2a 내지 도 2k에서, 종래의 서브트랙티브법에 의해 만들어진 회로 기판의 제조 방법, 특히 BGA에 사용된 회로 기판(3)이 차례로 설명될 것이다. 또한 이 방법으로 제조된 회로 기판(3)을 사용한 BGA가 도 3a에 나타나 있다. 도 2a 내지 도 2k에서는, 도 3a에서 X로 나타낸 단면 부분의 회로 패턴 제조 방법을 나타내고 있다(회로 패턴 형성 방법).
도 2a에서, 그 양면에 구리박(17, 17) 코팅된 수지 기판(글래스 프레프레그)(1)으로 구성된, 제 1 대형 양면 구리 코팅 다층 기판(10)이 준비된다. 이 양면에 구리 코팅된 다층 기판(10)은 도 1a에 나타낸 바와 같이 그것의 표면에 복수 개 의 회로 기판(3)을 형성한다.
도 2b에서는, 드릴(미도시)이 필요한 장소에 도통홀(13)을 형성하기 위해 사용된다.
도 2c에서는 도통홀(13)의 내측벽을 포함하는 표면 전체에 구리 또는 그 밖의 무전해 도금(19)이 주어진다.
도 2d에서는, 무전해 도금층(19)에 구리 또는 그 밖의 전해 도금(21)을 하기 위하여, 전력이 무전해 도금층(19)으로부터 공급된다. 이렇게 해서 회로 패턴 형성에 필요한 도금 두께가 형성된다.
도 2e에서는, 전해 도금층(21)이 드라이 필름 레지스트(건식 방지막)라 하는 필름 라이크 에칭 레지스트로 코팅된다. 이것을 노출 및 현상하여 미리 결정된 회로 패턴에 대응한 레지스트 패턴(23)을 형성한다.
도 2f에서는 레지스트 패턴(23)이 에칭을 위한 마스크로서 사용되어 구리 전해 도금층(21), 구리 무전해 도금층(19), 그리고 레지스트 패턴(23)층으로부터 노출된 구리박(17)의 부분, 회로 패턴 형성에 불필요한 부분을 제거하여 회로 패턴(5)을 형성한다.
도 2g에서는 레지스트 패턴(23)이 제거된다. 이렇게 하여 회로 패턴(5)이 노출된다. 상기 회로 패턴(5)은 접속 부분(5c)을 통해 회로 패턴(5)과 동시에 형성된 도금 인터커넥트(9)와 연결되고, 도 1a 또는 도 1b에 나타낸 바와 같이 서로 단락된다. 이 도금 인터커넥트(9)는, 도 1a, 도 1b에 나타낸 바와 같이 복수 개의 회로 기판(32)을 얻기 위하여, 커팅 라인(7) 외측에 틀 모양의 대형 수지 기판(1) 이 형성되고, 커팅 전에 회로 기판(3)의 모든 회로 패턴(5)과 연결되어 있다.
다음으로 도 2h는, 솔더 레지스트는 인쇄에 의해 코팅되고, 노출 및 현상되어 솔더 레지스트 패턴(25)을 형성한다. 이때, 솔더 레지스트 패턴(25)은 회로 패턴(5)의 접속 패드(11), 외부 연결 패드(솔더볼(solder ball)의 연결을 위한 부분)(31), 그리고 다른 필요한 부분이 노출되도록 형성된다.
도 2i는 전력이 도금 인터커넥트(9)(도 1a∼도 1b)로부터 공급되어, 선 접속 패드(11)와 외부 연결 패드(31)를, 니켈 전해 도금(27)을 하고, 다음에 금 전해 도금(29)을 한다. 도 2j는 도 3b를 위에서부터 본 도면이다(단, 솔더 레지스트 패턴(25)은 도시하지 않음). 설명된 바대로 니켈/금 도금을 할 때, 회로 패턴(5)은 도금 인터커넥트(9)에 의해 단락된다.
도 2k에서는, 대형 기판(1)이 도 2i 내지 도 2j에 나타낸 바와 같이 커팅 라인(7)을 따라 절단되어 각각의 회로 기판(3)을 얻는다.
이후에 반도체 칩(33)은 회로 기판(3) 각각의 위에 설치되고, 접속선(35)은 반도체 칩(33)과 선 접속 패드(11)를 연결하고, 수지재(37)는 그것을 밀봉하고, 그리고 나서 솔더볼(39)은 그것을 연결하여 도 3a에 나타낸 바와 같은 반도체 장치(BGA)를 얻는다. 도 3b는 위에서 본 도 3a에서 X로 나타낸 회로 기판의 부분을 도시한 것이다(실링 수지재(37)와 솔더 레지스트 패턴(25)이 제거된 상태). 한편, 반도체 칩(33)은 회로 기판(3)의 각각에 플립 칩 접속에 의해 설치되어도 좋고, 회로 기판(3)은 반도체 칩(33)의 범프에 연결하기 위한 패드를 가지고 있어도 좋다. 회로 기판(3)은 BGA(ball grid array), LGA(lad grid array), PGA(pin grid array) 중에 어느 하나여도 좋다. LGA는 자체에 외부 연결 단자로서 기능하는 패드를 가진다. PGA는 솔더볼 대신, 외부 연결 패드에 접속되는 핀을 갖는다.
도 3a에 나타낸 상기 종래의 서브트랙티브법에 의해 제조된 회로 기판(3)을 이용하면, 도 3b에 나타낸 바와 같이 회로 패턴(5)은 도통홀(13)의 부분으로부터 절단된 회로 기판(3)의 외측 에지(7a)에까지 연장되는 불필요한 부분(도금 인터커넥트에 연결하기 위한 부분(5c))이 형성된다. 이 불필요한 부분(5c)은 신호 반사와 노이즈의 원인이 되고 반도체 장치의 전기적 특성을 저하시킨다. 또한 이러한 도금 인터커넥트(9)와 연결 부분(5c)이 있으면, 도금 인터커넥트(9)와 연결 부분(5c)의 양에 의해 회로 패턴(5)의 배치가 제한되고, 따라서 회로 패턴의 고밀도가 제한된다.
본 발명과 관련있는 선행 기술로서 일본 특허 공보 (A)2000-114412가 있다. 이것은 전해 도금을 위한 급전층으로서 기판 표면에 형성된 구리층을 이용하고, 마스크로서 레지스트 패턴을 이용한 구리층을 에칭하여 회로 패턴을 형성함으로써 회로 패턴과 기판 사이의 결합을 향상시키고, 더욱 미세한 회로 패턴이 가능해지고, 솔더 레지스트와 도체 부분의 결합을 향상시키는 방법이 개시되어 있다.
이상 설명한 바대로, 상기 종래의 서브트랙티브법에 의해 제조된 회로 기판은, 전해 도금을 위한 전력 공급이 필요하기 때문에 회로 패턴에 불필요한 부분이 형성된다. 이 불필요한 부분은 신호 반사와 노이즈의 원인이 되고 반도체 장치의 전기적 특성을 저하시키거나 회로 패턴의 배치를 제한하고, 따라서 고밀도의 회로 패턴이 제한된다.
따라서 본 발명의 목적은 기판 위에 회로 패턴을 형성하기 위하여 전해 도금을 사용하더라도 회로 패턴에 불필요한 부분을 만들지 않고, 신호 반사와 노이즈로 인한 반도체 장치의 전기적 특성을 저하시키지 않고, 회로 패턴에 고밀도의 배치를 가능하게 하는, 전해 도금을 이용하는 회로 기판의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따르면, 금속박으로 표면이 코팅된 절연 기판에 도통홀을 형성하는 공정, 금속박과 도통홀의 내측 벽에 제 1 무전해 도금층을 형성하는 공정, 제 1의 미리 결정된 지점만 노출하도록 제 1 무전해 도금층 위에 제 1 도금 레지스트 패턴을 형성하는 공정, 회로 패턴을 형성하도록, 제 1 무전해 도금층을 전해 도금층을 위한 급전층으로 이용하여, 제 1의 미리 결정된 지점에서 노출된 제 1 무전해 도금층 위에, 제 1 전해 도금층을 형성하는 공정, 하지의 제 1 무전해 도금층을 노출시키기 위해 제 1 도금 레지스트 패턴을 제거하는 공정, 절연 기판의 표면을 노출시키기 위해, 노출된 제 1 무전해 도금층과 하지 금속박을 제거하는 공정, 노출된 절연 기판의 표면과 도통홀의 내측을 포함하는 회로 패턴 위에 제 2 무전해 도금층을 형성하는 공정, 제 2 무전해 도금층과 회로 패턴의 제 2의 미리 결정된 지점만 노출하도록 제 2 도금 레지스트 패턴을 형성하는 공정, 제 2의 미리 결정된 지점에서 노출된 제 2 무전해 도금층을 제거하는 공정, 제 2 도금 레지스트 패턴 하에 제 2 무전해 도금층을 전해 도금을 위한 급전층으로 이용하여, 제 2의 미리 결정된 지점에서 노출된 회로 패턴 위에 제 2 전해 도금층을 형성하는 공정, 하지의 제 2 무전해 도금층을 노출시키기 위해 제 2 도금 레지스트 패턴을 제거하는 공정, 노출된 제 2 무전해 도금층을 제거하는 공정을 포함하는, 전해 도금을 이용한 회로 기판의 제조 방법이 제공된다.
일반적으로 금속박, 제 1 무전해 도금층, 및 제 1 전해 도금층은 구리이다.
일반적으로 제 2 전해 도금층은 노출된 회로 패턴 위의 니켈 전해 도금층과 그 위에 적층된 금 전해 도금층으로 구성되어 있다.
일반적으로 제 1 도금 레지스트 패턴의 형성 공정은 제 1 무전해 도금층을 도금 레지스트로 코팅하는 공정과 그것을 노출 및 현상하는 공정을 포함하고, 동시에, 제 2 도금 레지스트 패턴의 형성 공정은 제 2 무전해 도금층 및 회로 패턴을 포함하는 기판을 도금 레지스트로 코팅하는 공정과 그것을 노출 및 현상하는 공정을 포함한다.
일반적으로 상기 방법은 회로 패턴 위에 솔더 레지스트층의 형성 공정을 포함하는, 솔더 레지스트 패턴의 형성을 위한 공정과, 회로 패턴의 제 2 전해 도금층을 노출시키기 위해 솔더 레지스트 층을 노출 및 현상하는 공정을 포함한다.
일반적으로 회로 기판은 대형 기판을 미리 결정된 커팅 라인을 따라 절단함으로써 각각의 기판을 얻으며, 전해 도금 공정에서 무전해 도금층에 의한 전력 공급은 대형 기판의 에지에서 무전해 도금층에 의해 행해지고, 그리고 회로 패턴 형성 공정에서 회로 패턴은 각각의 회로 기판의 에지에서 커팅 라인이 연장되지 않도록 대형 기판 위에 형성된다.
본 발명의 전해 도금을 이용한 회로 기판의 제조 방법에 따르면 종래의 제조 방법으로 제조된 회로 기판과 달리, 도금 인터커넥트가 더 이상 필요하지 않다. 또한 도금 인터커넥트에 회로 패턴을 연결하기 위한 연결 부분 같은 '불필요한 부분'이 없다. 그러므로 더 이상 '불필요한 부분'에 의한 신호 반사나 노이즈가 없고, 따라서 반도체 장치의 전기적 특성의 저하가 없다. 또한 더 이상 어떤 '불필요한 부분'도 없기 때문에 회로 패턴의 배치의 자유도가 증가하고 고밀도의 회로 패턴의 배치가 가능해진다.
본 발명에 대한 목적과 특성은 첨부한 도면을 참조한 실시예에 의해 명확해질 것이다.
이하 본 발명의 최적의 실시예는 첨부된 도면을 참조하여 자세히 설명될 것이다.
본 발명에 따르면 전해 도금을 위한 도금 인터커넥트가 필요 없으므로 상기 종래의 문제점이 발생하지 않는다. 다음의 최적의 실시예의 설명을 보면, 수지 기판(1)으로서, 그 내부에 복수 개의 인터커넥트층이 형성된 다층 회로 기판이 사용되어도 좋다. 또한 회로 패턴은 수지 기판(1)의 양면 또는 한면에만 형성되어도 좋다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예는 도 4a 내지 도 4n을 참조하여 설명한다. 다음 설명에서 상이한 부분의 치수는 대표적인 예일 뿐이다. 발명을 이 치수로 제한할 필요는 없다.
우선, 도 4a를 보면 양면 구리박(17)(두께 1 내지 3㎛)이 코팅된, 유리 섬유 를 포함하는 에폭시 수지 기판(1)(두께 0.03㎜ 이상)이 준비된다.
다음으로, 도 4b에 나타낸 바와 같이 드릴이 기판(1)에 도통홀(13)(개구 직경 35 내지 350㎛)을 형성하기 위해 사용된다.
다음으로, 도 4c에 나타낸 바와 같이, 제 1 구리 무전해 도금층(51)(두께 0.01㎛ 이상)이 구리박(17) 위에, 그리고 도통홀(13) 안에 형성된다. 제 1 구리 무전해 도금층(51)은 후에 구리 전해 도금을 위한 급전층을 형성한다. 0.01㎛ 정도의 두께는 급전층으로 기능하기에 충분하다. 제 1 구리 무전해 도금층(51)은 약 0.1㎛의 최대 두께를 가질 수 있다.
다음으로 도 4d에 나타낸 바와 같이 제 1 구리 무전해 도금층(51)은 제 1 도금 레지스트 패턴(55)으로 형성되어 회로 패턴 형성 지점에 의해 구성된 제 1의 미리 결정된 지점(57')만 노출된다.
다음으로 도 4e에 나타낸 바와 같이 제 1 구리 무전해 도금층(51)이 구리 전해 도금을 위한 급전층으로서 사용되어, 제 1의 미리 결정된 지점(57')에 노출된 제 1 구리 무전해 도금층(51) 위에, 회로 패턴의 두께의 대부분을 형성하는 제 1 구리 전해 도금층(57)을 형성한다. 이 예에서 도통홀(13)은 기판의 양면을 연결하기 위해 사용된다. 5㎛ 정도는 제 1 구리 전해 도금층(57)의 두께로서 충분하다. 그러나 회로 패턴의 디자인에 따라 약 20∼30㎛의 두께도 가능하다.
다음으로 도 4f에 나타낸 바와 같이, 제 1 도금 레지스트 패턴(55)은 박리되어 하지의 제 1 구리 무전해 도금층(51)을 노출한다.
다음으로 도 4g에 나타낸 바와 같이 제 1 구리 무전해 도금층(51)과 하지의 구리박(17)의 노출된 부분을 제거하기 위해 플러시 에칭(flush etching)이 행해진다.
제 1 전해 구리 도금층(57)(두께 5㎛ 이상)은 제 1 구리 무전해 도금층(51)(0.01㎛ 이상)과, 구리박(17)(두께 1∼3㎛)과 비교해 더 두꺼워서, 표면의 일부가 플러싱 에칭 시에 제거되더라도, 회로 패턴을 위한 충분한 두께가 유지되고, 따라서 사용에 문제가 없다.
이렇게 하여 구리박(17), 제 1 구리 무전해 도금층(51), 제 1 구리 전해 도금층(57)이 서로 적층되어(두께 5㎛ 이상) 세 층으로 구성된 회로 패턴이 완성된다(이하, 역시 회로 패턴(57)으로 나타낸다). 회로 패턴 이외의 부분에서 수지 기판(1)의 표면은 노출된다.
다음으로, 도 4h에 나타낸 바와 같이 노출된 수지 기판(1)의 표면과 도통홀(13)의 내측을 포함하는 회로 패턴(57)이 제 2 구리 무전해 도금층(63)(두께 0.01㎛ 이상)으로 형성된다. 제 2 구리 무전해 도금층(63)은 후에 패드를 형성하기 위해, 니켈 전해 도금 및 금 전해 도금을 위한 급전층을 형성한다. 0.01㎛ 정도의 두께는 급전층으로 기능하기에 충분하다. 제 2 구리 무전해 도금층(63)은 최대 두께가 약 0.1㎛이어도 좋다.
다음으로 도 4i에 나타낸 바와 같이 제 2 도금 레지스트 패턴(65)이 형성되어, 제 2의 미리 결정된 지점(회로 패턴(57)의 패드가 형성되기로 된 제 2 구리 무전해 도금층(63)의 지점과 제거되기로 된 수지 기판(1)의 표면 위의 제 2 구리 무전해 도전층(63)의 지점)이 노출된다. 도면에서 우측 에지는 기판의 에지를 나타 낸다. 이 부분의 최상 표면에서 제 2 도금 레지스트 패턴(65)이 제 2 구리 무전해 도금층(63)을 덮는다.
다음으로 도 4j에 나타낸 바와 같이 플러시 에칭은 제 2 구리 무전해 도금층(63)의 노출된 부분을 제거하고 하지 회로 패턴(57)과 수지 기판(1)의 표면을 노출하기 위해 행해진다. 제 2 무전해 도금층(63)은 전기적으로 복수 개의 회로 패턴(57)을 단락시키고 전해 도금 급전층을 형성한다. 회로 패턴(57)의 에지에서 하지의 제 1 구리 무전해 도금층(51)과 구리박(17)의 에지 역시 노출된다.
다음으로 도 4k에 나타낸 바와 같이 제 2 구리 무전해 도금층(63)은 급전층으로서 사용되고, 제 2 도금 레지스트 패턴(65)은 연속적인 니켈 전해 도금과 금 전해 도금을 위한 마스크로 사용되어, 노출된 회로 패턴(57) 위에 니켈 전해 도금층(67)(두께 1㎛ 이상) 및 적층된 금 도금층(69)(두께 0.1㎛ 이상)을 형성하여, 제 2 전해 도금층을 구성한다. 니켈 전해 도금층(67)과 금 전해 도금층(69) 역시 회로 패턴의 에지(57+51+17의 에지)를 덮는다. 금 전해 도금층(69)은 팔라듐이나 그 밖의 귀금속으로 대체되어도 좋다. 제 2 전해 도금층은 니켈 전해 도금층, 팔라듐 전해 도금층, 및 금 전해 도금층을 순서대로 형성함으로써 구성된다.
다음으로 도 4l에 나타낸 바와 같이 제 2 도금 레지스트 패턴(65)은 박리되어 하지의 제 2 구리 무전해 도금층(63)을 노출한다.
다음으로 도 4m에 나타낸 바와 같이 플러시 에칭이 노출된 제 2 구리 무전해도금층(63)을 제거하기 위해 행해진다.
결과적으로 도 4n에 나타낸 바와 같이 솔더 레지스트는 인쇄에 의해 코팅되 고 노출 및 현상되어 솔더 레지스트 패턴(71)을 형성한다. 솔더 레지스트 패턴(71)은 회로 패턴(57)의 패드 부분을 형성하는 니켈/금 전해 도금층(67/69)(제 2 전해 도금층)의 부분을 노출하도록 형성된다.
이상으로부터 수지 기판(1)의 양면 위의 회로 패턴(57)은 패드 부분(69, 67)을 제외하고 솔더 레지스트 패턴(71)으로 덮힌다. 회로 패턴(57)의 양면은 도통홀(13)을 통해 연결되어 회로 기판(100)이 완성된다.
구리박(17)과 제 1 구리 무전해 도금층(51)의 노출된 부분은 도 4f의 공정에서 플러시 에칭에 의해 한 번에 제거되고, 그리고 나서 제 2 구리 무전해 도금층(63)은 다음과 같은 이유로, 도 4h의 공정에 의해 다시 형성된다.
구리박(17)과 제 1 구리 무전해 도금층(51)을 제거하지 않고, 그것을 이어지는 니켈 전해 도금, 및 금 전해 도금 시의 급전층으로 사용하는 것을 고려할 수도 있다.
그러나 구리박(17)(1∼3㎛)은 구리 무전해 도금층(51 또는 63)(두께 0.01㎛ 이상)보다 상당히 두껍다. 때문에 구리박(17)이 니켈 전해 도금, 금 전해 도금을 위한 급전층으로 사용되는 경우, 급전층(17+51)을 제거하기 위한 다음의 플러시 에칭에 많은 시간이 소요될 것이다. 니켈과 금은 모두 구리 에칭 용액에 용해되지 않아 언더 에칭은 선택적으로, 니켈/금 도금층의 에지에 회로 패턴의 주요 부분을 형성하는 구리 전해 도금층 하에서 일어난다. 도 5a, 및 도 5b에 나타낸 바와 같이, 언더컷 부분(Q)은 회로 패턴에 형성될 것이다.
니켈/금 도금층(67, 69)은 이러한 언더컷 부분(Q)으로부터 쉽게 박리된다. 또한 회로 패턴(57/51/17)은 기판(1)과의 결합력이 약해지므로, 회로 패턴(57/51/17) 자체는 또한 쉽게 박리된다.
이러한 언더컷을 막기 위해 본 발명에서는 니켈 전해 도금 및 금 전해 도금을 위한 급전층은 단시간의 플러시 에칭에 의해 쉽게 제거할 수 있도록 더 얇게 만들어진다
이러한 이유로 도 4f의 공정에서 노출된 구리박(17)과 제 1 구리 무전해 도금층(51)은 도 4g의 공정에서 플러시 에칭에 의해 한번에 제거된다. 이에 의해 급전층으로 사용된 무전해 도금층보다 더 두꺼운 구리박(17) 부분은 이 공정에서 제거된다.
또한, 도 4h의 공정에서 얇은 제 2 구리 무전해 도금(63)은 니켈 전해 도금 및 금 전해 도금을 위한 급전층으로서 다시 형성되어 사용된다. 이 제 2 구리 무전해 도금층(63)은 0.01㎛ 정도로 얇게 형성되는 것이 필요하다. 1 내지 3㎛ 두께의 구리박(17)과 비교하여 단시간의 플러시 에칭에 의해 쉽게 제거된다. 이러한 이유로 언더컷 부분(Q)은 구리박(17)을 포함하는 두꺼운 급전층을 제거하기 위한 장시간의 플러시 에칭에서 초래되는 반면, 이러한 언더컷 부분(Q)은 본 발명의 방법으로는 발생하지 않는다.
(제 2 실시예)
본 발명의 방법은 또한 양면 구리박 코팅된 다층 기판에 사용될 수 있다.
우선 도 6a에 도시한 바와 같이 양면에 구리박(두께 1∼3㎛)이 코팅되고 유리 섬유를 포함하는 에폭시 수지 기판으로 구성된, 내부에 회로 패턴(203)이 코팅 되어 형성된 다층 기판(201)(두께 80 내지 500 ㎛ 정도)이 준비된다.
다음으로 도 6b에 나타낸 바와 같이 제 1 실시예와 같은 방법으로 이 기판(201)에 도통홀(13)이 형성된다(개구 직경 35 내지 350㎛ 정도).
다음으로 도 6c에 나타낸 바와 같이 제 1 실시예와 마찬가지로 제 1 구리 무전해 도금층(51)(두께 0.01㎛ 이상)이 형성된다.
이 후에 과정은 도 4d 내지 도 4n에 나타낸 제 1 실시예와 같은 방법으로 행해지고 도 6d에 나타낸 다층 회로 기판(200)이 완성된다. 이 구조는 도 4n에 나타낸 제 1 실시예의 구조와, 기판 내부의 회로 패턴(203)의 설비를 제외하고는 마찬가지이다. 본 발명과 동일한 작용과 효과를 또한 얻게된다.
이상, 본 발명의 최적의 실시예가 첨부 도면과 함께 설명되었지만, 본 발명은 이러한 실시예에 한정하지 않는다. 여러 가지 모드, 변형, 수정 등이 청구 범위 내에서 가능할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 전해 도금을 이용한 기판 위에 인터커넥트 패턴을 형성할 때라도, 인터커넥트 패턴의 불필요한 부분이 없어서, 더 이상 이로써 발생하는 신호 반사나 노이즈가 없고, 따라서 반도체 장치의 전기적 특성의 저하가 없다. 또한 고밀도의 회로 패턴의 배치가 가능해진다.
또한, 부가적 효과로서 패터닝에 이르는 전 과정이 우선 수행되고, 도금 전에 전도도를 체크하는 것이 가능해진다.
본 발명에 의하면 회로 패턴에 불필요한 부분을 만들지 않아, 신호 반사와 노이즈로 인한 반도체 장치의 전기적 특성의 저하가 일어나지 않고, 회로 패턴에 고밀도의 배치를 가능하게 할 수 있다.

Claims (6)

  1. 전해 도금을 이용하는 회로 기판 제조 방법으로서,
    그 표면에 금속박을 입힌 절연 기판에 도통홀(through hole)을 형성하는 공정과,
    상기 금속박과 상기 도통홀의 내측벽에 제 1 무전해 도금층을 형성하는 공정과,
    제 1의 미리 결정된 지점만 노출하도록 상기 제 1 무전해 도금층 위에 제 1 도금 레지스트 패턴을 형성하는 공정과,
    회로 패턴을 형성하도록, 상기 제 1 무전해 도금층을 전해 도금을 위한 급전층으로 이용하여, 상기 제 1의 미리 결정된 지점에서 노출된 상기 제 1 무전해 도금층 위에 제 1 전해 도금층을 형성하는 공정과,
    상기 하지의 제 1 무전해 도금층을 노출시키기 위해 상기 제 1 도금 레지스트 패턴을 제거하는 공정과,
    상기 절연 기판의 표면을 노출시키기 위해, 상기 노출된 제 1 무전해 도금층과 하지 금속박을 제거하는 공정과,
    상기 노출된 절연 기판의 표면과 상기 도통홀의 내측을 포함하는 상기 회로 패턴 위에 제 2 무전해 도금층을 형성하는 공정과,
    상기 제 2 무전해 도금층과 상기 회로 패턴의 제 2의 미리 결정된 지점만 노출하도록 제 2 도금 레지스트 패턴을 형성하는 공정과,
    상기 제 2의 미리 결정된 지점에서 노출된 상기 제 2 무전해 도금층을 제거하는 공정과,
    상기 제 2 도금 레지스트 패턴 하에 상기 제 2 무전해 도금층을 전해 도금을 위한 급전층으로 이용하여, 상기 제 2의 미리 결정된 지점에서 노출된 상기 회로 패턴 위에 제 2 전해 도금층을 형성하는 공정과,
    하지의 제 2 무전해 도금층을 노출시키기 위해 상기 제 2 도금 레지스트 패턴을 제거하는 공정과,
    상기 노출된 제 2 무전해 도금층을 제거하는 공정을 포함하는 것을 특징으로 하는 전해 도금을 이용하는 회로 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속박, 상기 제 1 무전해 도금층, 및 상기 제 1 전해 도금층이 구리인 것을 특징으로 하는 회로 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 전해 도금층은 상기 노출된 회로 패턴 위에는 니켈 전해 도금층으로, 그리고 그 상부에는 금 도금층으로 이루어진 것을 특징으로 하는 회로 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 도금 레지스트 패턴의 형성 공정은, 상기 제 1 무전해 도금층을 도금 레지스트층으로 코팅하는 공정과, 그것을 노출 및 현상하는 공정을 포함하고,
    동시에, 상기 제 2 도금 레지스트 패턴의 형성 공정은, 상기 제 2 무전해 도금층과 상기 회로 패턴을 포함하는 기판을 도금 레지스트층으로 코팅하는 공정과, 그것을 노출 및 현상하는 공정을 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  5. 제 1 항에서 제 4 항 중 어느 한 항에 있어서,
    상기 회로 패턴 위에 솔더 레지스트층의 형성 공정을 포함하는 솔더 레지스트 패턴의 형성 공정과,
    상기 솔더 레지스트층을 노출 및 현상하여 상기 회로 패턴의 제 2 전해 도금층을 노출시키는 공정을 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 회로 기판은 대형 기판을 미리 결정된 커팅 라인을 따라 절단함으로써 각각의 기판이 얻어지고,
    전해 도금 공정에서 무전해 도금층에 의한 전력 공급은 대형 기판의 에지에서 무전해 도금층에 의해 행해지고,
    또한 회로 패턴 형성 공정에서, 상기 회로 패턴은 대형 기판 위에 형성되어 각각의 회로 기판의 에지에서 상기 커팅 라인까지 연장되지 않는 것을 특징으로 하 는 회로 기판의 제조 방법.
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