KR20060104392A - 변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스테스트 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 디바이스 테스트 장치는 입력 전송 라인과 출력 전송 라인간을 접속 또는 차단하거나 입력 전송 라인과 비교기의 연결을 유지한 상태로 입력 전송 라인과 반도체 디바이스간을 접속 또는 차단하는 스위칭부를 구비한다. 이에 의하면 단일 전송 라인 구성과 이중 전송 라인 구성 변경이 가능하므로 임피던스 특성이 다른 두 종류의 반도체 디바이스에 대한 임피던스 매칭이 가능하여 정확한 테스트 결과를 얻을 수 있다.
STL, DTL, 소켓, 프로브 카드, 테스트

Description

변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치{SEMICONDUCTOR DEVICE TEST APPARATUS HAVING CHANGEABLE SIGNAL TRANSMISSION LINE STRUCTURE}
도 1은 종래 기술에 따른 STL 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.
도 2는 종래 기술에 따른 DTL 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.
도 3은 본 발명의 실시예에 따른 반도체 디바이스 테스트 장치의 개략도이다.
※ 도면의 주요 부분에 대한 설명 ※
20: 연결 매개 수단 30: 반도체 디바이스
101,301: 입력 전송 라인 102,302: 출력 전송 라인
103: 연결 라인 111: 제1스위치
112: 제2스위치 113: 제3스위치
115,215,315: 제1저항 116,316: 제2저항
100,200,300: 테스트 장치 110: 스위칭부
120: 제어 신호 발생부 130,230,330: 드라이버
140,240,340: 비교기 201: 입출력 전송 라인
본 발명은 반도체 디바이스를 테스트하는 장치에 관한 것으로서, 더욱 상세하게는 하나의 테스트 장치 내의 신호 전송 라인 구성을 단일 전송 라인 구성과 이중 전송 라인 구조로 상호 변경할 수 있는 반도체 디바이스 테스트 장치에 관한 것이다.
반도체 칩이 제조된 후 전기적 다이 분류 검사(EDS Test; Electrical Die Sorting Test)에 의해 반도체 칩의 전기적 특성이 검사되어 반도체 칩의 정상적인 동작의 이상 유무가 확인된다. 그리고 양품으로 판정된 반도체 칩은 반도체 칩 패키지로 가공된 후 전기적 특성 검사에 의해 반도체 칩 패키지에 대한 신뢰성이 검사된다.
이와 같은 검사 공정은 프로브 카드(probe card) 또는 테스트 소켓(test socket)을 매개로 반도체 디바이스를 검사하는 테스트 장치에 의해 수행된다. 여기서 반도체 디바이스는 반도체 칩이나 반도체 칩 패키지 모두를 포함한다. 반도체 디바이스 테스트 장치는 반도체 디바이스에 테스트 신호를 전달하기 위한 신호 전송 라인이 구비되는데, 이 신호 전송 라인의 형태에 따라 통상적으로 단일 전송 라인(STL; Single Transmission Line)을 구비하는 반도체 디바이스 테스트 장치와 이중 전송 라인(DTL; Dual Transmission Line)을 구비하는 반도체 디바이스 테스트 장치로 분류될 수 있다.
도 1은 종래 기술에 따른 단일 전송 라인 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이고, 도 2는 종래 기술에 따른 이중 전송 라인 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.
도 1에 도시된 바와 같이, 단일 전송 라인 구성의 반도체 디바이스 테스트 장치(200)는 테스트 신호를 발생하는 드라이버(230), 반도체 디바이스(30)에서 발생한 응답 신호를 테스트 신호와 비교하는 비교기(240) 및 드라이버(230)에서 발생한 테스트 신호를 반도체 디바이스(30)로 전달하거나 반도체 디바이스(30)에서 발생한 응답 신호를 비교기(240)로 전달하는 통로인 입출력 전송 라인(201)으로 구성되어 있다. 참조부호 20은 프로브 카드 또는 테스트 소켓이다.
그리고 도 2에 도시된 바와 같이, 이중 전송 라인 구성의 반도체 디바이스 테스트 장치(300)는 드라이버(330) 및 비교기(340)를 구비하고 있으며, 신호 전송 라인은 드라이버(330)와 반도체 디바이스(30)를 연결하는 입력 전송 라인(301) 및 비교기(340)와 반도체 디바이스(30)를 연결하는 출력 전송 라인(302)으로 구성되어 있다.
단일 전송 라인 구성의 반도체 디바이스 테스트 장치에서 테스트 신호와 응답 신호가 하나의 신호 전송 라인으로 전달되는 것과는 달리 이중 전송 라인 구성의 반도체 디바이스 테스트 장치에서는 테스트 신호와 응답 신호가 각각의 신호 전송 라인을 통해 전달된다.
한편, 최근 반도체 디바이스에 대한 테스트 스피드가 높아짐에 따라 신호 전 송 라인의 임피던스 특성이 신호 전달에 많은 영향을 미치는 중요한 요소가 되었다. 특히 반도체 디바이스와 신호 전송 라인의 임피던스 특성이 다를 경우 그 연결 부분에서 신호의 반사와 같은 문제가 발생하여 정확한 테스트 결과를 얻을 수 없다. 따라서 반도체 디바이스의 임피던스와 신호 전송 라인의 임피던스 매칭이 이루어져야 정확한 테스트 결과를 얻을 수 있게 된다.
그런데 전술한 바와 같은 구성을 갖는 반도체 디바이스 테스트 장치들은 전송 라인 구성이 장치 제조 시점부터 하드웨어적으로 고정되어 있기 때문에 테스트 대상의 반도체 디바이스가 신호 전송 라인의 임피던스 특성과 다른 경우에는 임피던스 매칭이 이루어지지 않아 정확한 테스트 결과를 얻을 수 없다.
예를 들어 단일 전송 라인 구성의 반도체 디바이스 테스트 장치(200)의 임피던스 특성은 제1저항(215)에 의해 결정되는데, 제1저항(215)이 50Ω이라면, 반도체 디바이스 테스트 장치(200)의 신호 전송 라인 임피던스는 50Ω이 된다. 이 반도체 디바이스 테스트 장치(200)를 이용하여 DDR2와 같이 25Ω의 임피던스 특성을 가진 반도체 디바이스(30)에 대한 테스트를 진행할 경우 임피던스 매칭이 이루어지지 않기 때문에 정확한 테스트 결과를 얻을 수 없다.
또한 이중 전송 라인 구성 반도체 디바이스 테스트 장치(300)의 신호 전송 라인 임피던스 특성은 각각 접지되어 있는 제1저항(315)과 50Ω인 제2저항(316)에 의해 결정되는데, 제1저항(315)이 50Ω이고 제2저항(316)이 50Ω이라면, 제1저항(315)과 제2저항(316)이 병렬 연결되므로 신호 전송 라인의 임피던스는 25Ω이 된다. 이 반도체 디바이스 테스트 장치(300)를 이용하여 50Ω의 임피던스 특성을 가 진 반도체 디바이스(30)에 대한 테스트를 진행할 경우 임피던스 매칭이 이루어지지 않기 때문에 정확한 테스트 결과를 얻을 수 없다.
이와 같은 이유로 반도체 디바이스에 대한 정확한 테스트 결과를 얻기 위해서는 반도체 디바이스와 임피던스 매칭되는 신호 전송 라인을 갖는 고가의 테스트 장치가 반도체 디바이스의 임피던스 특성별로 요구되기 때문에 설비비용의 증가가 초래된다.
따라서 본 발명의 목적은 종래의 문제점을 개선하기 위해 단일 전송 라인 구성과 이중 전송 라인 구성이 하나의 테스트 장치 내에서 동시에 구현되는 반도체 디바이스 테스트 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 디바이스 테스트 장치는 테스트 신호를 발생하는 드라이버, 드라이버와 반도체 디바이스를 연결하는 입력 전송 라인, 반도체 디바이스로부터 출력되는 응답 신호와 테스트 신호를 비교하는 비교기, 비교기와 반도체 디바이스를 연결하는 출력 전송 라인, 제어 신호를 발생하는 제어 신호 발생부 및 제어 신호 발생부에서 발생한 제어 신호에 의해 입력 전송 라인과 출력 전송 라인간을 접속 또는 차단하거나 출력 전송 라인과 비교기의 연결을 유지한 상태로 출력 전송 라인과 반도체 디바이스간을 접속 또는 차단하는 스위칭부를 포함하는 것을 특징으로 한다.
스위칭부는 출력 전송 라인 상에 형성된 제3스위치, 일측이 비교기와 제3스 위치 사이의 출력 전송 라인에 연결되고 타측이 드라이버와 반도체 디바이스 사이의 입력 전송 라인에 연결되는 제2스위치, 일측이 접지되고 타측이 비교기와 제2스위치 접점 사이의 출력 전송 라인에 연결된 제1저항, 일측이 접지되고 타측이 드라이버와 제2스위치 접점 사이의 입력 전송 라인에 연결된 제2저항 및 그 제2저항과 입력 전송 라인을 전기적으로 접속 또는 차단하는 제1스위치를 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 디바이스 테스트 장치의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 반도체 디바이스 테스트 장치의 개략도이다. 도 3에 도시된 바와 같이 반도체 디바이스 테스트 장치(100)는 드라이버(130)와 연결된 입력 전송 라인(101)과 비교기(140)와 연결되는 출력 전송 라인(102)을 포함하는 이중 전송 라인 구성으로서, 입력 전송 라인(101)과 출력 전송 라인(102)의 연결을 단속하는 스위칭부(110)와 그 스위칭부(110)에 제어 신호를 발생하는 제어 발생하는 제어 신호 발생부(120)를 포함한다.
출력 전송 라인(102)에는 비교기(140)와 반도체 디바이스(30)를 온(on) 상태에서 연결하고 오프(off) 상태에서 차단하는 제3스위치(113)가 형성되어 있다. 비교기(140)와 제3스위치(113) 사이의 출력 전송 라인(102) 부분과 입력 전송 라인(101)은 연결 라인(103)으로 연결되어 있으며, 그 연결 라인(103) 상에 형성되어 출력 전송 라인(102)과 입력 전송 라인(101)을 온 상태에서 연결하고 오프 상태에서 차단하는 제2스위치(112)가 형성되어 있다. 여기서, 연결 라인(103) 없이 제2스 위치(112)가 직접 출력 전송 라인(102)과 입력 전송 라인(101)을 연결하도록 구성되는 것도 가능하다.
연결 라인(103)과의 접점과 비교기(140)의 사이의 출력 전송 라인(102) 부분에는 일측이 접지된 제1저항(115)이 연결되어 있다. 그리고 연결 라인(103)과의 접점과 드라이버(130)의 사이의 입력 전송 라인(101)에는 일측이 접지된 제2저항(116)이 연결되어 있다. 또한 제2저항(116)과 입력 전송 라인(101)의 사이에는 온 상태에서 제2저항(116)과 입력 전송 라인(101)을 연결하고 오프 상태에서 그 연결을 차단하는 제1스위치(111)가 형성되어 있다.
제어 신호 발생부(120)는 제1스위치(111)와 제2스위치(112)를 온 상태로 만들어주고 제3스위치(113)를 오프 상태로 만들어주는 제어신호 "LOW"와, 제1스위치(111)와 제2스위치(112)를 오프 상태로 만들어주고 제3스위치(113)를 온 상태로 만들어 주는 제어신호 "HIGH"를 발생하여 스위칭부(110)의 동작을 제어한다. 제어신호 "LOW"가 발생될 경우 단일 전송 라인 구성이 되며 제어신호 "HIGH"가 발생될 경우 이중 전송 라인 구성이 된다. 이에 따라 단일 전송 라인 구성일 경우에 비하여 이중 전송 라인 구성일 경우 입출력 전송 라인(101,102)의 임피던스 값이 ½이 된다.
이하 도 3을 참조하여 동작을 설명한다. 단 테스트 장치(100)는 제조 단계에서 제1저항(115)과 제2저항(116)이 50Ω으로 고정되어 있을 경우이다. 반도체 디바이스(30)는 프로브 카드나 테스트 소켓과 같은 연결 매개 수단(20)이 이용되어 반도체 디바이스 테스트 장치(100)와 연결되어 신호의 입출력이 이루어진다.
먼저 임피던스 값이 50Ω인 반도체 디바이스(30)를 테스트할 경우 제어 신호 발생부(120)에서 제어신호 "LOW"를 발생시킨다. 제어신호 "LOW"에 따라 제1스위치(111)가 오프 상태가 되고, 제2스위치(112)가 온 상태가 되며 제3스위치(113)가 오프 상태가 된다. 이에 따라 연결 라인(103)과 출력 전송 라인(102)의 접점과 연결 매개 수단(20) 사이에 있는 출력 전송 라인(102)이 끊어지므로 반도체 디바이스 테스트 장치(100)는 도 1의 테스트 장치와 같이 단일 전송 라인 구성을 갖게 된다. 이 때 제2저항(116)과 입력 전송 라인(101)의 연결이 이루어지지 않아 전체 저항은 50Ω이 되어 반도체 디바이스(30)와 임피던스 매칭이 이루어진다.
이 경우 테스트 신호가 드라이버(130)에서 입력 전송 라인(101)을 통하여 반도체 디바이스(30)에 테스트 신호가 전달되고, 반도체 디바이스(30)에서 응답 신호가 입력 전송 라인(101) 및 연결 라인(103)을 통하여 비교기(140)로 전송되며 비교기(140)에 의해 응답 신호와 테스트 신호가 비교되어 반도체 디바이스(30)의 전기적 오류가 검사된다.
그리고 임피던스 값이 25Ω인 반도체 디바이스(30)를 테스트할 경우 제어 신호 발생부(120)에서 제어신호 "HIGH"를 발생시킨다. 제어신호 "HIGH"에 따라 제1스위치(111)가 온 상태가 되고, 제2스위치(112)가 오프 상태가 되며 제3스위치(113)를 온 상태가 된다. 이에 따라 연결 라인(103)이 입력 전송 라인(101)과 출력 전송 라인(102)을 연결시키지 않으므로 반도체 디바이스 테스트 장치(100)는 도 2의 테스트 장치와 같이 이중 전송 라인의 구성을 갖게 된다. 이 때 제2저항(116)과 입력 전송 라인(101)의 연결이 이루어지고 제1저항(115)이 연결되어 있으므로 병렬 연결 이 되어 신호 전송 라인의 임피던스는 25Ω이 된다. 이에 따라 반도체 디바이스(30)와 임피던스 매칭이 이루어진다.
이 경우 테스트 신호가 드라이버(130)에서 입력 전송 라인(101)을 통하여 반도체 디바이스(30)에 테스트 신호가 전달되고 반도체 디바이스(30)에서 응답 신호가 출력 전송 라인(102)을 통하여 비교기(140)로 전송되며 비교기(140)에 의해 응답 신호와 테스트 신호가 비교되어 반도체 디바이스(30)의 전기적 오류가 검사된다.
이상과 같이 본 발명의 반도체 디바이스 테스트 장치는 신호 전송 라인의 구성을 단일 전송 라인 구성이나 이중 전송 라인 구성으로 변경하는 것이 가능하기 때문에 임피던스 특성이 다른 두 종류의 반도체 디바이스에 대하여 정확한 테스트 결과를 얻을 수 있다. 따라서 반도체 디바이스의 임피던스 특성에 따라 요구되는 테스트 장치의 수가 감소되어 설비비용이 저감될 수 있다.

Claims (2)

  1. 반도체 디바이스에 연결되어 반도체 디바이스의 전기적 특성을 테스트하는 테스트 장치로서,
    테스트 신호를 발생하는 드라이버;
    상기 드라이버와 상기 반도체 디바이스를 연결하는 입력 전송 라인;
    상기 반도체 디바이스로부터 출력되는 응답 신호와 상기 테스트 신호를 비교하는 비교기;
    상기 비교기와 상기 반도체 디바이스를 연결하는 출력 전송 라인;
    제어 신호를 발생하는 제어 신호 발생부; 및
    상기 제어 신호 발생부에서 발생한 제어 신호에 의해 상기 입력 전송 라인과 상기 출력 전송 라인간을 접속 또는 차단하거나 상기 출력 전송 라인과 상기 비교기의 연결을 유지한 상태로 상기 출력 전송 라인과 상기 반도체 디바이스간을 접속 또는 차단하는 스위칭부;
    를 포함하는 것을 특징으로 하는 변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치.
  2. 제1항에 있어서, 상기 스위칭부는 상기 출력 전송 라인 상에 형성된 제3스위치, 일측이 상기 비교기와 상기 제3스위치 사이의 상기 출력 전송 라인에 연결되고 타측이 상기 드라이버와 반도체 디바이스 사이의 상기 입력 전송 라인에 연결되는 제2스위치, 일측이 접지되고 타측이 상기 제2스위치와의 접점과 상기 비교기 사이의 상기 출력 전송 라인에 연결된 제1저항, 일측이 접지되고 타측이 상기 제2스위치와의 접점과 상기 드라이버 사이의 상기 입력 전송 라인에 연결된 제 2저항 및 상기 제2저항과 상기 입력 전송 라인을 전기적으로 접속 또는 차단하는 제1스위치를 포함하는 것을 특징으로 하는 변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치.
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