KR20060083575A - 메모리의 위상 제어 방법 및 장치 - Google Patents

메모리의 위상 제어 방법 및 장치 Download PDF

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Abstract

메모리의 위상 제어 장치가 개시된다. 본 발명에 의한 메모리의 위상 제어 장치는, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부, 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클럭주기 검출부, 소정의 제어신호에 따라 기준 클럭을 생성하거나 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부, 지연시켜야 할 위상만큼 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부 및 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 제어신호를 출력하는 클럭주기 제어부를 포함하여 이루어진다.
본 발명에 의하면, 메모리를 제어함에 있어서 위상 제어 회로를 개선하여 위상을 지연시키는 데 사용하는 지연소자의 수를 반전 기준 클럭을 이용하여 1/2 만큼 감소시키고 읽기와 쓰기 신호를 분배하여 1/2 감소시켜서 결과적으로 전체 위상 제어 장치의 크기를 1/4 로 감소시킬 수 있는 효과를 거둘 수 있다.

Description

메모리의 위상 제어 방법 및 장치{Method and apparatus for phase control of memory}
도 1은 일반적인 메모리의 위상 제어 장치를 나타내는 개념도를 도시한 것이다.
도 2는 본 발명에 의한 메모리의 위상 제어 장치의 구성을 블록도로 도시한 것이다.
도 3은 본 발명에 의한 메모리의 위상 제어 방법에 대한 일 실시예를 흐름도로 도시한 것이다.
〈도면의 주요 부호에 대한 간단한 설명〉
200: 위상 검출부 210: 클럭주기 검출부
220: 클럭주기 제어부 230: 클럭 생성부
240: 가변 지연부 242: 복호기
244, ... 및 246: 지연소자 250: 출력신호 분배부
본 발명은 메모리에 관한 것으로, 보다 상세하게는 메모리의 위상 제어 방법 및 장치에 관한 것이다.
종래의 메모리 제어 장치는 양 방향 신호에 해당하는 데이터 신호인 DQ 신호와 DQ 신호를 캡쳐링하는 데 사용되는 신호인 DQS 신호를 생성 및 제어하는 장치를 포함하고 있다. 읽기 동작을 할 경우, 메모리 디바이스가 DQ 및 DQS 신호를 출력하는 단계, 메모리 제어 장치는 메모리 디바이스가 출력한 신호를 입력받는 단계 및 입력 DQS의 상승 또는 하강하는 변에 입력 DQ를 캡쳐링하는 단계로 이루어진다. 메모리 디바이스가 DQ와 DQS 신호를 같은 위상 시점에 출력하게 되므로 정상적으로 입력 DQ를 캡쳐링하기 위해서는 입력 DQ에 비하여 입력 DQS는 90도 만큼 위상을 지연시키는 것이 바람직하다. 또한 쓰기 동작을 할 경우, 메모리 제어 장치가 DQ 신호 및 DQS 신호를 출력하는 단계, 메모리 디바이스는 메모리 제어 장치가 출력한 신호를 입력받는 단계 및 쓰기 데이터를 메모리에 저장하는 단계로 이루어진다. 메모리 디바이스가 정상적으로 쓰기 데이터를 인식하기 위해서는 출력 DQS을 출력 DQ에 비하여 90도 만큼 위상을 지연시켜서 출력하는 것이 바람직하다. 이와 같이 위상을 지연시키기 위하여 일반적으로 메모리 제어 장치에는 위상 제어 장치가 포함되어 있다.
도 1은 일반적인 메모리의 위상 제어 장치를 나타내는 개념도를 도시한 것이다.
위상검출부(100)는 기준 클럭과 출력 클럭의 위상차를 검출한다. 가변지연부(110)는 기준 클럭과 출력 클럭의 위상이 같아지게 되면 기준 클럭을 지연시켜 출력하게 된다. 계산부(120)는 원하는 위상지연에 해당하는 지연소자의 수를 계산하 여, 기준 클럭을 지연시킬 위상만큼 지연소자(130, ... 및 140)를 통과시켜 지연된 기준 클럭을 출력하게 된다.
프로세스, 전압, 온도 및 동작 주파수 등과 같은 변화에 대응하기 위해서는 위상 지연 값이 능동적으로 가변 되어야 한다. 이를 위해서는 위상 제어 장치의 가변 지연부는 모든 동작 조건에서 최대 클럭의 한 주기를 지연시킬 수 있어야 한다. 예를 들어, 한 클럭 주기가 10ns이고, 단위 지연 소자의 지연 시간이 100ps라고 하면, 위상 제어 장치의 가변 지연부에는 100개의 지연 소자가 포함되어야 한다. 그러나 이와 같은 가변 지연부는 단위 지연 소자의 수가 많을 뿐 아니라, 읽기 DQS 및 쓰기 DQS를 각각 제어하기 위해 2개의 가변 지연부를 갖추어야 하므로 전체 메모리 제어 장치의 크기가 커지게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 메모리를 제어하는 장치에 있어서 위상 제어 장치를 개선하여 위상을 지연시키는 데 사용하는 단위 지연소자의 수를 반전 기준 클럭을 이용하여 최대 1/2만큼 감소시키고 읽기 신호와 쓰기 신호를 분배하여 최대 1/2만큼 감소시켜서 위상 제어 장치의 크기를 줄이기 위하여 메모리의 위상 제어 방법 및 장치를 제공하는 것이다.
상기의 과제를 이루기 위한 본 발명에 의한 메모리의 위상 제어 장치는, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부, 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클 럭주기 검출부, 소정의 제어신호에 따라 기준 클럭을 생성하거나 상기 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부, 상기 지연시켜야 할 위상만큼 상기 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부 및 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 제어신호를 출력하는 클럭주기 제어부를 포함하는 것을 특징으로 한다.
상기 메모리의 위상 제어 장치는 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 가변 지연부에 의해 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 출력신호 분배부를 더 구비하는 것이 바람직하다.
상기 클럭주기 제어부는 상기 지연시켜야 할 위상이 반주기 이하일 경우 상기 가변 지연부가 상기 기준 클럭을 입력으로 하여 출력하도록 제어하고, 반주기 이상일 경우 상기 가변지연부가 상기 반전 기준 클럭을 입력으로 하여 출력하도록 제어신호를 출력하는 것이 바람직하다.
상기의 과제를 이루기 위한 본 발명에 의한 메모리의 위상 제어 방법은, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 단계, 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 단계 및 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 기준 클럭 또는 상기 기준 클럭이 반전된 반전 기준 클럭을 입력으로 하여 상기 결정된 위상만큼 지연하여 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 메모리의 위상 제어 방법은 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 단계를 더 구비하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 메모리의 위상 제어 방법 및 장치에 대해 상세히 설명한다.
도 2는 본 발명에 의한 메모리의 위상 제어 장치의 구성을 블록도로 도시한 것으로서, 상기 메모리의 위상 제어 장치는 위상 검출부(200), 클럭주기 검출부(210), 클럭주기 제어부(220), 클럭 생성부(230), 가변 지연부(240) 및 출력신호 분배부(250)를 포함하여 이루어진다. 상기 가변 지연부(240)는 복호기(242) 및 지연소자(244, ... 및 246)를 구비함이 바람직하다.
상기 메모리는 휘발성 메모리, 특히 DDR SDRAM,임이 바람직하다.
위상 검출부(200)는 클럭 생성부(230)에서 생성된 기준 클럭의 위상과 출력 클럭의 위상 차에 대한 정보를 검출한다.
클럭주기 검출부(210)는 위상 검출부(200)에서 검출한 위상 차에 대한 정보를 입력받아서 현재 동작 조건 및 내부에 저장되어 있는 단위지연소자의 지연시간 정보를 이용하여 한 클럭 주기에서 지연시켜야 할 위상을 한 클럭 주기에서 소요되는 지연소자의 수를 기준으로 결정한다.
클럭주기 제어부(220)는 클럭주기 검출부(210)에서 결정된 지연시키려는 위상이 반주기 이하일 경우 가변 지연부(240)가 클럭 생성부(230)에서 생성한 기준 클럭을 입력으로 하여 지연된 출력하도록 제1제어신호를 출력하고, 반주기 이상일 경우 가변지연부(240)가 클럭 생성부(230)에서 생성한 반전 기준 클럭을 입력으로 하여 지연된 출력하도록 제2제어신호를 출력한다.
클럭 생성부(230)는 제1제어신호 또는 제2제어신호에 따라 기준 클럭을 생성하거나 기준 클럭을 반전시킨 반전 기준 클럭을 생성하여 가변 지연부(240)의 지연소자(244, ... 및 246)에 입력한다. 상기 클럭 생성부(230)는 종래의 위상 제어 장치와 달리 기준 클럭 뿐만 아니라 반전 기준 클럭을 생성함으로써 가변 지연부(240)의 지연소자(244, ... 및 246)의 수를 최대 1/2 만큼 감소시킬 수 있다.
가변지연부(240)는 기준 클럭과 출력 클럭의 위상이 같아지게 되면 클럭주기 제어부(220)의 제어에 의하여 복호기(242)에서 입력받은 지연소자의 소요되는 수만큼 지연소자(244, ... 및 246)를 통과시켜 기준 클럭의 위상을 지연시킨다.
복호기(242)는 제어신호에 따라 지연소자(244, ... 및 246)를 온/오프하도록 0 또는 1 로 구성된 데이터를 출력한다.
지연소자(244, ... 및 246)는 복호기(242)에서 출력되는 데이터에 따라 온되는 개수에 해당하는 만큼 기준 클럭의 위상을 지연시킨다.
출력신호 분배부(250)는 외부에서 메모리의 위상 제어 동작이 읽기인지 쓰기인지를 나타내는 R/W 신호를 입력받아 읽기인지 쓰기인지 여부에 따라 가변 지연부(240)에서 위상을 지연시킨 기준 클럭을 분배하여 출력한다. 즉, 메모리의 위상 제어 장치의 동작이 읽기에 해당할 경우, 쓰기 DQS 신호를 디스에이블(disable) 시키고 읽기 DQS신호만 출력한다. 만일 메모리의 위상 제어 장치의 동작이 쓰기에 해당할 경우, 읽기 DQS 신호를 디스에이블 시키고 쓰기 DQS 신호만 출력한다.
도 3은 본 발명에 의한 메모리 제어 방법에 대한 일 실시예를 흐름도로 도시 한 것이다.
먼저 기준 클럭의 위상과 출력 클럭의 위상 차에 대한 정보를 검출한다(제300단계).
제300단계에서 검출한 정보를 입력받아서 현재 동작 조건 및 내부에 저장되어 있는 단위지연소자의 지연시간 정보를 이용하여 한 클럭 주기에서 지연시켜야 할 위상을 한 클럭 주기에서 소요되는 지연소자의 수를 기준으로 결정한다(제310단계).
제310단계에서 결정된 지연시켜야 할 위상이 반주기 이하일 경우 기준 클럭을 입력으로 하고, 반주기 이상일 경우 반전 기준 클럭을 입력으로 하여 제310단계에서 결정된 지연소자의 수만큼 기준 클럭 또는 반전 기준 클럭을 지연소자에 통과시켜 기준 클럭 또는 반전 기준 클럭의 위상을 지연시킨다(제320단계).
제320단계 후에, 외부에서 메모리의 위상 제어 동작이 읽기 또는 쓰기의 상태를 나타내는 R/W 신호를 입력받아 읽기인지 쓰기인지 여부에 따라 위상이 지연된 클럭을 분배하여 출력한다. 만일 메모리의 위상 제어 동작이 읽기에 해당할 경우, 쓰기 DQS 신호를 디스에이블 시키고 읽기 신호를 출력하고, 만일 메모리의 위상 제어 동작이 쓰기에 해당할 경우, 읽기 DQS 신호를 디스에이블 시키고 쓰기 신호를 출력한다(제330단계).
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 의한 메모리의 위상 제어 방법 및 장치에 의하면, 지연시키려는 위상의 주기에 따라 가변 지연부에 기준 클럭과 기준 클럭을 반전시킨 반전 기준 클럭을 입력하고, 가변 지연부에서 출력된 클럭을 쓰기 신호와 읽기 신호로 분배하여 출력한다.
이렇게 함으로써 메모리를 제어함에 있어서 위상 제어 회로를 개선하여 위상을 지연시키는 데 사용하는 지연소자의 수를 반전 기준 클럭을 이용하여 1/2 만큼 감소시키고 읽기 신호와 쓰기 신호를 분배하여 1/2 감소시켜서 결과적으로 전체 위상 제어 장치의 크기를 1/4 로 감소시킬 수 있는 효과를 거둘 수 있다.

Claims (5)

  1. 메모리의 위상을 제어하는 장치에 있어서,
    기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부;
    상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클럭주기 검출부;
    소정의 제어신호에 따라 기준 클럭을 생성하거나 상기 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부;
    상기 지연시켜야 할 위상만큼 상기 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부; 및
    상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 제어신호를 출력하는 클럭주기 제어부를 포함하는 것을 특징으로 하는 메모리의 위상 제어 장치.
  2. 제1항에 있어서,
    상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 가변 지연부에 의해 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 출력신호 분배부를 더 구비하는 것을 특징으로 하는 메모리의 위상 제어 장치.
  3. 제1항 또는 제2항에 있어서, 상기 클럭주기 제어부는
    상기 지연시켜야 할 위상이 반주기 이하일 경우 상기 가변 지연부가 상기 기준 클럭을 입력으로 하여 출력하도록 제어하고, 반주기 이상일 경우 상기 가변지연부가 상기 반전 기준 클럭을 입력으로 하여 출력하도록 제어신호를 출력하는 것을 특징으로 하는 메모리의 위상 제어 장치.
  4. 메모리의 위상을 제어하는 방법에 있어서,
    기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 단계;
    상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 단계; 및
    상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 기준 클럭 또는 상기 기준 클럭이 반전된 반전 기준 클럭을 입력으로 하여 상기 결정된 위상만큼 지연하여 출력하는 단계를 포함하는 것을 특징으로 하는 메모리의 위상 제어 방법.
  5. 제4항에 있어서,
    상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 단계를 더 구비하는 것을 특징으로 하는 메모리의 위상 제어 방법.
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