KR20060076856A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은, 하지 금속층을 포함하는 반도체 기판의 상부에 제 1 식각 정지층, 제 1 절연층, 제 2 식각 정지층 및 제 2 절연층을 형성하는 단계, 상기 제 2 절연층, 제 2 식각 정지층 및 제 1 절연층을 식각하여 비아 홀과 금속 배선 트렌치를 구비한 절연층 패턴을 형성하는 단계, 식각 챔버 내부로 CF계 가스를 주입하여 인-시투 방식으로 상기 절연층 패턴의 표면에 폴리머층을 형성하는 단계, 상기 비아 홀 하부의 제 1 식각 정지층을 스퍼터링 식각함으로써 상기 하지 금속층을 노출시키는 단계 및 상기 비아 홀 및 금속 배선 트렌치를 매립하는 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
CF계 가스, 인-시투 방식, 폴리머층, 스퍼터링 식각
Description
도 1a 내지 도 1e 는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
100, 120, 140: 절연층 100a: 하지 금속층
110, 130: 식각 정지층 150: 폴리머층
150a: CF계 가스 150b: N2 가스
160: 금속 배선 200: 비아 홀
300: 금속 배선 트렌치
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는, 절연층으로의 금속 확산을 방지하는 확산 장벽층의 형성에 있어서의 스텝 커버리지 문제를 해소할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, RC 지연 시간을 개선하기 위해, 금속 배선으로는 상호 접속 속도가 빠른 구리를 이용하게 되었다. 그러나, 구리를 패터닝하는 것이 현재 사용되는 장비로는 불가능하여, 다마신 구조의 절연층 패턴을 먼저 형성한 후 전기 도금을 실시하여 구리를 매립함으로써 구리 금속 배선을 형성하는 방법을 채택하고 있다.
그러나, 구리는 확산이 매우 잘되는 특성을 가지고 있기 때문에, 절연막을 구성하는 유전체 물질과 닿았을 때의 확산 속도가 매우 빠르다. 그 결과, 절연막의 절연 기능이 상실되는 문제가 발생하며, 이를 해소하기 위해, 전기 도금을 실시하기 전에 Ta, TaN 과 같은 금속으로 구리의 확산을 방지하는 확산 장벽층을 형성하는 공정을 실시한다.
그렇지만, Ta 나 TaN 등은 증착 표면이 거칠거나 언더컷(Under Cut)이 있을 경우에 제대로 증착이 되지 않아 스텝 커버리지(Step Coverage)가 열악한 문제가 있으며, 이것은 반도체 소자의 기능을 저하시키는 요인으로 작용한다.
본 발명은, 상술한 문제점을 감안하여 이루어진 것으로, 확산 장벽층 형성에 있어서의 스텝 커버리지 문제를 해소할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, (a) 하지 금속층을 포함하는 반도체 기판의 상부에 제 1 식각 정지층, 제 1 절연층, 제 2 식각 정지층 및 제 2 절연층을 형성하는 단계; (b) 상기 제 2 절연층, 제 2 식각 정지층 및 제 1 절연층을 식각하여, 비아 홀과 금속 배선 트렌치를 구비한 절연층 패턴을 형성하는 단계; (c) 식각 챔버 내부로 CF계 가스를 주입하여, 인-시투(In-Situ) 방식으로 상기 절연층 패턴의 표면에 폴리머층을 형성하는 단계; (d) 상기 비아 홀 하부의 제 1 식각 정지층을 스퍼터링 식각함으로써 상기 하지 금속층을 노출시키는 단계; 및 (e) 상기 비아 홀 및 금속 배선 트렌치를 매립하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시형태를 첨부도면을 참조하여 상세하게 설명한다.
우선, 도 1a 를 참조하면, 하지 금속층(100a)을 포함하는 반도체 기판(미도시)의 상부에 제 1 식각 정지층(110), 제 1 절연층(120), 제 2 식각 정지층(130) 및 제 2 절연층(140)을 형성한 후, 제 2 절연층(140)과 제 2 식각 정지층(130) 및 제 1 절연층(120)을 식각하여 비아 홀(200)과 금속 배선 트렌치(300)를 구비한 절연층 패턴을 형성한다. 주의할 것은, 종래기술에서와는 달리, 절연층 패턴을 형성할 때, 비아 홀(200) 하부의 제 1 식각 정지층(110)이 제거되지 않도록 한다는 점이다. 이는 제 1 식각 정지층(110) 하부의 하지 금속층(100a)이 노출되는 것을 방지함으로써, 후술하는 CF계 가스 주입 공정 시 CF계 가스가 하지 금속층(100a)을 어택(Attack)하지 않도록 하기 위함이다.
다음으로, 도 1b 및 도 1c 를 참조하면, 식각 챔버 내부로 CF계 가스(150a)를 주입하여 인-시투 방식으로 폴리머층을 형성한다. 즉, 종래기술에서와 같이 절 연층 패턴의 형성 후 Ta 등의 금속 확산 장벽층을 형성하기 위해 PVD 장비에서 후속 공정을 실시하는 것이 아니라, 절연층 패턴을 형성시킨 챔버(Chamber: 미도시) 내에서 바로 CF계 가스(150a)를 주입한다(도 1b 참조). CF계 가스(150a)로는 불화탄소계 가스인 C4F8, C5F8, CHF3 및 CF4 등이 적당하며, 폴리머 형성을 극대화하기 위해 N2 가스(150b)를 첨가하는 것이 바람직하다. 가스(150a 및/또는 150b)를 주입한 후에는 절연층 패턴의 표면에 식각 부산물인 폴리머층(150)이 형성된다(도 1c 참조). 이 폴리머층(150)이 종래의 TaN 등으로 이루어진 금속 확산 장벽층의 기능을 수행하여, 금속 배선을 이루는 금속 물질(예를 들면, 구리)이 절연층(120, 140)으로 확산되는 것을 방지한다. 한편, 폴리머층(150)을 형성하는 경우에는 바이어스 전력을 1000W 이하로 하여 이온 충격 효과(Ion Bombardment)를 최소화하는 것이 바람직하다.
도 1d 를 참조하면, 비아 홀(200) 하부의 식각 정지층(110)을 스퍼터링 식각하여 금속 배선과 접속될 하지 금속층(100a)을 노출시킨다. 스퍼터링 식각 공정은 Ar 이나 He 등의 가스를 이용하여 동일 챔버 내에서 인-시투 방식으로 수행하면 되고, 스퍼터링 효과를 높이기 위해, 이온 충격 효과를 최대화할 수 있는 바이어스 전력 조건을 설정한 상태에서 실시하는 것이 바람직하다. 스퍼터링 식각 공정에서의 바이어스 전력으로는 1000W 내지 1500W 가 적당하다.
끝으로, 도 1e 를 참조하면, 예를 들어 구리를 전기 도금함으로써 비아 홀(200)과 금속 배선 트렌치(300)를 매립하는 금속 배선(160)을 형성한다.
본 발명의 금속 배선 형성 방법에 따르면, 종래기술과 같이 Ta 나 TaN 등과 같은 금속을 증착함으로써 확산 장벽층을 형성할 필요없이, 폴리머화 공정으로 폴러미층을 형성하여 확산 장벽층으로 이용할 수 있기 때문에, 금속 증착에 의한 확산 장벽층 형성 시에 문제시되던 열악한 스텝 커버리지 문제를 해소할 수 있다. 또한, 확산 장벽층의 형성을 위한 금속 증착 공정을 생략할 수 있으므로, 공정 시간과 공정 비용을 절감할 수 있다. 뿐만 아니라, 반도체 소자의 고집적화에 따라 패터닝의 확보가 어려운 시점에서 본 발명과 같은 공정법을 채택함으로써 공정 마진을 확보할 수 있다.
Claims (6)
- (a) 하지 금속층을 포함하는 반도체 기판의 상부에 제 1 식각 정지층, 제 1 절연층, 제 2 식각 정지층 및 제 2 절연층을 형성하는 단계;(b) 상기 제 2 절연층, 제 2 식각 정지층 및 제 1 절연층을 식각하여, 비아 홀과 금속 배선 트렌치를 구비한 절연층 패턴을 형성하는 단계;(c) 식각 챔버 내부로 CF계 가스를 주입하여, 인-시투 방식으로 상기 절연층 패턴의 표면에 폴리머층을 형성하는 단계;(d) 상기 비아 홀 하부의 제 1 식각 정지층을 스퍼터링 식각함으로써 상기 하지 금속층을 노출시키는 단계; 및(e) 상기 비아 홀 및 금속 배선 트렌치를 매립하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 CF계 가스는 C4F8, C5F8, CHF3 및 CF4 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 CF계 가스에 N2 가스를 첨가하여 상기 폴리머층을 형성하는 것을 특징 으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계에서, 바이어스 전력은 1000W 이하인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계에서, 바이어스 전력은 1000W 내지 1500W 인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 스퍼터링 식각 공정은 Ar, He 가스를 첨가하여 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Cited By (1)
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| KR101353088B1 (ko) * | 2011-03-15 | 2014-01-17 | 가부시키가이샤 알박 | 배리어막의 형성 방법 및 ｉｃ 칩 패키지 |
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2004
- 2004-12-29 KR KR1020040115469A patent/KR20060076856A/ko not_active Application Discontinuation
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