KR20060075077A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 이 방법은, 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 하드마스크막을 차례로 증착하는 단계; 비트라인 콘택부와 대응하는 기판 부분을 노출시키도록 상기 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 1차 식각하는 단계; 상기 1차 식각후 잔류된 하드마스크막을 이온주입 마스크로 이용하여 기판 전면에 할로 이온주입 공정을 수행하는 단계; 및 스토리지 노드 콘택부와 대응하는 기판 부분을 노출시키도록 상기 1차 식각후 잔류된 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 2차 식각하여 각각의 게이트를 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 반도체 기판 21: 게이트 산화막
22: 게이트 도전막 23: 하드마스크막
24: 반사방지막 25: 제 1 감광막 패턴
21a: 1차 식각후 잔류된 게이트 산화막
22a: 1차 식각후 잔류된 게이트 도전막
23a: 1차 식각후 잔류된 하드마스크막 24a: 1차 식각후 잔류된 반사방지막
26: 할로 이온주입 공정 27: 제 2 감광막 패턴
21b: 2차 식각후 잔류된 게이트 산화막
22b: 2차 식각후 잔류된 게이트 도전막
23b: 2차 식각후 잔류된 하드마스크막 24b: 2차 식각후 잔류된 반사방지막
28: 게이트 29: 산화막
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 디램 소자는 리프레쉬(refresh) 특성을 향상시키기 위해, 즉, 접합 영역에서의 전계를 완화시킬 목적으로, 스토리지 노드 콘택부를 덮고, 비트라인 콘택부를 노출시키는 감광막 패턴을 이용하여, 할로(halo) 이온주입 공정을 수행하고 있다. 그러나, 소자의 집적도가 증가됨에 따라, 디자인 룰이 감소되어, 게이트의 높이는 증가되고, 게이트간의 간격은 매우 좁아지고 있는 추세이다. 따라서, 비트라인 콘택부를 노출시키는 감광막 패턴을 형성함에 있어서, 비트라인 콘택부에 감광막이 잔류되는 문제가 제기되고 있다.
도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도이다.
종래의 반도체 소자의 제조방법은, 게이트 산화막(11), 게이트 도전막(12) 및 하드마스크막(13)이 차례로 적층된 구조를 갖는 게이트(14)를 포함한 기판(10) 상에 감광막(도시안됨)을 도포한 후에, 이 감광막을 선택적으로 노광 및 현상하여 스토리지 노드 콘택부를 덮고, 비트라인 콘택부를 노출시키는 감광막 패턴(15)을 형성한다. 이때, 소자의 고집적화에 의해 게이트(14)의 높이가 증가되고, 게이트(14)간의 간격이 매우 좁아짐에 따라, 비트라인 콘택부에 있는 감광막이 제대로 노광 및 현상되지 않음으로써, 이 부분에 감광막 찌꺼기(scum)(A)가 잔류된다. 이후, 리프레쉬 특성을 향상시키기 위해, 감광막 패턴(15)을 이온주입 마스크로 이용 하여 기판 전면에 할로 이온주입 공정을 수행한다. 이때, 상기 감광막 찌꺼기(A)가, 할로 이온주입 공정에서의 장애물로 작용하여, 리프레쉬 특성을 저하시킨다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 비트라인 콘택부에 잔류되는 감광막 찌꺼기에 의해 소자의 리프레쉬 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명에 따라, 반도체 소자의 제조방법이 제공되고: 이 방법은, 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 하드마스크막을 차례로 증착하는 단계; 비트라인 콘택부와 대응하는 기판 부분을 노출시키도록 상기 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 1차 식각하는 단계; 상기 1차 식각후 잔류된 하드마스크막을 이온주입 마스크로 이용하여 기판 전면에 할로 이온주입 공정을 수행하는 단계; 및 스토리지 노드 콘택부와 대응하는 기판 부분을 노출시키도록 상기 1차 식각후 잔류된 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 2차 식각하여 각각의 게이트를 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(20) 상에 게이트 산화막(21), 게이트 도전막(22), 하드마스크막(23) 및 반사방지막(24)을 차례로 증착한다. 게이트 도전막(22)은 다결정실리콘막 및 텅스텐 실리사이드막이 차례로 적층된 구조를 갖는다. 하드마스크막(23)은 질화막이다. 이어서, 반사방지막(24) 상에 감광막(도시안됨)을 도포한 후, 이 감광막을 선택적으로 노광 및 현상하여 비트라인 콘택부와 대응하는 부분을 노출시키는 제 1 감광막 패턴(25)을 형성한다. 이때, 제 1 감광막 패턴(25) 사이영역의 에스펙트 비(aspect ratio)는, 후속으로 형성되는 게이트 사이영역의 에스펙트 비에 비하면, 그다지 크지않기 때문에, 이 부분에 감광막 찌꺼기가 잔류될 염려가 없다.
도 2b에 도시한 바와 같이, 제 1 감광막 패턴(25)을 식각 장벽으로 이용하여 반사방지막(24), 하드마스크막(23), 게이트 도전막(22) 및 게이트 산화막(21)을 1차 식각한다. 그런 다음, 제 1 감광막 패턴(25)을 제거한다.
그리고 나서, 리프레쉬 특성을 향상시키기 위해, 1차 식각후 잔류된 하드마스크막(23a)을 이온주입 마스크로 이용하여, 기판 전면에 할로 이온주입 공정(26)을 수행한다. 이때, 비트라인 콘택부와 대응하는 부분에 감광막 찌꺼기와 같은 잔류물이 전혀 존재하지 않으므로, 상기 할로 이온주입 공정(26) 시, 감광막 찌꺼기와 같은 장애물로 인해 리프레쉬 특성이 저하되는 것을 막을 수 있다. 한편, 도 2b에서 미설명한 도면부호 21a, 22a 및 24a는 각각 1차 식각후 잔류된 게이트 산화 막, 게이트 도전막 및 반사방지막을 나타낸다.
도 2c에 도시한 바와 같이, 결과물 상에 감광막(도시안됨)을 도포한 후, 이를 선택적으로 노광 및 현상하여 스토리지 노드 콘택부와 대응하는 부분을 노출시키는 제 2 감광막 패턴(27)을 형성한다.
도 2d에 도시한 바와 같이, 제 2 감광막 패턴(27)을 식각 장벽으로 이용하여 1차 식각후 잔류된 반사방지막(24a), 하드마스크막(23a), 게이트 도전막(22a) 및 게이트 산화막(21a)을 2차 식각하여 게이트(28)를 형성한다. 이때, 도 2d의 도면부호 21b, 22b, 23b 및 24b는 각각 2차 식각후 잔류된 게이트 산화막, 게이트 도전막, 하드마스크막 및 반사방지막을 나타낸다.
그런 후에, 제 2 감광막 패턴(27)을 제거한다. 이어서, 게이트(28) 식각 공정에 기인된 데미지를 회복시키기 위해 라이트 산화 공정(light oxidation)을 수행하고, 이 결과로서, 게이트(28)를 포함한 기판(20) 상에 산화막(29)을 형성한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판 상에 게이트 산화막, 게이트 도전막 및 하드마스크막을 형성한 다음, 이 막들을 1차 식각하여 비트라인 콘택부와 대응하는 기판 부분을 노출시키고, 1차 식각후 잔류된 하드마스크막을 이온주입 마스크로 이 용하여 할로 이온주입 공정을 수행한 후, 1차 식각후 잔류된 하드마스크막, 게이트 도전막 및 게이트 산화막의 2차 식각을 통해 최종적으로 게이트를 형성함으로써, 비트라인 콘택부와 대응하는 부분에 감광막 찌꺼기가 잔류되는 것을 원천적으로 막을 수 있다. 따라서, 할로 이온주입 공정이 수행될 때, 비트라인 콘택부에 감광막 찌꺼기와 같은 장애물이 존재하지 않으므로, 감광막 찌꺼기에 의해 리프레쉬 특성이 저하되는 것을 방지할 수 있다. 결국, 본 발명은 소자의 신뢰성을 향상시킬 수 있다.

Claims (1)

  1. 반도체 소자의 제조방법에 있어서,
    반도체 기판 상에 게이트 산화막, 게이트 도전막 및 하드마스크막을 차례로 증착하는 단계;
    비트라인 콘택부와 대응하는 기판 부분을 노출시키도록 상기 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 1차 식각하는 단계;
    상기 1차 식각후 잔류된 하드마스크막을 이온주입 마스크로 이용하여 기판 전면에 할로 이온주입 공정을 수행하는 단계; 및
    스토리지 노드 콘택부와 대응하는 기판 부분을 노출시키도록 상기 1차 식각후 잔류된 하드마스크막, 게이트 도전막 및 게이트 산화막을 선택적으로 2차 식각하여 각각의 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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