KR100769803B1 - 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법 - Google Patents

면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법 Download PDF

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Abstract

본 발명은 낸드형 플래시 메모리 장치의 페이지 버퍼 내에 존재하는 프리챠지용 PMOS 트랜지스터를 제거하여 페이지 버퍼의 면적을 감소시키고, 이 프리챠지용 PMOS 트랜지스터가 제거된 페이지 버퍼를 이용해서 판독 및 검증 동작 시에 비트라인들과 센싱라인을 프리챠지시키는 방법에 대해서 개시한다.
페이지 버퍼, 프리챠지

Description

면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및 그것을 이용하여 비트라인을 프리챠지시키는 방법{Page buffer of non-volatile memory device with reduced area and method for prcharging bitline using the same}
도 1은 기존의 페이지 버퍼를 가진 낸드형 플래시 메모리 장치를 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 가진 낸드형 플래시 메모리 장치를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 메모리 셀 어레이 20, 200 : 페이지 버퍼
21, 210 : 비트라인 선택 & 바이어스부 22 : 프리챠지부
23, 24, 220, 230 : 래치부 30, 300 : Y-게이트
본 발명은 비휘발성 메모리 장치의 페이지 버퍼에 관한 것으로서, 특히 면적 이 감소된 낸드형 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한 비트라인 프리챠지 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 이 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)를 채용하고 있다.
도 1은 기존의 페이지 버퍼를 갖는 낸드형 플래시 메모리 장치를 나타낸 도면이다.
도 1을 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(10), 페이지 버퍼(20), 및 Y-게이트(30)를 포함한다. 페이지 버퍼(20)는 비트라인 선택 & 바이어스부(21), 프리챠지부(22), 메인 래치부(23) 및 캐쉬 래치부(24)를 포함한다.
이하, 도 1을 참조하여 비트라인(BLe, BLo) 및 센싱라인(SO)을 프리챠지시키는 방법을 설명하기로 한다.
1) 판독 및 검증 동작 시에 비트라인 및 센싱라인을 프리챠지시키는 방법.
판독 및 검증 동작 시의 프리챠지 구간에서 프리챠지 신호(PRECHb)가 로직 로우, 비트라인 선택 신호(BSLe 혹은 BSLo)가 로직 하이로 되어, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N3 혹은 N4)가 턴-온됨으로써 센싱라인(SO)은 VCC로 프리챠되고 비트라인(BLe 혹은 BLo)이 소정의 바이어스로 프리챠지된다. 이때, 프리챠지된 비트라인(BLe 혹은 BLo)의 바이어스는 비트라인 선택 신호(BSLe 혹은 BSLo)에 가해진 바이어스에 의해 결정된다. 만약 비트라인 선택신호(BSLe 혹은 BSLo)에 가해진 바이어스가 V1이라고 할 때, 프리챠지된 비트라인(BLe 혹은 BLo)의 바이어스는 V1-Vth의 전압레벨이다. 여기서, Vth는 비트라인 선택 트랜지스터(N3 혹은 N4)의 문턱전압이다.
그 후에, 비트라인(BLe 혹은 BLo)의 상태(프리챠지된 상태 혹은 디스챠지된 상태)를 검출하여 메모리 셀 블록(100) 내의 메모리 셀에 저장된 데이터를 판독한다. 즉, 비트라인(BLe 혹은 BLo)이 프리챠지된 상태로 존재하면 메모리 셀에 데이터가 저장되어 있다는 것을 의미하고, 비트라인(BLe 혹은 BLo)이 디스챠지되어 있으면 메모리 셀에 데이터가 저장되어 있지 않다는 것을 의미한다.
그 다음에, 비트라인(BLe 혹은 BLo)의 프리챠지 혹은 디스챠지 상태에 따른 데이터를 메인 레지스터(25)에 래치시킨다.
2) 프로그램 동작 시에 비트라인을 프리챠지시키는 방법.
프로그램 동작 시의 프리챠지 구간에서 바이어스 전달신호(DISCHe 및 DISCHo)에 Vcc+Vth 이상의 게이트 바이어스를 인가하고 바이어스신호(VIRPWR)에 VCC가 인가해 NMOS 트랜지스터(N1 및 N2)를 턴-온시켜서, 비트라인(BSLe 및 BSLo)을 VCC로 프리챠지시킨다. 이때, NMOS 트랜지스터(N3, N4)는 턴-오프되어 있다.
이상 설명한 바와 같이, 비트라인(BSLe 및 BSLo)을 프리챠지시키는데는 각 동작 모드에 따라서 각기 다른 트랜지스터를 사용해 다른 방법으로 이루어지고 있다. 즉, 동일한 동작에 대해서 서로 다른 트랜지스터를 사용해 각각의 동작이 이루어지게 됨으로써 페이지 버퍼의 레이아웃 면적이 커질 수 밖에 없다.
게다가, 쉬링크(shrink)를 통해서 칩 밀도가 커질 경우 페이지 버퍼의 레이아웃을 줄이는데 한계가 있게 되므로 불필요한 트랜지스터의 존재는 상황을 더 악화시킨다.
본 발명이 이루고자 하는 기술적 과제는 낸드형 플래시 메모리 장치의 페이지 버퍼 내에 존재하는 프리챠지용 PMOS 트랜지스터를 제거하여 페이지 버퍼의 면적을 줄이는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 프리챠지용 PMOS 트랜지스터 가 제거된 페이지 버퍼를 이용해서 판독 및 검증 동작시에 센싱라인과 비트라인을 프리챠지시키는데 있다.
본 발명의 제1 국면에 따른 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼는 적어도 한 쌍의 비트라인들에 연결되는 메모리 셀들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼 회로에 있어서, 비트라인 선택 신호들을 이용해서 상기 적어도 한 쌍의 비트라인들 중 하나를 선택하고, 프로그램, 판독 및 검증 동작 시의 프리챠지 구간에서 바이어스 전달 신호들을 이용해서 상기 적어도 한 쌍의 비트라인들을 소정의 바이어스로 프리챠지시키는 비트라인 선택 및 바이어스부; 및 센싱라인을 통해서 상기 적어도 한 쌍의 비트라인들에 연결되어 상기 메모리 셀들로부터 독출된 데이터 혹은 프로그램될 데이터를 저장하며 프리챠지용 트랜지스터가 제거된 제1 및 제2 래치부를 포함한다.
또한, 본 발명의 제2 국면에 따른 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 비트라인을 프리챠지시키는 방법은 적어도 한 쌍의 비트 라인들이 센싱라인을 통해서 제1 및 제2 래치부에 연결되는 플래시 메모리 장치의 페이지 버퍼를 이용해서 상기 적어도 한 쌍의 비트라인을 프리챠지시키는 방법에 있어서, 판독 및 검증 동작시의 프리챠지 구간에서 바이어스 신호로서 제1 전압을 인가하며, 바이어스 전달신호들로서 제2 전압을 인가하는 단계; 및 상기 제2 전압을 갖는 바이어스 전달신호들에 응답하여 상기 적어도 한 쌍의 비트 라인들 중 하나를 상기 제2 전압-문턱전압의 레벨로 프리챠지시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 가진 낸드형 플래시 메모리 장치를 나타낸 도면이다.
도 2를 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(100), 페이지 버퍼(200), Y-게이트(300)를 포함한다.
페이지 버퍼(200)는 메모리 셀 어레이(100)와 Y-게이트(300) 사이에 접속되며, 비트라인(BLe, BLo)은 센싱라인(SO)을 통해서 페이지 버퍼(200)에 연결된다. 이러한 페이지 버퍼(200)는 복수개가 연결되는데, 도 2에는 1개만 도시되어 있다.
그리고, 이 페이지 버퍼(200)는 비트라인 선택부(210), 메인 래치부(220), 및 캐쉬 래치부(230)를 포함한다.
비트라인 선택부(210)는 NMOS 트랜지스터들(N11-N14)을 포함한다. NMOS 트랜지스터(N11)는 일단이 비트라인(BLe)에 연결되고 다른 단이 바이어스신호(VIRPWR)을 제공하는 라인에 연결되며, 게이트로 바이어스 전달신호(DISCHe)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N11)는 프로그램, 판독 및 검증 동작 시에 바이어스 전달신호(DISCHe)에 의해 턴-온되어 비트라인(BLe)을 바이어스신호(VIRPWR)로서 인가되는 전원전압(VCC)으로 프리챠지시키는 역할을 한다. NMOS 트랜지스터(N12)는 일단이 비트라인(BLo)에 연결되고 다른 단이 바이어스신호(VIRPWR)를 제공 하는 라인에 연결되며, 게이트로 바이어스 전달신호(DISCHo)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N12)는 프로그램, 판독 및 검증 동작 시에 바이어스 전달신호(DISCHo)에 의해 턴-온되어 비트라인(BLo)을 바이어스신호(VIRPWR)로서 인가되는 전원전압(VCC)으로 프리챠지시키는 역할을 한다. 바이어스신호(VIRPWR)는 프로그램, 판독 및 검증 동작시 프리챠지 구간에서 전원전압(VCC)을 갖는다. NMOS 트랜지스터(N13)는 비트라인 선택신호(BSLe)에 응답하여 비트라인(BLe)을 센싱라인(SO)에 연결시키고, NMOS 트랜지스터(N14)는 비트라인 선택 신호(BSLo)에 응답하여 비트라인(BLo)을 센싱라인(SO)에 연결시킨다.
메인 래치부(220)는 메인 레지스터(221), 프로그램용 NMOS 트랜지스터(N15), 및 카피백 NMOS 트랜지스터(N16)를 포함한다. 메인 레지스터(221)는 메모리 셀 어레이(100) 내의 해당 메모리 셀로부터 비트라인(BLe 혹은 BLo)과 센싱노드(SO)를 통해서 독출된 데이터를 래치하거나, 외부로부터 입력되는 프로그램될 데이터를 Y-게이트(300)를 통해서 입력받아 래치한다. 프로그램용 NMOS 트랜지스터(N15)는 프로그램 동작 시에 프로그램 신호(PGM_M)에 의해 턴-온된다. 이 프로그램용 NMOS 트랜지스터(N15)가 턴-온되면, 메인 레지스터(221) 내에 저장된 프로그램될 데이터가 선택된 비트라인(BLe 혹은 BLo)을 통해서 메모리 셀 어레이(100) 내의 해당 메모리 셀들에 프로그램된다. 카피백 NMOS 트랜지스터(N16)는 카피백 프로그램 동작 시에 카피백 신호(CP)에 의해 턴-온되어, 카피백 프로그램 동작 시에 메인 레지스터 내에 저장된 데이터를 해당 메모리 셀들에 프로그램한다. 또한 이 카피백 NMOS 트랜지스터(N16)는 판독 및 검증 동작 시에도 턴-온되어 센싱노드(SO)를 VCC 혹은 VCC- Vth의 레벨로 프리챠지시키는 역할을 한다.
캐쉬 래치부(230)는 캐쉬 레지스터(231)와 NMOS 트랜지스터(N17)를 포함한다. 캐쉬 레지스터(231)는 메모리 셀 블록(100) 내의 메모리 셀로부터 비트라인(BLe 혹은 BLo)과 센싱노드(SO)를 통해서 독출된 데이터를 래치하거나, 외부로부터 입력되는 프로그램될 데이터를 Y-게이트(300)를 통해서 입력받아 래치한다. NMOS 트랜지스터(N17)는 프로그램 동작 시에 프로그램 신호(PGM_C)에 의해 턴-온된다. 이 프로그램용 NMOS 트랜지스터(N17)가 턴-온되면, 캐쉬 레지스터(222) 내에 저장된 프로그램될 데이터가 선택된 비트라인(BLe 혹은 BLo)을 통해서 메모리 셀 어레이(100) 내의 해당 메모리 셀들에 프로그램된다. 캐쉬 래치부(230)에는 카피백 NMOS 트랜지스터가 존재하지 않는다.
Y-게이트(300)는 독출/프로그램 동작시에 페이지 버퍼(200)와 데이터 라인(DL)을 연결시키는 역할을 한다.
상술한 본 발명에 따른 페이지 버퍼(200)는 종래와 달리 프리챠지부가 존재하지 않는다.
이하, 도 2를 참조하면서 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 이용해서 판독 및 검증 동작 시에 비트라인과 센싱라인을 프리챠지시키는 방법을 설명하기로 한다.
판독 및 검증 동작 시 프리챠지 구간에서 바이어스신호(VIRPWR)에 VCC를 인가하고, 바이어스 전달신호(DISCHe 혹은 DISCHo)에 기존의 비트라인 선택신호(BSLe 혹은 BSLo)에 인가했던 V1을 인가한다. 그러면 NMOS 트랜지스터(N11 및 N12)가 턴- 온되어 비트라인(BLe 혹은 BLo)이 V1-Vth로 프리챠지된다.
한편, 판독 및 검증 동작을 수행하기 전에 메인 레지스터(221)에 존재하는 래치회로(미도시)의 제1 노드는 "1"의 값으로 초기화되고 제2 노드는 "0"의 값으로 초기화된다. 이 래치회로의 제1 노드는 카피백 NMOS 트랜지스터(N16)에 연결되어 있다. 따라서, 판독 및 검증 동작 시 프리챠지 구간에 카피백 신호(CP)에 Vcc+Vth를 인가하여 카피백 NMOS 트랜지스터(N16)를 턴-온시키면, 센싱노드(SO)가 Vcc로 프리챠지된다.
상술한 바와 같이, 본 발명은 종래와 달리 프리챠지용 PMOS 트랜지스터를 이용하지 않고도 종래와 같이 비트라인과 센싱노드를 프리챠지시킬 수 있다.
또한, 본 발명은 종래와 달리 판독 및 검증 동작 시의 프리챠지 구간에서 NMOS 트랜지스터(N13, N14)가 턴-오프되어 있어, 센싱노드(SO)에 프리챠지된 전하가 비트라인(BLe 혹은 BLo)으로 이동하여 센싱노드(S0)에 프리챠지된 전압의 레벨이 저하되는 현상이 발생되지 않는다.
프로그램 동작 시의 프리챠지 구간에서는 바이어스 전달신호(DISCHe, DISCHo)에 의해서 기존과 동일하게 비트라인(BLe 및 BLo)이 프리챠지된다.
본 발명에 의하면, 낸드형 플래시 메모리 장치의 페이지 버퍼 내에서 프리챠지용 PMOS 트랜지스터를 제거함으로써 페이지 버퍼의 레이아웃을 줄일 수 있다.
또한, 프리챠지용 PMOS 트랜지스터가 제거된 페이지 버퍼를 이용해서 프로그 램, 판독 및 검출 동작 시에 비트라인과 센싱노드를 프리챠지시킴으로써 내부 동작 알고리즘을 단순화할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (10)

  1. 적어도 한 쌍의 비트라인들에 연결되는 메모리 셀들을 포함하는 비휘발성 메모리 장치의 페이지 버퍼 회로에 있어서,
    비트라인 선택 신호들을 이용해서 상기 적어도 한 쌍의 비트라인들 중 하나를 선택하고, 프로그램, 판독 및 검증 동작 시의 프리챠지 구간에서 바이어스 전달 신호들을 이용해서 상기 적어도 한 쌍의 비트라인들을 소정의 바이어스로 프리챠지시키는 비트라인 선택 및 바이어스부; 및
    센싱라인을 통해서 상기 적어도 한 쌍의 비트라인들에 연결되어 상기 메모리 셀들로부터 독출된 데이터 혹은 프로그램될 데이터를 저장하며 프리챠지용 트랜지스터가 제거된 제1 및 제2 래치부를 포함하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 비트라인 선택 및 바이어스부는 상기 판독 및 검증 동작 시의 프리챠지 구간에서 상기 바이어스 전달 신호들로서 제1 전압이 인가될 때 상기 적어도 한 쌍의 비트라인들 중 하나를 상기 제1 전압-문턱전압의 레벨로 프리챠지시키는 것을 특징으로 하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 비트라인 선택 및 바이어스부는 상기 비트라인 선택 신호들에 응답하여 상기 적어도 한 쌍의 비트라인들 중 하나를 선택하고 선택된 비트라인을 상기 센싱라인에 연결시키기 위한 제1 및 제2 트랜지스터와, 상기 바이어스 전달 신호들에 응답하여 상기 적어도 한 쌍의 비트라인들을 소정의 바이어스로 프리챠지시키기 위한 제3 및 제4 트랜지스터를 포함하며,
    상기 제1 및 제2 트랜지스터는 상기 프로그램, 판독 및 검증 동작 시의 프리챠지 구간에서는 턴-오프되어 있는 것을 특징으로 하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  4. 제 1 항에 있어서,
    상기 판독 및 검증 동작 시의 프리챠지 구간에서 상기 제1 래치부 내의 초기화된 데이터를 독출해서 상기 센싱라인을 소정의 바이어스로 프리챠지시키는 것을 특징으로 하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  5. 제 4 항에 있어서,
    상기 센싱라인은 전원전압레벨 혹은 전원전압-문턱전압의 레벨로 프리챠지되 는 것을 특징으로 하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  6. 제 4 항에 있어서,
    상기 센싱라인을 프리챠지시기 위해서 상기 제1 래치부에 저장된 데이터를 독출할 때 상기 제1 래치부에 포함되어 있는 카피백 트랜지스터를 이용하는 것을 특징으로 하는 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼.
  7. 적어도 한 쌍의 비트 라인들이 센싱라인을 통해서 제1 및 제2 래치부에 연결되는 플래시 메모리 장치의 페이지 버퍼를 이용해서 상기 적어도 한 쌍의 비트라인을 프리챠지시키는 방법에 있어서,
    판독 및 검증 동작시의 프리챠지 구간에서 바이어스 신호로서 제1 전압을 인가하며, 바이어스 전달신호들로서 제2 전압을 인가하는 단계; 및
    상기 제2 전압을 갖는 바이어스 전달신호들에 응답하여 상기 적어도 한 쌍의 비트 라인들 중 하나를 상기 제2 전압-문턱전압의 레벨로 프리챠지시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 비트라인을 프리챠지시키는 방법.
  8. 제 7 항에 있어서,
    상기 제1 전압은 전원전압인 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 비트라인을 프리챠지시키는 방법.
  9. 제 7 항에 있어서,
    상기 판독 및 검증 동작시의 프리챠지 구간에서 프리챠지용 트랜지스터가 제거된 상기 제1 래치부 내의 초기화된 데이터를 독출해서 상기 센싱라인을 소정의 바이어스로 프리챠지시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 비트라인을 프리챠지시키는 방법.
  10. 제 9 항에 있어서,
    상기 센싱라인은 전원전압 혹은 전원전압-문턱전압의 레벨로 프리챠지되는 것을 특징으로 하는 비휘발성 메모리 장치의 페이지 버퍼를 이용하여 비트라인을 프리챠지시키는방법.
KR1020050072669A 2005-08-09 2005-08-09 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법 KR100769803B1 (ko)

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* Cited by examiner, † Cited by third party
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US8009494B2 (en) 2009-01-19 2011-08-30 Samsung Electronics Co., Ltd. Semiconductor memory device implementing full-VDD bit line precharge scheme using bit line sense amplifier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010077273A (ko) * 2000-02-01 2001-08-17 윤종용 멀티-레벨 불휘발성 반도체 메모리 장치
KR20020050367A (ko) * 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
JP2004220772A (ja) 2004-04-02 2004-08-05 Renesas Technology Corp 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010077273A (ko) * 2000-02-01 2001-08-17 윤종용 멀티-레벨 불휘발성 반도체 메모리 장치
KR20020050367A (ko) * 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
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